DE102012214077A1 - Integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen - Google Patents

Integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen Download PDF

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Abstract

Es werden Verfahren zum Bilden von integrierten Schaltungen und integrierte Schaltungen offenbart. Die integrierten Schaltungen umfassen Gatestrukturen, die über und quer zu einem oder mehreren Stegen angeordnet sind, die durch in einem Halbleitersubstrat gebildete Gräben begrenzt sind. Abstehende Bereiche sind in den Gräben zwischen den Gateelektrodenstrukturen auf freiliegenden Seitenwandoberflächen der einen oder mehreren Stege gebildet. Die Gräben sind zwischen den abstehenden Bereichen und den Gatestrukturen mit einem isolierenden Material gefüllt.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen integrierte Schaltungen und Verfahren zum Bilden von integrierten Schaltungen, und insbesondere integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen.
  • 2. Beschreibung des Stands der Technik
  • Transistoren, wie z. B. Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET's) oder einfach Feldeffekttransistoren (FET's) oder MOS-Transistoren, stellen Kernbaublöcke für die große Mehrzahl integrierter Halbleiterschaltungen (IC's) dar. Ein FET umfasst Source- und Drainbereiche, zwischen welchen ein Strom unter dem Einfluss einer Vorspannung durch einen Kanal fließen kann, wobei die Vorspannung an eine den Kanal überlagernde Gateelektrode angelegt wird. Einige Halbleiter-ICs, wie etwa Hochleistungsmikroprozessoren, können Millionen von FETs aufweisen. Für gewöhnlich ist eine abnehmende Transistorgröße, und demzufolge eine zunehmende Transistordichte, in der Halbleiter verarbeitenden Industrie für entsprechende ICs von großer Dringlichkeit. Das Leistungsvermögen von Transistoren ist zu erhalten, sogar bei abnehmender Transistorgröße.
  • Ein FinFET stellt einen Transistortyp dar, der sich für das zweifache Ziel hinsichtlich Verkleinerung der Transistorgröße und gleichzeitigem Erhalten der Transistorleistung anbietet. Der FinFET ist ein dreidimensionaler Transistor, der einen dünnen Steg aufweist, der sich von einem Halbleitersubstrat nach oben erstreckt. Das Leistungsvermögen eines Transistors, häufig durch seine Transkonduktanz gemessen, ist proportional zu der Länge des Transistorkanals. Der Transistorkanal eines FinFETs ist entlang der vertikalen Seitenwände des Stegs gebildet, was häufig auch als Doppelgate-Transistor bezeichnet wird, oder ist entlang der vertikalen Seitenwandoberflächen und der oberen horizontalen Oberfläche des Steges gebildet, was zu einem sogenannten Tri-Gate-Transistor führt. Doppelgate-Transistoren und Tri-Gate-Transistoren weisen eine Kanallänge und folglich ein hohes Leistungsvermögen auf, das ohne wesentliche Erhöhung einer durch diese Transistoren eingenommene Fläche der Substratoberfläche erreicht wird.
  • Im Gegensatz zu planaren Transistoren, die aus dem Stand der Technik bekannt sind und deren Eigenschaften nicht mehr erklärt werden müssen, sind FinFETs weniger bekannt, so dass die folgenden kurzen Erklärungen mit Bezug auf die 1a und 1b dazu dienen, die Eigenschaften von FinFETs aufzuzeigen.
  • 1a stellt in einer perspektivischen Ausschnittsansicht einen Bereich einer integrierten Schaltung (IC) 100a mit FinFET dar. Der dargestellte Bereich der integrierten Schaltung 100a umfasst zwei Stege 102a und 104a, die aus einem Halbleitervollsubstrat 106a gebildet sind und sich davon nach oben erstrecken. Eine Gateelektrode 108a überlagert die zwei Stege 102a und 104a und ist von den Stegen 102a, 104a durch einen Gateisolator (nicht dargestellt) isoliert. Ein Ende 110a des Steges 102a ist geeignet dotiert, um das Source eines Feldeffekttransistoren 112a zu bilden. Ein Ende 114a des Stegs ist geeignet dotiert, um das Drain des Feldeffekttransistors zu bilden. In ähnlicher Weise bilden die Enden 116a und 118a des Stegs 104a in entsprechender Weise Source- und Drain eines anderen Feldeffekttransistors 120a. Der dargestellte Bereich der integrierten Schaltung 100a weist folglich zwei FinFETs 112a und 120a auf, die eine gemeinsame Gatelektrode umfassen. Wenn Source 110a und 116a miteinander elektrisch verbunden sind und Drain 114a und 118a miteinander elektrisch verbunden sind, dann entspricht die Struktur in einer anderen Konfiguration einem FinFET mit zwei Stegen, der gegenüber einzelnen Feldeffekttransistoren 112a oder 120a eine doppelte Gatelänge aufweist. Eine Oxidschicht 122a stellt eine elektrische Isolierung zwischen Stegen und zwischen benachbarten Vorrichtungen dar, wie zur Implementierung der Schaltung erforderlich ist. Der Kanal des FinFETs 112a erstreckt sich entlang der Seitenwand 124a des Stegs 102a unterhalb der Gateelektrode 108a, entlang der Oberseite 125a des Stegs, sowie entlang der in dieser perspektivischen Ansicht nicht sichtbaren gegenüberliegenden Seitenwand. Der Vorteil der FinFET-Struktur liegt darin, dass der Kanal eine Weite aufweist, die wenigstens durch das Doppelte der Höhe des Steges über dem Oxid 122a dargestellt wird, obwohl der Steg lediglich die enge Breite aufweist, die mittels der Pfeile 126a dargestellt ist. Die Kanalweite kann demzufolge größer sein als die Breite des Stegs.
  • Wie aus den Erklärungen einer FinFET Konfiguration ersichtlich ist, die in 1a dargestellt ist, sind die Source- und Drainbereiche innerhalb einzelner Stege ausgebildet. Eine gemeinsame Gateelektrode überlagert einen oder mehrere Stege, so dass der Kanalbereich der entsprechenden Stege festgelegt wird, während eine durchgehende Isolationsschicht im Transistorpitch bereitgestellt wird, der den Steg bis auf den Stegbereich umgibt, über dem die Gateelektrode gebildet ist. Eine entsprechende FinFET Konfiguration kann gemäß nicht veröffentlichten Verfahren zum Herstellen integrierter Schaltungen hergestellt werden. Es gibt jedoch noch eine weitere mögliche Konfiguration für FinFETs, die mit Bezug auf 1b erläutert wird.
  • 1b stellt schematisch eine perspektivische Ansicht einer integrierten Schaltung (IC) 100b mit FinFET entsprechend einer dreidimensionalen Transistorkonfiguration oder einer Tri-Gate-Konfiguration dar. Gemäß der Darstellung können entsprechende Halbleiterstege 110b in Kombination mit einem dielektrischen Material 106b in einem aktiven Gebiet 101b bereitgestellt werden. Eine effektive Steghöhe wird hierin durch die Menge oder Höhe des dielektrischen Materials 106b eingestellt, das zwischen die Halbleiterstege 110b gefüllt ist. Die Öffnung 120b kann in der Gateelektrodenstruktur bereitgestellt werden, die im Wesentlichen mittels der Abstandshalterstrukur 122b dargestellt ist, möglicherweise in Kombination mit einem Gatedielektrikum, das auf einer beliebigen freiliegenden Oberfläche des aktiven Gebiets 101b und der Halbleiterstege 110b gebildet sein kann. Die Öffnung 120b ist in 1b anstelle eines Gateelektrodenmaterials dargestellt, um eine klare perspektivische Darstellung der integrierten Schaltung 100b zu ermöglichen. Es wird angemerkt, dass die Öffnung 120b mit einem geeigneten Gateelektrodenmaterial gefüllt sein kann, um eine Gateelektrode zu bilden, die die Stege 110b überlagert. Es wird angemerkt, dass das dielektrische Material 106b ein beliebiges geeignetes dielektrisches Material sein kann, wie z. B. ein high-k Dielektrikum und dergleichen. Sourcebereiche 110bS und Drainbereiche 110bD sind in dem aktiven Gebiet 101b an entsprechenden Enden der Stege 110b gebildet. Die Sourcebereiche 110bS und die Drainbereiche 110bD werden jedoch nicht durch die Stege 110b gebildet, d. h., sie sind nicht in den Stegen 110b ausgebildet. Eine in 1b dargestellte Kontaktschicht 140b weist eine verspannungsinduzierende Schicht 141b auf, um die Beweglichkeitseigenschaften von Ladungsträgern innerhalb der Kanalbereiche zu verbessern, und eine andere Dielektrikumsschicht 142b ist über der verspannungsinduzierenden Schicht 141b gebildet. Die integrierte Schaltung 100b wird durch Ätzen einer Gateausnehmung in ein aktives Gebiet eines Halbleitersubstrats und durch Bilden von Stegen innerhalb der Gateausnehmung mittels einer geeigneten Maske oder Hartmaske hergestellt. Durch Füllen der Gateausnehmung mit einem Gateelektrodenmaterial wird die Gateelektrode in der Gateausnehmung über den Stegen gebildet. Ein entsprechendes Herstellungsverfahren ist in der Offenlegungsschrift US 2011/0291196 offenbart.
  • FinFET Konfigurationen, die in 1b dargestellt sind, zeigen verschiedene Nachteile, die das Leistungsvermögen von Halbleitervorrichtungen mit FinFETs verschlechtern. Wie aus 1b ersichtlich bilden sich zwischen der Gateelektrode und den Sourcebereichen 110bS und Drainbereichen 110bD parasitäre Kapazitäten aus, wenn eine Gateelektrode innerhalb der Ausnehmung 120b gebildet wird, wobei die parasitären Kapazitäten sehr hohen Gatekapazitäten hervorrufen. Der Grund ist, dass Bereiche der Gateelektrode, die über Seitenwandoberflächen der Stege angeordnet sind, Bereiche der Oberflächen von Drain- und Sourcebereichen bedecken, die der Gateelektrode zugerichtet sind. Diese Oberflächen von Source/Drain und von der Gateelektrode bilden Kondensatoren mit unerwünscht hohen Kapazitäten, woraus sich zu hohe parasitäre Kapazitäten ergeben. 1c zeigt einen Graph, in dem Zusammenhänge zwischen einer auf die effektive Gatebreite normierten Kapazität (C gemessen in fF/μm, Ordinate) aufgetragen gegen eine Gatevorspannung (an die Gateelektrode angelegte Spannung gemessen in Volt (V), Abszisse) für einen FinFET gemäß einer in 1a dargestellten Konfiguration, einen FinFET entsprechend einer in 1b dargestellten Konfiguration und einer herkömmlichen planaren FET Konfiguration graphisch dargestellt sind. Das Bezugszeichen 110c bezeichnet eine Kurve, die das Verhalten eines in 1b dargestellten FinFETs zeigt. Das Bezugszeichen 120c bezeichnet eine Kurve, die das Verhalten einer planaren FET-Konfiguration darstellt und das Bezugszeichen 130c bezeichnet eine Kurve, die das Verhalten einer FinFET-Konfiguration darstellt, die mit Bezug auf die 1a erläutert wurde. Aus 1c geht klar hervor, dass eine Kapazität eines FinFETs entsprechend einer Konfiguration, in welcher der Steg in einer Gateausnehmung gebildet ist (vgl. 1b), bedeutend größer ist als eine Kapazität eines planaren FETs. Sogar wenn der planare Feldeffekttransistor und der FinFET vergleichbare effektive Gatebreiten aufweisen, ist die Kapazität des FinFETs ungefähr zweimal so groß wie die Kapazität des planaren FETs. Der Grund ist, dass sich zwischen der Gateelektrode und Source-/Drainbereichen beachtliche parasitäre Kapazitäten bilden, die in planaren FET-Konfigurationen vermieden werden. Obwohl sich in FinFET-Konfigurationen, die in 1a dargestellt sind, zwischen der Gateelektrode und Source-/Drainbereichen, die in Stegen an deren entsprechenden Enden gebildet sind, parasitäre Kapazitäten bilden, ist die Kapazität von entsprechenden FinFETs immer noch größer als die von planaren FETs (vgl. Kurve 130c gegenüber Kurve 120c). Im Vergleich zu FinFETs, die in 1b dargestellt sind, weisen FinFETs, die in 1a dargestellt sind, geringere parasitäre Kapazitäten zwischen der Gateelektrode und Source-/Drainbereichen auf, da die Gateelektrode und die Source-/Drainbereiche einander nicht direkt gegenüberliegend angeordnet sind. Trotz ihrer vorteilhaften Eigenschaften hinsichtlich der vorangehend genannten parasitären Kapazitäten weisen FinFETs, die in 1a dargestellt sind, einen im Vergleich zu FinFETs, die in 1b dargestellt sind, größeren Widerstand auf.
  • In 1d ist ein Graph dargestellt, in welchem ein Widerstand (Widerstand RON normiert auf die effektive Gatebreite gemessen in Ωμm, Ordinate) gegen die Gatelänge (LGATE gemessen in nm, Abszisse) für einen FinFET, der in 1a dargestellt ist, aufgetragen und mit dem Bezugszeichen 110d versehen, und einen FinFET, der in 1b dargestellt ist, aufgetragen und mit dem Bezugszeichen 120d versehen ist. 1d legt nahe, dass ein Widerstand eines FinFETs, der in 1a dargestellt ist und Source- und Drainbereiche aufweist, die in einem Steg gebildet sind, größer ist als der Widerstand eines in 1b dargestellten FinFETs, der neben dem Steg gebildete Source- und Drainbereiche aufweist. Der Grund ist, dass Source- und Drainbereiche, die in einem Steg ausgebildet sind, durch die Stegbreite beschränkt sind und aufgrund ihrer geringeren Größe hinsichtlich des Widerstands schlechtere Eigenschaften aufweisen. Wenn das elektrostatische Verhalten in Betracht gezogen wird, dann zeigt ein in 1a dargestellter FinFET gegenüber einem in 1b dargestellten FinFET ein schlechteres Leistungsvermögen.
  • 1e zeigt einen Graph einer Universalkurve, die durch Auftragen eines normierten elektrischen Drainstroms während eines Aus-Zustands (ID,OFF normiert auf die effektive Gatebreite und gemessen in nA/μm, Ordinate) gegen einen normierten elektrischen Drainsättigungsstrom während des Betriebs (ID,Sat normiert auf die effektive Gatebreite und gemessen in μA/μm, Abszisse) für einen in 1a dargestellten FinFET, bezeichnet mit dem Bezugszeichen 110e, und einem FinFET gemäß der Darstellung in 1b, bezeichnet mit dem Bezugszeichen 120e erhalten wird. Es ist gezeigt, dass der normierte elektrische Drainstrom während eines Aus-Zustands bei gleichem ID,Sat für einen in 1a dargestellten FinFET wesentlich größer ist als der normierte elektrische Drainstrom während eines Aus-Zustands für einen in 1b dargestellten FinFET. Für gewöhnlich werden Betriebsströme (ID,Sat) bei gleichem ID,off verglichen.
  • Die 1c bis 1e illustrieren, dass ein FinFET entsprechend einer in 1a dargestellten Konfiguration eine niedrigere Kapazität aufweist, als ein FinFET gemäß einer in 1b dargestellten Konfiguration, obwohl das elektrostatische Verhalten und der Widerstand eines FinFETs entsprechend 1a im Vergleich zu einem FinFET gemäß einer in 1b dargestellten Konfiguration nachteilig ist.
  • Die Schrift US 6812075 B2 zeigt einen vertikal orientierten FET, der eine selbstjustierende Hundeknochenstruktur aufweist, wobei sowohl die Drainbereiche als auch die Sourcebereiche sich verjüngende Bereiche aufweisen, die an den Kanalbereich angrenzen. Eine Gateelektrode ist über den sich verjüngenden Bereichen und dem Kanalbereich gebildet, wodurch eine Oberfläche der Gateelektrode, die den Source- und Drainbereichen zugerichtet ist, bedeutend vergrößert wird. Demzufolge weisen bekannte FET-Konfigurationen, die die Hundeknochenstruktur aufweisen, sogar größere parasitäre Kapazitäten auf, während das elektrostatische Verhalten verschlechtert und der Widerstand groß ist, was zu Problemen führt, wenn Halbleitervorrichtungen mit hohem Leistungsvermögen und geringem Energieverbrauch hergestellt werden.
  • Ein anderes Problem, das bei der Herstellung von integrierten Schaltungen mit MOSFETs bei kleiner werdenden Vorrichtungsgrößen auftritt ist durch das korrekte Anordnen von Kontakten gegeben, z. B. der Kontakte zu Source- und Drain einzelner Transistoren. Da der Pitch (der Abstand zwischen einzelnen Gates) kleiner als eine bestimmte Dimension wird, ist es wichtig, ein selbstjustierendes Verfahren zum Positionieren der Kontakte zu haben. Zum Verringern des Reihenwiderstands ist es auch wichtig, zu den Source- und Drainbereichen Silizidkontakte zu bilden. Metallsilizide dürfen keinen hohen Temperaturen ausgesetzt sein, so dass die Silizidkontakte, einschließlich der selbstjustierenden Silizidkontakte, nach den meisten Hochtemperaturprozessschritten zu bilden sind.
  • Demzufolge ist es wünschenswert, Verfahren zum Herstellen von integrierten Schaltungen bereitzustellen, die FinFETs mit verbesserten dynamischen und elektrischen Eigenschaften aufweisen. Es ist auch wünschenswert, Verfahren zum Herstellen von integrierten Schaltungen mit selbstjustierenden Kontakten bereitzustellen. Desweiteren werden andere wünschenswerte Merkmale und Eigenschaften der vorliegenden Offenbarung nach dem Studium der folgenden detaillierten Beschreibung und den angehängten Ansprüchen zusammen mit den beigefügten Figuren und dem vorangehenden technischen Gebiet und Hintergrund ersichtlich sein.
  • Foglich ist es eine Aufgabe, FinFETs mit einem verbesserten dynamischen Verhalten und verbesserten elektrischen Eigenschaften bereitzustellen, während ein hohes Leistungsvermögen und verbesserte Leistungsmerkmale an weiter reduzierten Dimensionsknoten ermöglicht werden.
  • Zusammenfassung der Erfindung
  • Im Folgenden wird eine vereinfachte Zusammenfassung der Erfindung gegeben, um ein grundlegendes Verständnis von einigen Aspekten der Erfindung bereitzustellen. Diese Zusammenfassung stellt keinen erschöpfenden Überblick über die Erfindung dar. Es ist keine Identifizierung von Schlüssel- oder kritischen Elementen der Erfindung beabsichtigt, noch soll der Umfang der Erfindung abgegrenzt werden. Im Vorfeld der detaillierten Beschreibung, die weiter unten erfolgt, sollen nur einige Konzepte in einer vereinfachten Form angegeben werden.
  • Die vorliegende Offenbarung stellt eine integrierte Schaltung mit abstehenden Bereichen und Verfahren zum Bilden einer entsprechenden integrierten Schaltung bereit. Gemäß einigen Aspekten der vorliegenden Offenbarung kann ein Verfahren zum Bilden einer integrierten Schaltung vorgesehen sein. Eine Vielzahl von Stegen und Gräben kann in einem Siliziumsubstrat vorgesehen sein und Gatestrukturen können über und quer zu einer Vielzahl von Stegen gebildet sein. Die Stege können weiter bearbeitet werden, so dass hinsichtlich der Gatestrukturen ausgerichtete abstehende Bereiche an jeder Seite eines Steges gebildet werden können. Zwischen den Gatestrukturen und den abstehenden Bereichen kann ein isolierendes Material gebildet werden.
  • Gemäß eines weiteren Aspekts der vorliegenden Offenbarung kann eine Maskenstruktur über einem Halbleitermaterial gebildet sein, wobei die Maskenstruktur streifenförmige Bereiche und abstehende Bereiche aufweist, wobei jeder abstehende Bereich wenigstens einen abgeschrägten Bereich aufweist, der zu dem entsprechenden streifenförmigen Bereich hin zuläuft. Zum Bilden von Ausnehmungen in Kontakt mit den abgeschrägten Bereichen kann ein Halbleitermaterial entsprechend der Maskenstruktur entfernt werden. Die Ausnehmungen werden mit einem isolierenden Material gefüllt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung kann ein Verfahren zum Bilden einer integrierten Schaltung vorgesehen werden. Eine Vielzahl von Stegen und Gräben kann in einem Siliziumsubstrat gebildet werden. Durch Bilden einer geeigneten Maske oder Hartmaske über dem Substrat kann eine Vielzahl von abstehenden Bereichen an jeder Seite von jedem Steg gebildet werden, wobei sich jeder abstehende Bereich von dem entsprechenden Steg weg in den Graben erstreckt. Nachfolgend können Gatestrukturen gebildet werden, die die Vielzahl von Stegen zwischen den abstehenden Bereichen überlagern und quer dazu angeordnet sind.
  • Gemäß wieder anderen Aspekten kann die vorliegende Offenbarung eine integrierte Schaltung bereitstellen, die einen oder mehrere in einem Substrat vorgesehene Stege und Gatestrukturen aufweisen kann, die über dem Substrat und quer zu dem einen oder mehreren Stegen ausgebildet sind. Abstehende Bereiche können an jeder Seite von dem einen oder mehreren Stegen zwischen den Gatestrukturen gebildet sein. Zwischen den abstehenden Bereichen und den Gatestrukturen kann ein isolierendes Material vorgesehen sein.
  • Einige Ausführungsformen der vorliegenden Offenbarung können zusätzlich zu oder anstelle der vorangehend genannten Ausführungsformen noch andere Aspekte aufweisen oder können, wie aus dem vorangehend Genannten hervorgeht, andere Aspekte aufweisen. Nach dem Studium der folgenden detaillierten Beschreibung zusammen mit den beigefügten Figuren sind die Aspekte für den Fachmann erkennbar.
  • Kurze Beschreibung der Figuren
  • Die Offenbarung kann mit Bezug auf die folgende Beschreibung zusammen mit den beigefügten Figuren, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen, verstanden werden, wobei:
  • 1a einen herkömmlichen FinFET in einer teilweise perspektivischen Ausschnittsansicht darstellt;
  • 1b einen anderen herkömmlichen FinFET in einer teilweise perspektivischen Ausschnittsansicht darstellt;
  • 1c einen Graph darstellt, der durch Auftragen einer Kapazität C gegen VGate der herkömmlichen FinFET-Vorrichtungen, die in den 1a und 1b dargestellt sind, erhalten wird;
  • 1d einen Graph darstellt, der durch Auftragen von RON gegen LGate der herkömmlichen FinFET-Vorrichtungen, die in den 1a und 1b dargestellt sind, erhalten wird;
  • 1e eine Universalkurve darstellt, die durch Auftragen von ID,off gegen ID,Sat der herkömmlichen FinFET-Vorrichtungen, die in den 1a und 1b dargestellt sind, erhalten wird;
  • 2a und 2b eine schematische Darstellung einer Maskenstruktur gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung darstellen;
  • 2c eine schematische Aufsicht auf ein Substrat darstellt, welches Stege und Gräben aufweist, die darin gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung gebildet sind;
  • 3 eine schematische Schnittansicht einer integrierten Schaltungsstruktur in einer frühen Bildungsphase gemäß einer beispielhaften Ausführung der vorliegenden Offenbarung darstellt;
  • 4a eine schematische Schnittansicht einer integrierten Schaltungsstruktur in einer frühen Bildungsphase gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung darstellt;
  • 4b eine schematische Schnittansicht einer integrierten Schaltungsstruktur während eines weiteren Verarbeitungsschritts gemäß einer vorteilhaften Ausführungsform darstellt;
  • 5a und 5b schematische Aufsichten auf eine integrierte Schaltungsstruktur nach weiteren Bearbeitungen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellen;
  • 5c eine schematische perspektivische Ansicht der integrierten Schaltung gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt, die in 5b gezeigt ist;
  • 5d und 5e schematische Aufsichten von Gräben während selektiven Aufwachsprozessen gemäß verschiedener beispielhafter Ausführungsformen der Offenbarung darstellen;
  • 6 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiteren Prozessen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 7 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiteren Prozessen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 8 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiteren Prozessen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 9 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiteren Prozessen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 10 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiteren Prozessen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 11 eine schematische Aufsicht auf eine integrierte Schaltungsstruktur nach weiteren Prozessen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 12 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiteren Prozessen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 13 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiteren Prozessen gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 14 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiterer Verarbeitung gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 15 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiterer Verarbeitung gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 16 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiterer Verarbeitung gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 17 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiterer Verarbeitung gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 18 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiterer Verarbeitung gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 19 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiterer Verarbeitung gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 20 eine schematische Schnittansicht einer integrierten Schaltungsstruktur nach weiterer Verarbeitung gemäß einer beispielhaften Ausführungsform der Offenbarung darstellt;
  • 21a einen Graph zeigt, der durch Auftragen einer Kapazität C gegen VGate von integrierten Schaltungen erhalten wird, die durch Verfahren gebildet werden, die gemäß Ausführungsformen der vorliegenden Offenbarung offenbart sind;
  • 21b einen Graph zeigt, der durch Auftragen von Ron gegen LGate von integrierten Schaltungen erhalten wird, die durch Verfahren gebildet werden, die gemäß Ausführungsformen der vorliegenden Offenbarung offenbart sind; und
  • 21c eine Universalkurve darstellt, die durch Auftragen von ID,off gegen ID,Sat von integrierten Schaltungen erhalten wird, die durch Verfahren gemäß Ausführungsformen der vorliegenden Offenbarung gebildet werden.
  • Während der hierin offenbarte Gegenstand verschiedenen Modifikationen und alternativen Ausbildungen unterworfen sein kann werden besondere Ausführungsformen davon anhand von Beispielen in den Figuren dargestellt und hierin im Detail beschrieben. Es wird angemerkt, dass die hierin beschriebenen besonderen Ausführungsformen jedoch nicht zur Beschränkung der Erfindung auf die besonderen offenbarten Ausbildungen dienen, sondern, im Gegenteil, die Erfindung all diese Modifizierungen, Äquivalenzen und Alternativen, die in den Grundgedanken und den Rahmen der Erfindung fallen, der durch die angehängten Ansprüche definiert ist, abdecken.
  • Detaillierte Beschreibung
  • Verschiedene beispielhafte Ausführungsformen der Erfindung werden nachstehend beschrieben. Um einer klaren Darstellung willen sind nicht alle Merkmale einer tatsächlichen Implementierung hierin beschrieben. Es wird angemerkt, dass in der Entwicklung einer jeden solchen tatsächlichen Ausführungsform zahlreiche implementierungsspezifische Entscheidungen getroffen werden müssen, um die besonderen Absichten des Entwicklers zu erreichen, wie beispielsweise das Erfüllen von systembezogenen und geschäftsbezogenen Bedingungen, die sich von einer Implementierung zur anderen ändern. Es wird darüber hinaus angemerkt, dass eine solche angestrebte Entwicklung komplex und zeitaufwändig sein kann, für den die vorliegende Offenbarung zur Kenntnis nehmenden Fachmann jedoch trotzdem nur eine routinemäßige Handlung darstellt.
  • Die folgenden Ausführungsformen werden hinlänglich detailliert beschrieben, so dass der Fachmann die Erfindung ausführen kann. Es wird angemerkt, dass auf Basis der vorliegenden Offenbarung weitere Ausführungsformen offensichtlich sind und dass Änderungen im System, der Struktur und des Verfahrens oder mechanische Änderungen durchgeführt werden können, ohne vom Rahmen der vorliegenden Offenbarung abzuweichen. In der folgenden Beschreibung sind zahlreiche spezifische Details angegeben, um ein tieferes Verständnis der Offenbarung zu geben. Es ist jedoch ersichtlich, dass die Ausführungsformen der Offenbarung auch ohne diese besonderen Details ausführbar sind. Um jedoch die vorliegende Offenbarung nicht zu verschleiern, werden bekannte Schaltungen, Systemkonfigurationen, Strukturkonfigurationen und Prozessschritte nicht im Detail beschrieben.
  • Die Figuren, die Ausführungsformen der vorliegenden Offenbarung darstellen, sind halbschematisch und nicht skalenbezogen. Insbesondere dienen einige der Dimensionen einer klaren Darstellung und sind in den Figuren übertrieben dargestellt. Obwohl um einer einfachen Beschreibung willen die Ansichten in den Figuren im Allgemeinen ähnliche Orientierungen zeigen, ist diese Darstellung in den Figuren zum größten Teil willkürlich. Die Ausführungsformen der Offenbarung können im Allgemeinen in jeder Orientierung ausgeführt werden.
  • Verschiedene Ausführungsformen werden offenbart und dahingehend beschrieben, dass sie einige Merkmale gemein haben. Für eine klare und einfache Darstellung, Beschreibung und Verständnis davon werden ähnliche und gleiche Merkmale für gewöhnlich mit ähnlichen Bezugszeichen beschrieben. Eine Vielzahl verschiedener Ausführungsformen wird mit Bezug auf eine oder mehrere gemeinsame Figuren beschrieben, um die Beschreibung einfach zu halten. Es wird angemerkt, dass damit keine gesonderte Hervorhebung oder Beschränkung der vorliegenden Offenbarung beabsichtigt ist. Jegliche Nummerierung von Ausführungsformen, sei es explizit als erste Ausführungsform, zweite Ausführungsform usw. oder implizit, erfolgt im Rahmen einer einfachen Beschreibung und dient nicht zur Hervorhebung oder Beschränkung der vorliegenden Offenbarung.
  • Die vorliegende Offenbarung wird nun mit Bezug auf die beigefügten Figuren beschrieben. Verschiedene Strukturen, Systeme und Vorrichtungen sind in den Figuren im Rahmen einer erklärenden Darstellung schematisch dargestellt, um die vorliegende Offenbarung nicht mit Details zu verschleiern, die dem Fachmann bekannt sind. Die beigefügten Figuren sind trotzdem beigelegt, um anschauliche Beispiele der vorliegenden Offenbarung zu beschreiben und zu erläutern. Die Worte und Sätze hierin sollten in Übereistimmung mit einer Bedeutung verstanden und interpretiert werden, die mit dem Verständnis des Fachmanns konsistent ist. Keine gesonderte Definition eines Terms oder Satzes, insbesondere einer Definition, die sich von der gewöhnlichen Bedeutung unterscheidet, ist durch eine konsistente Verwendung des Terms oder Satzes hierin implizit beabsichtigt. Falls ein Term oder Satz eine besondere Bedeutung aufweist, insbesondere eine Bedeutung, die von dem Verständnis des Fachmanns abweicht, wie z. B. eine spezielle Definition, wird hierin in einer definierenden Weise angegeben, die direkt und ohne Missverständnisse die spezielle Definition des Terms oder Satzes bereitstellt.
  • FinFETs können auf einem Bulksubstrat gebildet sein, d. h., die Stegelemente können innerhalb einer Halbleiterschicht gebildet sein, um Kanalbereiche der Transistoren bereit zu stellen, wobei eine Höhe der Stege im Wesentlichen geringer ist als eine Dicke der entsprechenden Halbleiterschicht. In diesem Sinne kann eine beliebige Transistorkonfiguration, die ein zusätzliches Halbleitervolumen, wie etwa ein Siliziumvolumen, unterhalb der eigentlichen Stegelemente bereitstellt, folglich als eine Bulk-Konfiguration betrachtet werden, unabhängig davon, ob eine beliebig weitere vergrabene isolierende Schicht in der „Tiefe” der Bulkhalbleiterschicht vorgesehen sein kann. Nach Abschluss der Grundstruktur der Stege und der zwei oder drei Gateelektrodenstrukturen in Verbindung mit den Drain- und Sourceflächen mit niedrigem Widerstand, die gemäß einigen illustrativen Ausführungsformen in einer selbstjustierenden Herstellungsfolge erreichbar sind, können etablierte Einebnungsprozesstechniken verwendet werden, um die Drain- und Sourcedotierprofile einzustellen, wobei der Gesamtreihenwiderstand des Kanalbereichs verbessert wird, beispielsweise durch Anwenden von verspannungsinduzierenden Mechanismen und dergleichen. Die Vorteile einer dreidimensionalen Transistorkonfiguration können konsequenterweise erhalten bleiben, während die Beschränkungen von Antriebsströmen herkömmlicher FinFETs bedeutend verringert werden, während gleichzeitig ein höchst effizienter Gesamtfluss des Herstellungsprozesses bereitgestellt wird.
  • Integrierte Schaltungen (ICs) können mit Millionen von Transistoren entworfen sein. Viele ICs werden unter Verwendung von Metalloxidhalbleiter-(MOS-)Transistoren entworfen, die auch als Feldeffekttransistoren (FETs) oder MOSFETs bekannt sind. Obwohl sich der Ausdruck „MOS-Transistor” eigentlich auf eine Vorrichtung bezieht, die eine Metallgateelektrode und einen Gateoxidisolator aufweist, wird dieser Term durchgehend mit Bezug auf eine beliebige Halbleitervorrichtung verwendet, die eine leitende Gateelektrode umfasst (sei es Metall oder ein anderes leitfähiges Material), die über einem Gateisolator (sei es ein Oxid oder ein anderer Isolator) angeordnet ist, der wiederum über einem Halbleitersubstrat angeordnet ist. Die beim Entwurf von ICs verwendeten MOS-Transistoren können entweder planare MOS-Transistoren oder FinFETs sein, wobei jeder Vorrichtungstyp spezielle eigene Vorteile und Nachteile aufweist. Beide Arten von MOS-Transistoren können als P-Kanal-Transistoren oder N-Kanal-Transistoren hergestellt werden und beide können mit oder ohne Beweglichkeit verbessernden Verspannungsmerkmalen hergestellt werden. Ein Schaltungsdesigner kann Vorrichtungstypen mischen und unter Verwendung von P-Kanal- und N-Kanal-, planaren MOS-Transistoren und FinFETs, verspannt oder nicht verspannt, geeignet anpassen, um die besten Eigenschaften eines jeden Vorrichtungstyps entsprechend der optimalen Anpassung an die zu entwerfende Schaltung auszunutzen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Verfahren zum Bilden einer integrierten Schaltung bereitgestellt. Das Verfahren umfasst ein Ätzen einer Vielzahl von Gräben in ein Siliziumsubstrat und ein Füllen der Gräben mit einem ersten isolierenden Material, um eine Vielzahl von beabstandeten Stegen aus Silizium zu begrenzen. Es werden Gatestrukturen gebildet, die über und quer zu der Vielzahl von Stegen angeordnet sind. Das erste isolierende Material wird entfernt, um Ausnehmungen zwischen den Gatestrukturen zu bilden und wenigstens Seitenwandbereiche der beabstandeten Stege aus Silizium freizulegen, so dass die Ausnehmungen eine Tiefe entsprechend einer ersten Höhe aufweisen. Abstehende Bereiche aus Halbleitermaterial werden auf den freiliegenden Seitenwandbereichen der Stege gebildet, wobei die abstehenden Bereiche aus Siliziummaterial jeweils wenigstens eine abgeschrägte Oberfläche aufweisen, die zu dem entsprechenden Steg hin zuläuft. Die Ausnehmungen werden mit einem zweiten isolierenden Material bis wenigstens zu der ersten Höhe gefüllt.
  • Gemäß weiteren Ausführungsformen der vorliegenden Offenbarung wird ein Verfahren zum Bilden einer integrierten Schaltung bereitgestellt. Eine Maskenstruktur ist über einem Siliziumsubstrat gebildet, so dass streifenförmige Strukturbereiche und eine Vielzahl von abstehenden Bereichen an jeder Seite der streifenförmigen Strukturbereiche strukturiert werden, wobei jeder abstehende Bereich wenigstens einen abgeschrägten Bereich aufweist, der zu dem entsprechenden streifenförmigen Strukturbereich hin zuläuft. Das Substratmaterial wird gemäß der gebildeten Maske entfernt und die Ausnehmungen werden mit einem Isolator gefüllt. Es werden Gatestrukturen gebildet, die die Ausnehmungen derart überlagern, dass die abgeschrägten Bereiche freiliegen.
  • Gemäß wieder anderen Ausführungsformen der vorliegenden Offenbarung wird eine integrierte Schaltung bereitgestellt. Die integrierte Schaltung umfasst wenigstens einen Steg, der in einem Halbleitersubstrat vorgesehen ist, wobei der wenigstens eine Steg durch Gräben begrenzt ist, die in dem Halbleitersubstrat gebildet sind. Gatestrukturen sind über dem Substrat und quer zu dem wenigstens einen Steg gebildet, wobei die Gatestrukturen auf der oberen Oberfläche des wenigstens einen Stegs gebildet sind und die Gatestrukturen sind wenigstens auf Bereichen von zwei Seitenwandoberflächen des wenigstens einen Stegs gebildet. Auf beiden Seiten des wenigstens einen Stegs sind zwischen den Gatestrukturen abstehende Bereiche gebildet, wobei jeder abstehende Bereich wenigstens eine abgeschrägte Oberfläche aufweist, die zu dem entsprechenden Steg hin zuläuft. In den Gräben ist ein Isolator gebildet, wobei die abgeschrägten Bereiche bedeckt sind.
  • Bei der Beschreibung der folgenden Figuren werden Verfahren zum Bilden einer integrierten Schaltung (IC) und/oder integrierter Schaltungen (ICs) gemäß verschiedenen beispielhaften Ausführungsformen der vorliegenden Offenbarung dargestellt. Die beschriebenen Prozessschritte, Verfahren und Materialien dienen nur als beispielhafte Ausführungsformen, die dem Fachmann Verfahren zum Ausführen der Offenbarung veranschaulichen sollen. Es wird jedoch angemerkt, dass die Erfindung nicht auf diese beispielhaften Ausführungsformen beschränkt ist. Dargestellte Bereiche der ICs können auch nur einen einzigen FinFET und optional einen planaren MOS Transistor aufweisen, obwohl der Fachmann erkennen wird, dass ein tatsächlicher IC eine große Anzahl solcher Transistoren aufweisen kann. Die dargestellten FinFETs gemäß der vorliegenden Offenbarung können ähnlich den vorangehend beschriebenen FinFETs 112a und 120a oder 100b ausgebildet sein. Die nachstehend beschriebenen Eingangsschritte betreffen insbesondere die Herstellung von P-Kanal-Transistoren, es können aber die Prozessschritte auch allein zur Herstellung von N-Kanal-Transistoren oder gemeinsam mit P-Kanal-Transistoren verwendet werden, wie der Fachmann erkennen wird. In der Herstellung von ICs sind verschiedene Schritte bekannt und im Zuge einer übersichtlichen Beschreibung werden viele konventionelle Schritte hierin nur kurz erwähnt oder sogar gänzlich weggelassen, ohne hinlänglich bekannte Details wiederzugeben.
  • 2a stellt einen Bereich eines Halbleitersubstrats in einer ebenen Ansicht dar, auf welchem eine Maskenstruktur 210 gebildet ist, z. B. durch bekannte Lithografietechniken. Die Maskenstruktur kann Bereiche 2222a des Halbleitermaterials unbedeckt lassen. Die Bereiche können eine im Wesentlichen längliche Form aufweisen, die an beiden Enden keilförmig ausgebildet ist. Es wird angemerkt, dass eine Länge der im Wesentlichen länglichen Bereiche der unbedeckten Bereiche 2222a, die sich zwischen den keilförmigen Ende erstrecken, mit einer Gatelänge eines in dem Bulksubstrat zu bildenden Transistors in Bezug stehen oder entsprechen kann. Es wird angemerkt, dass die Maskenstruktur eine Maske oder Hartmaske sein kann, die über dem Halbleiterbulkmaterial angeordnet ist und die unbedeckten Bereiche 2222a unbedeckt lässt, insbesondere ist keine Maske oder Hartmaske über den unbedeckten Bereichen 2222a angeordnet, die demzufolge für die weitere Verarbeitung freigelegt sind. Gemäß einigen beispielhaften Ausführungsformen hierin können zum Entfernen von Halbleitermaterial ein oder mehrere Ätzschritte durchgeführt werden, so dass in den unbedeckten Gebieten 2222a Ausnehmungen gebildet werden. Für den Fachmann ist ersichtlich, dass eine Tiefe der Ausnehmungen durch einen zeitgesteuerten Ätzschritt einstellbar ist. Es ist ersichtlich, dass der Ätzschritt auch anisotrop sein kann. Dann können die Ausnehmungen (nun in 2a durch die Gebiete 2222a dargestellt) mit einem Isolator befüllt werden.
  • In einigen beispielhaften Ausführungsformen kann der Isolator ein sogenanntes Low-k oder Ultra Low-k-Material sein, das eine Dielektrizitätskonstante von kleiner als 4,0 aufweist. Die länglichen Bereiche der mit isolierendem Material gefüllten Gebiete können Stege begrenzen. Anschließend können bekannte Techniken zum Bilden einer die Ausnehmung überlagernden und die keilförmigen Enden der Ausnehmungen im Wesentlichen unbedeckt lassenden Gatestruktur durchgeführt werden. Es ist für den Fachmann ersichtlich, dass an beiden Seiten der Gatestruktur Source- und Drainbereiche gebildet werden können, die Source- und Drainbereiche ergeben, die die abgeschrägten Bereiche aufweisen, auf denen ein isolierendes Material gebildet ist. Gemäß der in 2a dargestellten beispielhaften Ausführungsform können die Source- und Drainbereiche verbunden sein.
  • 2b stellt einen Bereich eines Halbleiter Bulksubstrats in einer ebenen Ansicht dar, auf welchem eine Maskenstruktur 210 gebildet ist, z. B. durch bekannte Lithografietechniken. Die Maskenstruktur 210 kann abstehende Bereiche 2224b aufweisen, so dass die abstehenden Bereiche an beiden Seiten einer streifenförmigen Maskenstruktur 2226b angeordnet sein können. Die abstehenden Bereiche 2224b können wenigstens einen abgeschrägten Bereich 2220b aufweisen (es wird angemerkt, dass, obwohl in 2b nur zwei abgeschrägte Bereiche dargestellt sind, dies keine Beschränkung der vorliegenden Offenbarung bedeutet; es kann auch nur ein abgeschrägter Bereich an jedem abstehenden Bereich ausgebildet sein). Der Fachmann wird erkennen, dass eine Länge einer streifenförmigen Maskenstruktur 2226b, die sich zwischen abstehenden Bereichen erstreckt, mit einer Gatelänge eines in dem Bulksubstrat zu bildenden Transistors in Beziehung stehen kann oder diesem entsprechen kann. Der Fachmann wird erkennen, dass die Maskenstruktur 210 eine Maske oder Hartmaske sein kann, die über dem Halbleiterbulkmaterial angeordnet ist. Gemäß einigen beispielhaften Ausführungsformen hierin können ein oder mehrere Ätzschritte durchgeführt werden, um ein Halbleitermaterial zu entfernen, das nicht durch die Maskenstruktur bedeckt ist, so dass Ausnehmungen gebildet werden. Es wird angemerkt, dass eine Tiefe der Ausnehmung mittels Durchführen eines zeitgesteuerten Ätzschrittes einstellbar ist. Der Fachmann wird erkennen, dass der Ätzschritt auch anisotrop sein kann. Die Ausnehmungen können dann mit einem isolierenden Material gefüllt werden. In einigen beispielhaften Ausführungsformen kann das isolierende Material ein sogenanntes Low-k- oder Ultra-Low-k-Material sein, das eine Dielektrizitätskonstante kleiner als 4,0 aufweist. Anschließend können bekannte Techniken durchgeführt werden, um eine Gatestruktur zu bilden, die über der strukturierten Oberfläche des Bulkmaterials angeordnet ist und sich im Wesentlichen quer zu einer Richtung erstreckt, entlang der sich die streifenförmige Maskenstruktur erstreckt. Der Fachmann wird erkennen, dass Source- und Drainbereiche an den abstehenden Bereichen oder sogar innerhalb der abstehenden Bereiche mittels bekannter Techniken gebildet werden können.
  • Es werden nun weitere beispielhafte Ausführungsformen mit Bezug auf die folgenden Figuren beschrieben. 2c stellt in einer ebenen Ansicht einen Bereich einer integrierten Schaltung (IC) 200 in einer frühen Herstellungsphase dar. Der dargestellte Bereich kann eine Vorrichtungsfläche 206 aufweisen, in der FinFETs, wie z. B. FinFET 202, gebildet sein können. IC 200 kann auf einem Bulkhalbleiterwafer (Bezugszeichen 210, wie in den folgenden Figuren dargestellt) gebildet sein. Ein isolierendes Material 212 kann die zwei Vorrichtungsflächen beabstanden, begrenzen und elektrisch isolieren. Das isolierende Material kann z. B. Teil einer Grabenisolation (STI) sein. STI kann bekanntermaßen einen Graben umfassen, der in den Wafer 210 geätzt sein kann und nachfolgend mit einem Oxid oder einem anderen isolierenden Material gefüllt sein kann. Das isolierende Material 212 kann sich auch über die Vorrichtungsfläche 206 hinweg erstrecken, um eine Vielzahl von beabstandeten Siliziumstegen 214 zu begrenzen. Die Stege können durch Bilden der STI gebildet werden, können aber zu diesem Zeitpunkt der Verarbeitung nicht freigelegt sein. Die Stege können später freigelegt werden, wie weiter unten beschrieben wird. Die Breite und Höhe der Stege kann an die zu implementierende Schaltung gemäß Anforderungen angepasst sein. Die Stege können z. B. ungefähr 5 bis 50 nm in ihrer Breite und ungefähr 5 bis 50 nm in ihrer Höhe betragen. Die Höhe und Breite kann vorzugsweise derart gepaart sein, dass ein relativ hoher Steg relativ dünn und ein relativ niedriger Steg breit sein kann, wobei „hoch” und „kurz”, „dünn” und „breit” innerhalb eines weiten Bereichs von beispielhaften Dimensionen relative Ausdrücke darstellen. Diese Paarungen von Höhe und Breite können eine vollständige Ausbeute der Gates ermöglichen.
  • Es wird angemerkt, dass nun gemäß einigen alternativen beispielhaften Ausführungsformen abstehende Bereiche seitlich an den Stegen gebildet werden können, oder dass Source- und Drainbereiche mit abgeschrägten Bereichen durch eine geeignete Maskenstruktur gebildet werden können. Die Maskenstruktur kann die Stege und Bereiche der Gräben bedecken, so dass einige Bereiche der Gräben zwischen den Stegen unbedeckt verbleiben. Die Maskenstruktur kann gemäß der mit Bezug auf die 2a und 2b beschriebenen Maskenstrukturen gebildet sein. Es wird angemerkt, dass nach einem entsprechenden Maskieren der Stege und Gräben Ausnehmungen in den nicht maskierten Bereichen der Gräben durch Entfernen von isolierendem Material gebildet werden. Nach dem Bilden von Halbleitermaterial in den Gräben, beispielsweise durch selektives Wachsen von Halbleitermaterial auf freiliegenden Oberflächen der Gräben in den Gräben, können abstehende Bereiche abstehenden und abgeschrägten Bereichen entsprechen, die mit Bezug auf die 2a und 2b beschrieben sind. Es wird angemerkt, dass das auf freiliegenden Oberflächen der Stege innerhalb der Ausnehmungen abgeschiedene Halbleitermaterial, beispielsweise Silizium, Siliziumgermanium, Siliziumbor, Siliziumkohlenstoff, Siliziumarsen oder Kombinationen davon umfassen kann (die Liste wird nicht durch explizit angegebene anschauliche Beispiele beschränkt, sondern kann ein beliebiges geeignetes Halbleitermaterial umfassen). Es wird angemerkt, dass das Material auch verspannungsinduzierende Eigenschaften aufweisen kann, um auf wenigstens einen Bereich der Stege 214 eine Verspannung auszuüben. Die entsprechend gefüllten Gräben können abstehende Bereiche aus dem Material an beiden Seiten eines jeden Steges bilden. Jeder Steg kann wenigstens einen abstehenden Bereich aufweisen, der entlang eines Bereiches an jeder seiner Seiten gebildet ist, wobei die abstehenden Bereiche in den Graben hineinragen und sich von dem Steg weg erstrecken. Die abstehenden Bereiche können abgeschrägte Oberflächen aufweisen, die zu den entsprechenden Stegen hin zulaufen. In einigen beispielhaften Ausführungsformen hierin können die Gatestrukturen (nicht dargestellt), die über und quer zu der Vielzahl von Stegen angeordnet sind, zwischen den abstehenden Bereichen gebildet sein, so dass die abstehenden Bereiche weiterhin freiliegen. Es wird angemerkt, dass die Gatestrukturen zwischen den abstehenden Bereichen angeordnet sein können. Es wird angemerkt, dass eine isolierende Materialschicht auf den abstehenden Bereichen gebildet werden kann, bevor die Gatestrukturen gebildet werden, wobei das isolierende Material von dem strukturierenden Material verschieden sein kann, insbesondere von dem Material der Maske oder Hartmaske, und dass die Maske oder Hartmaske bezüglich der gebildeten isolierenden Materialschicht selektiv entfernt werden kann. Weitere beispielhafte Ausführungsformen zum Bilden von abstehenden Bereichen werden nun mit Bezug auf die folgenden Figuren beschrieben.
  • 3 zeigt schematisch in einem Querschnitt entlang einer Linie X-X in 2c anfängliche Verfahrensschritte gemäß einer beispielhaften Ausführungsform zum Bilden von IC 200. 3 stellt nur einen Bereich einer Vorrichtungsfläche 206 und eines Steges 214 dar. Nach der Bildung der STI 212 können die Leitfähigkeit bestimmende Stoffe in den Bulkhalbleiterwafer 210 implantiert werden, um einen dotierten Bereich 216 zu bilden. Der Bulkhalbleiterwafer 210 kann Silizium, Silizium gemischt mit Germanium oder Kohlenstoff oder andere Halbleitermaterialien umfassen, die gemeinhin zum Bilden von integrierten Schaltungen verwendet werden, jedoch aus Gründen der Einfachheit hierin nur als Siliziumsubstrat bezeichnet werden. Der dotierte Bereich 216 kann mit einem N-Typ-Dotierstoff, wie z. B. Arsen oder Phosphor, dotiert sein, um einen P-Kanal-FinFET zu bilden. Der dotierte Bereich 216 kann mit einem P-Typ-Dotierstoff dotiert sein, wie z. B. Bor, um einen N-Kanal-FinFET zu bilden. Die Flächen, in die während des Implantierungsschrittes kein Dotierstoff zum Dotieren des dotierten Bereiches implantiert wird, können beispielsweise durch eine strukturierte Fotolackschicht maskiert sein. Es wird angemerkt, dass eine Vielzahl von Dotierstoffen verwendet werden kann, um die Implantierungsdosis und das Implantierungsprofil in gewünschtem Maße anzupassen. Wie auch in 3 dargestellt ist kann eine nicht dotierte epitaktische Schicht eines Kanalsiliziums 218 den dotierten Bereich überlagernd gewachsen werden. Das nicht dotierte Silizium im Transistorkanal kann Kurzkanaleffekte und Schwellwertvariationen über die integrierte Schaltung hinweg verhindern. Es kann schwer sein, eine nicht dotierte Schicht in herkömmlicher Weise zu erhalten, da ein Herumwandern von implantierten Stoffen oder ein Ausdiffundieren aus dem dotierten Bereich während nachfolgenden thermischen Verarbeitungsschritten auftreten kann. Gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung kann der nicht dotierte Kanal durch ein erstes epitaktisches Aufwachsen einer Schicht 220 aus einem mit Kohlenstoff dotierten Silizium erreicht werden, das bekanntermaßen die Diffusion von Bor und Arsen blockiert. Während des Wachsens der Schicht 220 können die Reaktanten ausgewählt werden, um die gewachsene Schicht mit Kohlenstoff in einer Menge von ungefähr 0,3% zu der aufwachsenden Schicht zu versetzen. Eine mit Kohlenstoff dotierte Schicht, die eine Dicke von ungefähr 1 nm oder von ungefähr 5 nm oder von ungefähr 10 nm oder in einem Bereich von ungefähr 1 nm bis ungefähr 10 nm oder in einem Bereich zwischen ungefähr 5 nm und ungefähr 10 nm aufweist, kann genügen, um das Ausdiffundieren aus dem dotierten Bereich im Wesentlichen zu blockieren. Eine nicht dotierte Schicht 218 kann bis zu einer Dicke gewachsen werden, die wenigstens gleich der beabsichtigten Höhe des aktiven Stegs ist. Es wird angemerkt, dass die STI erst gebildet, dann der dotierte Bereich dotiert werden kann und dann die epitaktischen Schichten gewachsen werden können, wie beschrieben ist. Es wird angemerkt, dass gemäß einer alternativen Ausführungsform Anordnungsmarkierungen in die Oberfläche des Wafers geätzt, dotierte Bereiche implantiert und die epitaktischen Schichten auf eine flache Oberfläche ohne Strukturierungsladungseffekte gewachsen werden können, obwohl dies nicht dargestellt ist.
  • Es wird angemerkt, dass die nicht dotierte Schicht 218 und die Schicht 220 auch wegelassen werden können. In anderen beispielhaften Ausführungsformen kann die integrierte Schaltung 200 folglich keine Schichten 218 und 220 aufweisen, insbesondere würden entsprechende Figuren keine Schichten 218, 220 darstellen, obwohl die anderen mit Bezug auf die 3 beschriebenen Merkmale vorhanden und dargestellt sind.
  • Das Verfahren kann durch Bilden einer Gatestruktur fortgeführt werden, wie in 4a dargstellt ist, wobei die Gatestruktur über und quer zu den Stegen und den Gräben angeordnet ist. Die Gatestruktur kann eine Gateelektrodenstruktur darstellen, so dass ein sogenannter Gate-First-Prozess durchgeführt sein kann oder die Gatestruktur kann ein Dummygate darstellen, so dass ein Austauschgateverfahren angewendet sein kann. Es wird angemerkt, dass die vorliegende Offenbarung nicht auf einen Gate-First-Prozess oder einen Austauschgateprozess beschränkt ist.
  • In den beispielhaften Ausführungsformen, die mit Bezug auf die folgenden Figuren beschrieben sind, kann die Gatestruktur eine Dummygatestruktur darstellen. Entsprechend dem vorher Gesagten ist ersichtlich, dass dies keine Beschränkung der vorliegenden Offenbarung darstellt. Es ist ersichtlich, dass auch Gateelektrodenstrukturen beschrieben sein können, obwohl im Folgenden Dummygatestrukturen beschrieben sind. Das Verfahren kann durch Bilden einer Dummygateoxidschicht 222, einer Schicht aus Siliziumgermanium (SiGe) oder aus Polysilizium 224 und einer Deckschicht 226 fortgesetzt werden. Jede der Schichten kann beispielsweise durch eine chemische Gasphasenabscheidung (CVD), eine Niederdruck-chemische Gasphasenabscheidung (LPCVD) oder eine plasmaunterstützte chemische Gasphasenabscheidung (PECVD) abgeschieden werden. Die Schicht 222 kann beispielsweise eine Schicht aus Siliziumoxid mit einer Dicke von 1,5 bis 2 nm darstellen. Die Schicht 224 kann eine Schicht aus amorphem Siliziumgermanium oder aus Polysilizium darstellen und kann eine Dicke von 50 bis 60 nm aufweisen. Die Deckschicht 226 kann eine Schicht aus Siliziumnitrid darstellen, die eine Dicke von ungefähr 40 nm aufweist. Die Dummygateoxidschicht 222 kann auch thermisch gewachsen und nicht abgeschieden sein. Die Schichten 226, 224 und 222 können durch Fotolithografie strukturiert und geätzt sein, um die Dummygatestrukturen 228 und 230 zu bilden. Nach dem Bilden der Dummygatestrukturen 228 und 230 können Seitenwandabstandhalter 232 an den Seitenwänden der Dummygatestrukturen gebildet werden. Über der Vorrichtungsfläche 208 können ähnliche Strukturen gebildet werden.
  • Es ist ersichtlich, dass die nicht dotierte Schicht 218 und die Schicht 220 weggelassen sein können. In anderen beispielhaften Ausführungsformen kann folglich die integrierte Schaltung 200 keine Schichten 218 und 220 aufweisen, insbesondere würden entsprechende Figuren keine Schichten 218 und 220 darstellen, obwohl die anderen mit Bezug auf die 4a beschriebenen Merkmale vorhanden und dargestellt sein können.
  • Es wird angemerkt, dass die Dummygatestrukturen 228, 230, die vorangehend mit Bezug auf 4a beschrieben sind, in alternativen beispielhaften Ausführungsformen Gateelektrodenstrukturen darstellen können. Die Gateelektrodenstrukturen können durch Bilden eines High-k-Dielektrikums 222, eines Gatematerials 224 und einer Deckschicht 226 über dem Substrat 210 gebildet werden. Nachfolgend können der Gatestapel und Seitenwandabstandhalter 232 gebildet werden, die den Gatestapel unter Verwendung geeigneter bekannter Technik einkapseln. Die Deckschicht 226 kann vor oder nach dem Bilden der Seitenwandabstandhalter 232 gebildet werden. Es ist ersichtlich, dass vor dem Abscheiden des High-k-Materials 222, des Gatematerials 224 und der Deckschicht 226 ein Ätzschritt zum Entfernen von isolierendem Material um die Stege durchgeführt wird, so dass zwischen den Stegen Ausnehmungen gebildet werden, die eine bestimmte gewünschte Tiefe aufweisen können. Die gewünschte Tiefe kann durch bekannte Techniken erhalten werden, wie z. B. ein zeitgesteuertes Ätzen oder dergleichen. Die gewünschte Tiefe kann eine effektive Höhe der Stege einstellen. Es ist ersichtlich, dass die IC 200 gemäß der Darstellung in 2c durch eine Maske oder Hartmaske strukturiert werden kann. Die Maske oder Hartmaske kann das Substrat überlagern, um einen Graben zu strukturieren, der bezüglich der Stege quer orientiert ist. Nachfolgend kann der vorangehend genannte Ätzschritt zum Entfernen von isolierendem Material um die Stege durchgeführt werden, um eine obere Oberfläche und Bereiche von Seitenwandoberflächen der Stege freizulegen, so dass zwischen den Stegen Ausnehmungen gebildet werden. Das High-k-Material 222 und das Gatematerial 224 können in den Gräben abgeschieden werden. Es ist auch möglich, eine Dummygatestruktur zu bilden, die über den Stegen und quer zu den Stegen angeordnet ist. Nach dem Bilden der Seitenwandabstandhalter an den Seiten der Dummygatestruktur wird nur die Dummygatestruktur entfernt, um das Substrat freizulegen, während die Seitenwandabstandhalter verbleiben. Die Seitenwandabstandhalter können als eine Maskenstruktur zum Entfernen des isolierenden Materials zwischen den Stegen und den Seitenwandabstandhaltern verwendet werden. Gateelektroden können folglich durch Bilden von Gräben zwischen den Stegen entlang einer Richtung quer zu den Stegen gebildet werden. Die Ausnehmungen können durch Entfernen des ersten isolierenden Materials gebildet werden. Nachfolgend kann über den Stegen und den Ausnehmungen entlang der Richtung quer zu den Stegen ein Gatestapel gebildet werden, der ein High-k-Material und ein Gatematerial aufweist.
  • 4b stellt eine Schnittansicht entlang der Linie 4b-4b in 4a dar. Gemäß der Darstellung in 4b können die Stege 214 in einem dotierten Bereich 216 eines Halbleiterwafers 210 gebildet sein. Gräben 212 können in dem Substrat 216 gebildet sein, die die Stege 214 begrenzen und mit einem ersten isolierenden Material gefüllt sind. Das erste isolierende Material kann durch einen geeigneten Ätzprozess 400b aus den Gräben 212 entfernt werden. In einigen beispielhaften Ausführungsformen kann das gesamte erste isolierende Material aus den Gräben 212 entfernt werden, so dass ein Halbleitermaterial des Halbleiterbulkmaterials 210 am Boden der Gräben freiliegen kann. Es wird angemerkt, dass ein selektiver Ätzprozess angewendet werden kann. In einigen weiteren beispielhaften Ausführungsformen wird nur eine bestimmte Menge des ersten isolierenden Materials aus den Gräben 212 entfernt, so dass ein Bereich des isolierenden Materials in den Gräben 212 verbleibt und die Gräben nur bis zu einer bestimmten Tiefe freigelegt werden, so dass Seitenwände der Stege 214 bis zu einer bestimmten Höhe mit Bezug auf die Tiefe der neu gebildeten Gräben freiliegen, wenn das erste isolierende Material entfernt wird. Das erste isolierende Material, welches eine bestimmte Höhe aufweist, kann in den Gräben 212 verbleiben, wobei der Boden der Gräben 212 dadurch bedeckt wird.
  • Die nicht dotierte Schicht 218 und die Schicht 220 können weggelassen werden, wie der Fachmann leicht erkennen kann. In anderen beispielhaften Ausführungsformen kann die IC 200 keine der Schichten 218 und 220 aufweisen, insbesondere würden entsprechende Figuren keine der Schichten 218 und 220 darstellen, obwohl die anderen Merkmale, die mit Bezug auf 3 beschrieben sind, vorliegen und dargestellt sein können. Im Folgenden wird auf die Schichten 218 und 220 nicht mehr explizit Bezug genommen. Obwohl diese Schichten im Folgenden nicht explizit dargestellt sind, wird der Fachmann verstehen, dass die Schichten 218 und 220 vorgesehen oder weggelassen sein können. Es wird explizit angemerkt, dass in einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung weiterhin die Schichten 218 und 220 vorgesehen sein können, während andere beispielhafte Ausführungsformen die Schichten 218 und 220 nicht unbedingt aufweisen, obwohl die Schichten 218 und 220 in den folgenden Figuren nicht mehr dargestellt sind.
  • In einigen beispielhaften Ausführungsformen können die Schichten 218 und 220 durch eine Schicht aus einem isolierenden Material ersetzt sein, das auf einer oberen freiliegenden Oberfläche der Stege 214 (nachfolgend mit Bezug auf die 5c beschrieben und mit den Bezugszeichen 285c versehen) gebildet ist. Die Schicht aus isolierendem Material, welche die Schichten 218 und 220 ersetzt, kann auf den Stegen 214 abgeschieden oder thermisch gewachsen sein. Das Bilden der Schicht aus isolierendem Material, welche die Schichten 218 und 220 ersetzt, kann unter Verwendung von Gatestrukturen (Dummygatestrukturen oder Gateelektrodenstrukturen; vgl. Bezugszeichen 228, 230 in 4a) als Maskenstruktur durchgeführt werden. Der Fachmann wird verstehen, dass die Schicht aus dem zweiten isolierenden Material alternativ auf oder durch die nicht dotierte Schicht 218 gebildet sein kann.
  • 5a stellt die IC 200 nach dem Bilden der Gatestrukturen 228 und 230 und der Seitenwandabstandhalter 232 in einer ebenen Ansicht dar. Gemäß der oben gegebenen Erläuterungen ist ersichtlich, dass die Gatestruktur eine Gateelektronenstruktur („gate first”) oder eine Dummygatestruktur („Austauschgate” oder „gate last”) darstellen kann. Die Gatestrukturen 228 und 230 können als die Stege 214 und Gräben 212a überlagernd ausgebildet sein und können quer zu den Stegen 214 und den Gräben 212a angeordnet sein, wie in 5a dargestellt ist. Gemäß der schematischen ebenen Ansicht, die in 5a gezeigt ist, können die Gatestrukturen Bereiche der Stege 214 und Gräben 212a maskieren. Nicht maskierte Bereiche der Stege 214 und Gräben 212a können zwischen den Gatestrukturen 228 und 230 freiliegen und können an beiden Seiten der Gatestrukturen 228 angeordnet sein. In einigen beispielhaften Ausführungsformen können die freigelegten Gräben 212a mit einem ersten isolierenden Material gefüllt sein oder können nicht mit einem ersten isolierenden Material gefüllt sein, wie mit Bezug auf die 4b oben beschrieben ist. Dementsprechend können die freigelegten Gräben 212a bis zu einer bestimmten Höhe mit dem ersten isolierenden Material gefüllt sein und Bereiche der Seitenwände der freigelegten Stege 214 können freiliegen, insbesondere sind diese mit dem ersten isolierenden Material möglicherweise nicht in Kontakt. Alternativ dazu können die freigelegten Gräben 212a kein isolierendes Material aufweisen und Bereiche des Bulksubstrats 210 (4b) können freiliegen. Es wird angemerkt, dass freiliegende Bereiche der Stege 214 und freigelegte Bereiche der Gräben 212a Bereichen der Stege 214 und Bereichen der Gräben entsprechen, die insbesondere nicht durch die Gatestrukturen maskiert sind, insbesondere Bereichen, über denen die Gatestruktur nicht gebildet ist (Bereiche ohne darüberliegende Gatestrukturen).
  • 5b stellt die IC 200 in einer weiter fortgeschrittenen Phase während der Verarbeitung in einer ebenen Ansicht dar, nachdem abstehende Bereiche aus Halbleitermaterial auf freiliegenden Seitenwandbereichen der Stege 214 gebildet sind (5a). Stege 214b weisen nun abstehende Bereiche auf, die zwischen den Gatestrukturen 228, 230 auf freiliegenden Seitenwandereichen gebildet sind. Die Gatestrukturen 228, 230 agieren demzufolge als Maskenstrukturen für die abstehenden Bereiche, die mit Bezug auf die Gatestrukturen 228, 230 ausgerichtet sind. Es wird angemerkt, dass die Gatestrukturen als die Stege überlagernd gebildet sein können, die entsprechend ihrer anfänglichen Ausbildung im Bulksubstrat 210 dimensioniert sind. Es wird angemerkt, dass die abstehenden Bereiche zu den gegenüberliegend angeordneten abstehenden Bereichen hin abstehen und sich in die Gräben 212b hinein erstrecken. Gemäß der Darstellung in 5b ragen die abstehenden Bereiche in die Gräben 212b und erstrecken sich von den Stegen weg. Die Gräben 212b können demzufolge eine Hundeknochenform oder -gestalt annehmen.
  • 5c stellt eine schematische perspektivische Ansicht eines Bereichs der IC 200 dar. 5c zeigt eine Gatestruktur 228, Seitenwandabstandhalter 232 und Stege 214, wobei im Rahmen einer einfachen Darstellung jeweils einer gezeigt ist. Es wird angemerkt, dass die Gatestruktur 228 ein Dummygate („gate last” oder „Austauschgate”) oder eine Gateelektrode („gate first”) aufweisen kann, wie weiter oben erläutert ist. Auf freiliegenden Oberflächen 214c (schematisch in 5c durch gestrichelte Linien dargestellt) der Stege 214 sind abstehende Bereiche 216c gebildet. Die abstehenden Bereiche 216c können wenigstens eine abgeschrägte Oberfläche 295c aufweisen, die zu den Stegen 214 hin zuläuft. Es ist für den Fachmann ersichtlich, dass die abgeschrägte Oberfläche 295c bezüglich der freiliegenden Oberfläche 214c geneigt ist, auf der der entsprechende abstehende Bereich gebildet ist. in einigen beispielhaften Ausführungsformen können die abstehenden Bereiche 216c im Wesentlichen eine konvexe Gestalt bzw. Form aufweisen.
  • Zwischen zwei sich gegenüberliegenden abstehenden Bereichen 216c kann ein Graben 280c gebildet sein. In einigen beispielhaften Ausführungsformen kann der Graben 280c durch zwei gegenüberliegende abstehende Bereiche 216c und eine Oberfläche einer Schicht aus dem ersten isolierenden Material festgelegt sein, über welchem die Gatestruktur 228 und die Seitenwandabstandhalter 232 gebildet sind (eine Schicht aus dem ersten isolierenden Material wird durch die Gatestruktur maskiert), wobei die Schicht zwischen zwei Bereichen der Stege 214 angeordnet ist, die durch die Gatestruktur 228 bedeckt sind, insbesondere Bereiche, die durch die Gatestruktur 228 festgelegt werden, welche die Stege überlagert. Der Graben 280c kann in einigen beispielhaften Ausführungsformen eine Hundeknochenform oder -gestalt aufweisen. Der Boden 212c des Grabens 280c kann aus dem ersten isolierenden Material oder alternativ aus Halbleitermaterial des Bulksubstrats 210 und des dotierten Bereichs 216 gebildet sein (siehe 2 bis 4). In beispielhaften Ausführungsformen, in denen das erste isolierende Material den Boden 212c des Grabens 280c bildet, legt die Höhe des Grabens 280c eine entsprechende Höhe des abstehenden Bereiches 216c fest. In alternativen beispielhaften Ausführungsformen kann das Halbleitermaterial den Boden 212c des Grabens 280c bilden.
  • In einigen besonderen beispielhaften Ausführungsformen hierin können die abstehenden Bereiche auf freiliegenden Seitenwandbereichen auf jeder Seite des Stegs 214 durch selektives Aufwachsen eines Halbleitermaterials, wie z. B. Silizium oder ein Silizium aufweisendes Material, auf den freiliegenden Seitenwandbereichen auf jeder Seite des Stegs 214 gebildet werden, so dass das gewachsene Material in den Graben 212 hineinragt und sich von dem Steg 214 weg erstreckt, insbesondere seine freiliegenden Seitenwandoberflächen. Das Silizium aufweisende Material kann ein Siliziumgermaniummaterial, ein Siliziumbormaterial, ein Siliziumarsenmaterial oder ein Siliziumkohlenstoffmaterial sein. Es wird angemerkt, dass das Halbleitermaterial gemäß einigen beispielhaften Ausführungsformen ein verspannungsinduzierendes Material aufweisen kann, um auf den Steg 214 eine Verspannung auszuüben. Es wird angemerkt, dass offenbarungsgemäß ein Steg vorgesehen sein kann, in den ein verspannungsinduzierendes Material bereichsweise eingebettet sein kann.
  • In einigen beispielhaften Ausführungsformen kann eine Schicht aus isolierendem Material 285c auf den Stegen 214 gebildet sein, insbesondere auf einem oberen Bereich der Stege 214, der durch die Gatestruktur 228 und die gestrichelten Linien 214c gekennzeichnet ist. Der Fachmann wird erkennen, dass durch das Vorsehen der Schicht aus isolierendem Material 285c lediglich ein Halbleitermaterial auf den freiliegenden Seitenwandbereichen 214c der Stege gebildet sein kann.
  • In einigen beispielhaften Ausführungsformen kann der Schritt des selektiven Aufwachsens einen Schritt des selektiven epitaktischen Aufwachsens vorsehen. Es ist ersichtlich, dass dies eine Variante einer plasmaunterstützten chemischen Gasphasenabscheidung darstellen kann, wobei die Parameter des Abscheidungsprozesses derart angepasst sind, dass das Material in den Gräben 280c lediglich auf den freiliegenden Seitenwandbereichen 214c der Stege 214 abgeschieden wird, wohingegen im Wesentlichen keine Materialabscheidung auf die Stege 214 und die Gatestruktur 228 erfolgt. Im Allgemeinen kann der selektive epitaktische Aufwachsprozess eine Versorgung eines ersten Reaktanten mit einem ersten chemischen Element und eines zweiten Reaktanten mit einem zweiten chemischen Element vorsehen. Ein Verhältnis zwischen einer Flussrate des ersten Reaktanten und einer Flussrate des zweiten Reaktanten kann wenigstens einmal während des selektiven epitaktischen Aufwachsprozesses geändert werden.
  • Prozessparameter, wie etwa Temperatur, Druck und Zusammensetzung des Reaktantengases können derart angepasst sein, dass eine Materialschicht nur auf den freiliegenden Bereichen der Stege 214 abgeschieden werden kann, insbesondere auf freiliegenden Seitenwandbereichen 214c der Stege 214, wohingegen auf anderen Bereichen im Wesentlichen keine Abscheidung auftritt.
  • Die Konzentration des ersten chemischen Elements und/oder des zweiten chemischen Elements kann durch Ändern der Flussraten des ersten Reaktanten und/oder des zweiten Reaktanten gesteuert werden. Im Allgemeinen wird ein größeres Verhältnis zwischen der Flussrate des ersten Reaktanten und der Flussrate des zweiten Reaktanten eine größere Konzentration des ersten chemischen Elements in dem abgeschiedenen Material mit sich bringen.
  • In einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung, in denen das Substrat 216 Silizium vorsieht und eine Schicht aus isolierendem Material 285c auf den Stegen 214 gebildet ist und die Seitenwandabstandhalter 232 Siliziumdioxid und/oder Siliziumnitrid aufweisen, kann der erste Reaktant Monogerman (GeH4) und der zweite Reaktant kann Dichlorsilan (SiH2Cl2) umfassen. Diese Reaktanten können in Gasform zugeführt werden, um verspannungsinduzierende Elemente zu bilden, die Siliziumgermanid aufweisen. Zusätzlich dazu kann Wasserstoff als Trägergas vorgesehen sein und Wasserstoffchlorid kann zugeführt sein, um die Selektivität des epitaktischen Aufwachsens von Siliziumgermanid zu erhöhen.
  • In anderen beispielhaften Ausführungsformen der vorliegenden Offenbarung, in denen das verspannungsinduzierende Element Siliziumkohlenstoff aufweisen kann, kann der erste Reaktant Ethan (C2H4) und der zweite Reaktant Silan (SiH4) umfassen. Zusätzlich dazu kann Salzsäure vorgesehen sein, um die Selektivität des Aufwachsprozesses zu erhöhen.
  • Der Fachmann wird erkennen, dass ein Verhältnis zwischen der Flussrate des ersten Reaktanten und der Flussrate des zweiten Reaktanten während des selektiven epitaktischen Aufwachsprozesses geändert werden kann, um die Abscheidungsrate zu beeinflussen.
  • Selektives epitaktisches Aufwachsen ist in den Druckschriften US 2007/0254441 und US 2008/0026531 erläutert.
  • Bei Bildung der abstehenden Bereiche 216c auf den freiliegenden Seitenwandoberflächen der Stege 214 können abgeschrägte Oberflächen gebildet werden. In einigen beispielhaften Ausführungsformen kann eine mögliche Art zum Bilden von abgeschrägten Oberflächen ein Steuern der Ablagerungsrate während der epitaktischen Abscheidung umfassen. Eine entsprechende Epitaxietechnik kann den Effekt nutzen, gemäß welchen eine Geschwindigkeit des epitaktischen Aufwachsens von der Orientierung der Kristalloberfläche abhängt, auf der das Material gewachsen wird. Der Fachmann wird erkennen, dass beispielsweise das Aufwachsen von Silizium auf einer (111)-Oberfläche im Wesentlichen unterdrückt wird.
  • Selektive Aufwachsprozesse gemäß einigen beispielhaften Ausführungsformen werden mit Bezug auf die 5d und 5e erläutert. 5d stellt eine ebene Ansicht eines Bereichs der IC 200 dar, die einen Graben 212d, Seitenwandabstandhalter 232 einer Gatestruktur (nicht dargestellt) und freiliegende Seitenwandbereiche 214d von Stegen (nicht dargestellt) zeigen. Ein abstehender Bereich 218d ist durch Linien dargestellt, die verschiedene Größen des abstehenden Bereiches 218d zu unterschiedlichen Zeiten während dessen Bildens darstellen. Es ist ersichtlich, dass abhängig von der Kristallorientierung des Bulksubstrats, auf dem der Steg gebildet ist, und/oder abhängig von der Orientierung der Stege hinsichtlich des Bulksubstrats ein selektiver Aufwachsprozess durchgeführt werden kann, der in 5d dargestellt ist. Wie in 5d weiterhin dargestellt ist, können abgeschrägte Oberflächen 222d gebildet werden.
  • 5e zeigt eine andere beispielhafte Ausführungsform der vorliegenden Offenbarung. In der schematischen Darstellung von 5e ist eine ebene Ansicht eines Grabens 212e in einem Halbleitermaterial 214e und ein Seitenwandabstandhalter 232 einer Gatestruktur (nicht dargestellt) gezeigt. Der Graben 212e kann Stege (nicht dargestellt) begrenzen, die an jedem ihrer Enden mittels des Halbleitermaterials 214e verbunden sein können. Bei Durchführung eines selektiven Aufwachsprozesses kann Material 220e auf freiliegenden Oberflächen des Halbleitermaterials 214e abgeschieden werden, hingegen nicht auf dem Seitenwandabstandhalter 232, insbesondere nicht auf einem isolierenden Material (nicht dargestellt), das unter dem Seitenwandabstandhalter 232 angeordnet ist. Das abgeschiedene Material 220e kann einen abstehenden Bereich bilden, der sich in den Graben 212e erstreckt. Das abgeschiedene Material 220e kann abgeschrägte Oberflächen 222e bilden, wenn das Material 220e auf Oberflächen neben dem Seitenwandabstandhalter 232 aufgewachsen wird.
  • Nach dem oben beschriebenen Prozess können die Gräben 212b in 5b, 280c in 5c, 212d in 5d und 212e in 5e mit einem zweiten isolierenden Material gefüllt werden. In einigen beispielhaften Ausführungsformen kann das zweite isolierende Material bis zu einer Höhe gefüllt werden, die der Höhe der abstehenden Bereiche entspricht, beispielsweise den abstehenden Bereichen 216c in 5c. In einigen alternativen beispielhaften Ausführungsformen kann mit dem zweiten isolierenden Material gefüllt werden, so dass die Gatestruktur bedeckt wird. Ein Planarisierungsschritt, etwa ein chemisch-mechanischer Polierschritt, kann durchgeführt werden, um obere Oberflächen der Gatestruktur freizulegen.
  • In einigen beispielhaften Ausführungsformen kann sich das zweite isolierende Material von dem ersten isolierenden Material unterscheiden. In einigen beispielhaften Ausführungsformen hierin kann das zweite isolierende Material ein Material aufweisen, das eine Dielektrizitätskonstante aufweist, die ≤ 4,0 ist. Das zweite isolierende Material kann Siliziumoxid oder mit Fluorin dotiertes Siliziumoxid oder mit Kohlenstoff dotiertes Siliziumoxid oder poröses Siliziumoxid oder Wasserstoffsilsesquioxan oder Methylsilsesquioxan oder Polyimid, Polynorbornen oder Benzocyclobuten oder Polytetrafluorethylen aufweisen oder Kombinationen davon umfassen.
  • In einigen beispielhaften Ausführungsformen kann sich das zweite isolierende Material von dem Material der Isolatorschicht unterscheiden, die auf den Stegen vor dem Entfernen des ersten isolierenden Materials aus den Gräben (vgl. z. B. Bezugszeichen 285c in 5c) gebildet ist. In einigen beispielhaften Ausführungsformen kann für die Isolatorschicht Siliziumnitrid als mögliches Material verwendet werden. Durch Bilden des zweiten isolierenden Materials auf oberen Oberflächen der abstehenden Bereiche ist es ersichtlichermaßen möglich, wahlweise verspannungsinduzierende Materialien auf den Stegen bzw. auf den abstehenden Bereichen vorzusehen, wobei das zweite isolierende Material sich von dem Material der Isolatorschicht unterscheidet, das auf den Stegen vor dem Entfernen des ersten isolierenden Materials aus den Gräben gebildet ist. In einigen beispielhaften Ausführungsformen kann eine Schicht aus einem verspannungsinduzierenden Material lediglich über den abstehenden Bereichen gebildet werden. Es wird angemerkt, dass aufgrund der auf den Stegen vor dem Entfernen des ersten isolierenden Materials aus den Gräben gebildeten Isolatorschicht aus isolierendem Material keine verspannungsinduzierende Schicht über den Stegen gebildet sein kann. Dementsprechend stellen die Isolatorschicht auf den Stegen und das zweite isolierende Material, das in die Gräben gefüllt ist, zusammen mit der Gatestruktur eine Maskenstruktur für das Bilden einer verspannungsinduzierenden Schicht über den abstehenden Bereichen, beispielsweise für selektive Abscheidungstechniken, dar. In alternativen beispielhaften Ausführungsformen kann eine Schicht eines zweiten isolierenden Materials auf den abstehenden Bereichen nach dem Füllen der Gräben mit dem zweiten isolierenden Material gebildet werden. Nach einem selektiven Entfernen der auf den Stegen vor dem Entfernen des ersten isolierenden Materials aus den Gräben gebildeten Isolatorschicht werden obere Oberflächen der Stege freigelegt. Unter Verwendung der Gatestruktur und des zweiten isolierenden Materials als Maskenstruktur kann eine Schicht eines verspannungsinduzierenden Materials lediglich über den Stegen gebildet werden, um eine Verspannung auf den Steg auszuüben. Der Fachmann wird erkennen, dass alternativ hierzu eine Schicht eines verspannungsinduzierenden Materials über dem Steg und den abstehenden Bereichen gebildet werden kann.
  • In einigen beispielhaften Ausführungsformen können Source- und Drainbereiche in den Stegen und den abstehenden Bereichen im Anschluss an die oben beschriebenen Prozesse gebildet werden. Geeignete Dotierprofile können durch Ionenimplantiertechniken implantiert werden, wie hinlänglich bekannt ist, wobei die Gatestruktur und die Seitenwandabstandhalter als Maskenstruktur verwendet werden. Der Fachmann wird erkennen, dass die abstehenden Bereiche und demzufolge die Source- und Drainbereiche hinsichtlich der Gatestruktur in einer selbstjustierenden Weise ausgerichtet werden.
  • In einigen beispielhaften Ausführungsformen kann eine Schicht eines zweiten isolierenden Materials zwischen der Gatestruktur über den abstehenden Bereichen und der Isolatorschicht, die auf einer oberen Oberfläche der Stege gebildet ist (vgl. Bezugszeichen 285c in 5c), gebildet werden. Anschließend kann das zweite isolierende Material lediglich zum Freilegen der Isolatorschicht entfernt werden. Die abstehenden Bereiche sind weiterhin mit dem zweiten isolierenden Material bedeckt. Der Fachmann wird erkennen, dass zeitgesteuerte selektive Ätztechniken angewendet werden können. Die auf oberen Oberflächen der Stege gebildete Isolatorschicht kann zum Freilegen von oberen Oberflächen der Stege unter Verwendung geeigneter selektiver Ätzschritte entfernt werden. Anschließend können Metallsilizidkontakte auf den freiliegenden oberen Oberflächen gebildet werden. Der Fachmann wird erkennen, dass die Metallsilizidkontakte nicht auf den abstehenden Bereichen gebildet werden. Es wird folglich zuverlässig sichergestellt, dass die Kontakte der Source-/Drainbereiche und der Gateelektrodenstruktur (noch zu bilden) kontaktiert werden können, insbesondere da das zweite isolierende Material zwischen der Gateelektrodenkontaktstruktur und der Source-/Drainkontaktstrukturen schon in einer frühen Phase vorhanden ist.
  • In einigen beispielhaften Ausführungsformen können verspannungsinduzierende Bereiche innerhalb der Source- und Drainbereiche vorgesehen werden, wie nachfolgend erläutert wird. Die Beweglichkeit der Hauptladungsträger im Kanal eines MOS-Transistors kann durch eine Spannungseinwirkung auf den Kanal verbessert werden. Eine auf den Kanal eines P-Kanal-MOS-Transistors ausgeübte kompressive Längsverspannung vergrößert die Beweglichkeit von Löchern im Kanal (Druckspannung). In ähnlicher Weise erhöht eine auf den Kanal eines N-Kanal-MOS-Transistors ausgeübte Zugspannung die Beweglichkeit von Elektronen im Kanal. Eine auf den Kanal einwirkende Druckspannung kann durch Einbetten eines kristallinen Materials mit einer Gitterkonstante größer als die Gitterkonstante des Siliziums im gastgebenden Materialbereich erzeugt werden und entsprechend kann eine Zugspannung durch Einbetten eines kristallinen Materials mit einer kleineren Gitterkonstante erzeugt werden. Siliziumgermanium ist ein kristallines Material mit einer Gitterkonstante, die größer ist als die von Silizium. Siliziumkohlenstoff ist ein kristallines Material mit einer Gitterkonstante, die kleiner ist als die von Silizium. Falls ein FinFET mit einer durch Verspannen vergrößerten Beweglichkeit herzustellen ist, kann zusätzlich zu den Möglichkeiten des Bereitstellens von verspannungsinduzierenden Bereichen, verspannungsinduzierenden Schichten und/oder verspannungsinduzierenden Abschnitten, das Verfahren gemäß einer beispielhaften Ausführungsform ausgeführt werden, die in 6 dargestellt ist. Unter Verwendung der Gatestrukturen 228 und 230 und deren zugehörigen Seitenwandabstandhaltern 232 als Ätzmaske können Gräben 240, die durch gestrichelte Linien gekennzeichnet sind, in dotierte Bereiche 216 geätzt werden. Obwohl der Graben im Idealfall gerade vertikale Wände aufweisen kann, die hinsichtlich der Kanten der Seitenwandabstandhalter ausgerichtet sind, kann das Ätzmittel vorzugsweise entlang bestimmter Kristallebenen schneller ätzen, als entlang anderer Ebenen, woraus sich ein Graben mit irregulärer Gestalt ergibt. Der Graben kann dann durch das selektive epitaktische Aufwachsen eines verspannungsinduzierenden Materials 241 gefüllt werden, beispielsweise Siliziumgermanium für einen P-Kanal-Transistor und Siliziumkohlenstoff für einen N-Kanal-Transistor. Der Graben kann mit Siliziumgermanium oder Siliziumkohlenstoff gefüllt werden, das nicht mit die Leitfähigkeit bestimmenden Stoffen dotiert ist.
  • In einer beispielhaften Ausführungsform kann das epitaktisches Aufwachsen fortgesetzt werden, um Silizium 242 über die ursprüngliche Oberfläche der epitaktischen Schicht 218 (siehe 4a) hinaus aufzuwachsen. Silizium 242 kann mit die Leitfähigkeit bestimmenden Stoffen, z. B. Bor für einen P-Kanal-Transistor und Phosphor oder Arsen für einen N-Kanal-Transistor, dotiert sein. Dieses Überschussmaterial kann unter Umständen erhöhte Source- und Drainstrukturen und für den FinFET dotierte Source- und Drainerweiterungen bilden. Die Source- und Drainerweiterungen können hinsichtlich der Gatestruktur 228 selbstjustiert sein und die erhöhten Bereiche stellen zusätzliches Silizium für die Source- und Drainkontakte bereit. Aufgrund der Natur des kristallinen Ursprungsmaterials und der irregulären Gestalt des Grabens kann das sich ergebende epitaktisch gewachsene Material eine unebene obere Oberfläche hervorrufen. Dieselbe Einbettung eines verspannungsinduzierenden Materials kann auf ebenen MOS-Transistoren 204 ausgeführt werden.
  • In der dargestellten Struktur dient die Gatestruktur 228 als Platzhalter für ein aktives Gate, das durch einen nachstehend beschriebenen Austauschgateprozess gebildet wird. Die Gatestruktur 230 wird auch als Gates mit untergezogenem STI bezeichnet. Sie kann in der finalen Vorrichtungsstruktur durch kachelartig angeordnete Gates ersetzt werden. Mittels Kachelartig angeordneter Gates wird eine im Wesentlichen gleichförmige Merkmalsdichte über die IC hinweg gebildet, wodurch eine gleichförmige Verarbeitung, z. B. während der Planarisierungsschritte, erreicht wird. Die Gates mit untergezogenem STI können ein gleichförmiges Ätzen von Gräben 240 an der Grenze der STI zum dotierten Bereich unterstützen. Ohne diese Gates kann abhängig von der Ausrichtung eine Facettierung der eingebetteten aufgewachsenen Materialien auftreten oder nicht, woraus sich Variationen in der ausgeübten Verspannung ergeben, die wiederum Änderungen in der Beweglichkeit und folglich im Antriebsstrom hervorrufen.
  • Der Fachmann wird erkennen, dass das als nach dem Bilden der abstehenden Bereiche beschriebene Bereitstellen der verspannungsinduzierenden Bereiche in den Source- und Drainbereichen nicht als beschränkend anzusehen ist. Es ist auch möglich, dass die verspannungsinduzierenden Bereiche vor dem Bilden der abstehenden Bereiche bereitgestellt werden. In einigen beispielhaften Ausführungsformen können Schritte, die mit Bezug auf die 6 beschrieben sind, vor dem Ätzschritt 400b durchgeführt werden, der mit Bezug auf die 4b beschreiben ist. Der Fachmann wird erkennen, dass in einigen beispielhaften Ausführungsformen im Anschluss an die Schritte, die hinsichtlich 4a beschrieben sind, und vor dem Schritt 400b, der mit Bezug auf 4b beschrieben ist, die in 6 dargestellten Schritte durchgeführt werden können. Nach dem Bilden von Ausnehmungen in den Stegen und dem Bilden von verspannungsinduzierenden Bereichen in den gebildeten Ausnehmungen (wie mit Bezug auf 6 beschrieben ist) zwischen den Gatestrukturen, kann Schritt 400b aus 4b angewendet und die abstehenden Bereiche können gebildet werden, wie oben mit Bezug auf die 4b, 5a, 5b, 5c, 5d und 5e erklärt ist. Der Fachmann wird erkennen, dass gemäß einer beispielhaften Ausführungsform verspannungsinduzierende Bereiche vorgesehen sein können, die lediglich in den Stegen gebildet sind. Die verspannungsinduzierenden Bereiche erstrecken sich demzufolge nicht in die abstehenden Bereiche.
  • Es wird noch einmal angemerkt, dass Source- und Drainbereiche auf herkömmliche Art und Weise durch Implantieren von die Leitfähigkeit bestimmenden Ionen gebildet sein können, obwohl dies zur Vermeidung von Missverständnissen in den Figuren nicht dargestellt ist. Auf dem Planartransistor können Source- und Drainerweiterungen und Halobereiche vor dem Bilden von Seitenwandabstandhalter 232 implantiert werden. Tiefe Source- und Drainbereiche können in und durch das verspannungsinduzierende Material 242 implantiert werden. Die P-Kanal-Source- und Drainbereiche können durch Implantieren von Bor-Ionen gebildet werden. N-Kanal-Source- und Drainbereiche können durch Implantieren von Arsen- oder Phosphor-Ionen gebildet werden. Die Ionen können in die Stege und in den planaren MOS-Transistor unter Verwendung der Gatestrukturen als Ionenimplantationsmasken implantiert werden, so dass die Source und Drainbereiche bezüglich des Gates und des darunterliegenden Kanals in selbstjustierender Weise gebildet werden. Source- und Drainbereiche können in dem FinFET durch Ionenimplantation lediglich in den FinFETs mit relativ kurzen Stegen gebildet werden, da die implantierten Ionen eine beschränkte Reichweite haben. Auf relativ großen Stegen werden die Source- und Drainerweiterungen durch die dotierten Bereiche der eingebetteten epitaktischen Schichten mit den erhöhten Bereichen bereitgestellt, die weitere Source- und Drainkontakte bilden.
  • Das Verfahren zum Herstellen der IC 200 kann entsprechend der Darstellung in 7 fortgesetzt werden. Obwohl die folgende Beschreibung im Rahmen der Austauschgate- oder Gate-Last-Technik erfolgt, wird der Fachmann erkennen, dass bestimmte Prozesse oder Schritte auch auf die Gate-First-Technik anwendbar sind. Demzufolge wird die vorliegende Offenbarung durch die folgende Beschreibung der Austauschgate-Technik nicht beschränkt. Eine Schicht aus einem Ätzstoppmaterial 244 kann die Dummygatestrukturen 228, 230 und die erhöhten Source- und Drainbereiche 242 überlagernd abgeschieden werden. Die Schicht aus Ätzstoppmaterial kann beispielsweise eine dünne Schicht aus Siliziumnitrid sein, die eine Dicke von ungefähr 4 bis 5 nm aufweist und durch plasmaunterstützte Atomlagenabscheidung (PEALD) abgeschieden wird. Im Zuge einer vereinfachten Darstellung sind die erhöhten Source- und Drainbereiche in der vorliegenden Figur und in den folgenden Figuren vereinfacht als flach und von regulärer Gestalt dargestellt. Die Schicht aus Ätzstoppmaterial 244 kann zurückpoliert werden, beispielsweise durch eine chemisch-mechanische Planarisierung (CMP), und ein oberer Bereich einer Deckschicht 226 (6) kann entfernt werden. Eine Schicht aus amorphem Silizium 248 kann über dem Ätzstoppmaterial und der verbleibenden Deckschicht 246 abgeschieden werden. Das amorphe Silizium 248 kann den Raum zwischen den Seitenwandabstandhaltern 232 und den Seitenwänden der Dummygatestrukturen 228 und 230 hinterfüllen.
  • Die Schicht aus amorphem Silizium 248 kann beispielsweise mittels CMP planarisiert werden, wobei die Planarisierung an dem verbleibenden Bereich der Deckschicht 246 anhält, wie in 8 dargestellt ist. Das verbleibende amorphe Silizium 248 kann als selbstjustierender Dummykontakt oder als Dummyhinterfüllung dienen, die selbstjustierend und von der Dummygatestruktur beabstandet ist. Unter Verwendung zweier verschiedener Dummystrukturen, die gemäß der vorangehenden Erklärungen gebildet und zueinander selbstjustierend angeordnet sind, kann das Bilden von hinsichtlich der Gates selbstjustierter Source- und Drainkontakte unterstützt werden. In einer beispielhaften Ausführungsform wurde Siliziumgermanium als Material für die Dummygatestrukturen 228 und 230 ausgewählt und Silizium wurde als das Material der Dummyhinterfüllung 248 ausgewählt, da beide unterschiedliche Ätzeigenschaften aufweisen. Es können jedoch auch andere Materialien mit entsprechenden unterschiedlichen Ätzeigenschaften ausgewählt werden.
  • Das Verfahren zum Herstellen der integrierten Schaltung 200 kann durch Entfernen des verbleibenden Bereichs der Deckschicht 246 fortgesetzt werden, um das amorphe Siliziumgermanium 224 der Dummygatestrukturen 228 und 230 freizulegen, wie in 9 dargestellt ist. Die Deckschicht kann durch ein selektives Ätzmittel entfernt werden, durch das Silizium oder Siliziumgermanium nicht geätzt wird. Das amorphe Siliziumgermanium kann dann entfernt werden, wie in 10 angedeutet und in der planaren Ansicht in 11 dargestellt ist. Siliziumgermanium kann in einer Mischung von Amoniumhydroxid und Wasserstoffperoxid geätzt werden. Dieses Ätzmittel entfernt Siliziumgermanium, jedoch wird Silizium nicht geätzt.
  • Das Verfahren kann gemäß einer Ausführungsform fortgesetzt werden, die in den 12 und 13 dargestellt ist. 13 stellt eine Querschnittsansicht entlang der Linie Y-Y in 2c dar. Eine Maskenschicht 250 aus Fotolack kann verwendet und strukturiert sein, um die planare Vorrichtungsfläche 208 zu schützen, während die Vorrichtungsfläche 206 des FinFET's freiliegt. Mit der angeordneten Maskenschicht 250 kann die STI-Isolationsschicht 212 um die Stege 214 zurückgeätzt werden, um einen oberen Bereich 314 der Stege freizulegen, wie in 12 durch die gepunkteten Linien 313 angedeutet ist. In einigen beispielhaften Ausführungsformen kann der freiliegende obere Bereich 314, der Gate Wrap-Around, der undotierten epitaktischen Schicht 218 entsprechen (vgl. 4a). Der undotierte Kanal des FinFETs kann in diesem Gate Wrap-Around gebildet sein. Obwohl die Stege in einer frühen Phase der IC-Herstellung gebildet sind, werden diese durch das Ätzen der STI 212 erst spät in der Verarbeitung freigelegt. Das späte Freilegen der Stege ist möglich, da die Dummykontaktstrukturen 248 nach dem Entfernen der Dummygatestrukturen 228 und 230 (9) vorhanden sind. Aufgrund des Freilegens der Stege lediglich in dieser späten Phase der Verarbeitung ist es möglich, die vorangehenden Verarbeitungsschritte auf einer im Wesentlichen planaren oberen Oberfläche des Halbleiterwafers durchzuführen und die herkömmliche Verarbeitung in keiner komplizierten und inkompatiblen Weise abzuändern. Wenn die Stege zu einem frühen Zeitpunkt freigelegt werden, wie gewöhnlicherweise oft vorgeschlagen wird, dann muss die Verarbeitung in drei Dimensionen erfolgen, was sehr viel komplizierter ist.
  • Das Verfahren kann durch Entfernen der strukturierten Fotolackschicht 250, Reinigen der freiliegenden Oberfläche der Stege und Abscheiden der Gateisolationsschicht 252 mit einer großen Dielektrizitätskonstante (High-k), einer Deckschicht, z. B. aus Titannirid 254, und einer austrittsarbeitseinstellenden Materialschicht 256 fortgesetzt werden, wie in 14 dargestellt ist. Im Zuge einer einfachen Darstellung wurden diese und die folgenden Figuren dadurch vereinfacht, dass der Gate Wrap-Around nicht dargestellt ist. Für einen P-Kanal-MOS-Transistor kann das austrittsarbeitseinstellende Material 256 z. B. Titannitrid sein. Für den N-Kanal-MOS-Transistor wird ein davon verschiedenes austrittsarbeitseinstellendes Material verwendet, beispielsweise Titanaluminiumnitrid.
  • Die 15 bis 20 stellen mögliche fortführende Schritte in der Herstellung der IC 200 dar. In diesen Figuren ist weiterhin eine Querschnittsansicht durch einen Steg 214 entlang der Linie X-X in 2c dargestellt. In diesen Figuren sind Schritte in der Herstellung eines N-Kanal-FinFETs 304 auf der linken Seite und Schritte in der Herstellung eines P-Kanal-FinFETs 202 auf der rechten Seite dargestellt. TiN kann von dem N-Kanal-FinFET entfernt werden und das austrittsarbeitseinstellende Material 256 (14) kann auf dem P-Kanal-FinFET zurückgeätzt werden, wie in 15 dargestellt ist. Gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung kann das Entfernen von TiN von dem N-Kanal-FinFET durch Bilden einer strukturierten Maskenschicht (nicht dargestellt), beispielsweise einer strukturierten Schicht eines rotationsbeschichteten Glases, das den P-Kanal-FinFET überlagert, erreicht werden, gefolgt von einem Ätzen von TiN. Die Schicht aus rotationsbeschichtetem Glas kann dann zurückgeätzt werden, so dass lediglich in den Gateflächen, die durch vorheriges Entfernen von amorphem Siliziumgermanium freigelegt wurden, ein Bereich mit einer reduzierten Dicke verbleibt. Die reduzierte Dicke des rotationsbeschichteten Glases kann dann als Ätzmaske zum Entfernen von jedem austrittsarbeitseinstellenden Material 256 verwendet werden, ausgenommen in den P-Kanal-Gateflächen, das nun mit 258 bezeichnet wird. Eine Schicht eines austrittsarbeitseinstellenden Materials 259, etwa TiAlN, wird den N-Kanal-FinFET 304 überlagernd abgeschieden.
  • Wie in 16 dargestellt ist, kann eine Schicht aus rotationsbeschichtetem Glas zurückgeätzt werden, so dass rotationsbeschichtetes Glas 260 lediglich in den Gateflächen verbleibt. Das rotationsbeschichtete Glas kann als Ätzmaske verwendet werden und das austrittsarbeitseinstellende Material wird außerhalb der Gateflächen entfernt. Das austrittsabeitseinstellende Material kann durch ein Ätzmittel, beispielsweise Wasserstoffperoxid, geätzt werden und das Ätzen stoppt am High-k-Dielektrikum 252.
  • Gemäß einer beispielhaften Ausführungsform kann ein zusätzliches rotationsbeschichtetes Glas verwendet und auf das High-k-Dielektrikum 252 zurückgeätzt werden. Die freiliegenden Bereiche der High-k-Dielektrikumsschicht können beispielsweise in einem BCl3-Ätzmittel geätzt werden. Die verbleibenden Bereiche 262 des rotationsbeschichteten Glases können als Ätzmasken verwendet und Dummyhinterfüllungssilizium 248 kann von den Source- und Drainkontaktflächen entfernt werden, wie in 17 dargestellt ist.
  • Das Verfahren zum Herstellen von IC 200 kann gemäß der Darstellung in 18 mittels Entfernen der dünnen Ätzstoppschicht 244 vom Boden der Kontaktfläche fortgesetzt werden. Die Ätzstoppschicht kann z. B. durch ein anisotropes Ätzmittel entfernt werden, wobei die Ätzstoppschicht entlang der Seitenwände 232 verbleibt. Nach einem Reinigen der Oberfläche des freiliegenden Siliziums in den Kontaktflächen kann eine Schicht aus einem Silizid bildenden Metall, beispielsweise Nickel, abgeschieden und ausgeheizt werden, um das Metall mit Silizium zu reagieren, so dass sich an den Source- und Drainbereichen Metallsilizidkontakte 268 bilden. Die zur Bildung des Silizids verwendete Ausheiztemperatur kann kleiner als die Temperaturen sein, die in vorangehenden Verfahrensschritten auftreten. Es kann vorteilhaft sein, das Silizid in einer späten Phase der Verarbeitung zu bilden, um nachteilige Effekte auf das Silizid zu vermeiden, die sich aus höheren Prozesstemperaturen ergeben würden. Das Silizid bildende Metall, das nicht mit Silizium in Kontakt ist, reagiert möglicherweise nicht und kann entfernt werden, z. B. in einem nassen Ätzmittel. Nach dem Entfernen des nicht reagierten Metalls kann das rotationsbeschichtete Glas 262 bezüglich eines weiteren Oxidmaterials selektiv entfernt werden, das auf dem Substrat vorliegt. Das Glas 262 kann dadurch entfernt werden, dass das Glas erst zum Bilden eines Oxids von schlechter Qualität oxidiert wird, welches bezüglich qualitativ besseren Oxiden selektiv geätzt wird.
  • Gemäß der Darstellung in 19 können eine Metallgateelektrode 270 in Kontakt mit austrittsarbeitseinstellenden Metallen 258 und 259 und Source- und Drainkontakte 272 in Kontakt mit den Metallsilizidkontakten 268 gebildet werden. Eine Benetzungsschicht aus Titan (nicht dargestellt) kann als erstes abgeschieden werden, gefolgt von einer Schicht aus z. B. Aluminium gemischt mit einem geringen Anteil an Germanium. Ein Zusatz von 1 bis 2% Germanium zu Aluminium kann den Schmelzpunkt der Legierung in bedeutendem Maße reduzieren, was ein Aufschmelzen der Legierung in kleinen Ausnehmungen ermöglicht. Das Aluminium kann z. B. mittels CMP planarisiert werden. Das sequentielle Entfernen der ersten Dummygatestrukturen 228 und 230 und das folgende Entfernen der Dummygatestrukturen 248, was durch die Verwendung des rotationsbeschichteten Glases ermöglicht wird, kann die Metallisierung des Gates und der Kontakte zur gleichen Zeit mit demselben Material ermöglichen.
  • Eine dielektrische Zwischenschicht (ILD) 274 kann die Metallgateelektrode 270 und die Source- und Drainkontakte 272 überlagernd abgeschieden werden, wie in 20 dargestellt ist. Die ILD 274 kann ein abgeschiedenes Oxid, Nitrid oder anderes isolierendes Material oder Kombinationen von isolierenden Materialien darstellen. Die obere Oberfläche der ILD 274 wird planarisiert und Vias werden durch die ILD geätzt, um Bereiche der Source- und Drainkontakte freizulegen. Metallkontaktierungen 276 können in den Vias gebildet werden, wie in der Zwischenverbindungsmetallisierung und anderen Back-End-Prozessschritten bekannt ist.
  • Integrierte Schaltungen gemäß den beispielhaften Ausführungsformen der vorliegenden Offenbarung zeigen verschiedene Vorteile und Verbesserungen, die das Leistungsvermögen von Halbleitervorrichtungen erhöhen, die entsprechende integrierte Schaltungen aufweisen. Wie aus den 5b und 5c ersichtlich ist können parasitäre Kapazitäten, die zwischen der Gateelektrode und den Source- und Drainbereichen gebildet sind und sehr hohe Gatekapazitäten zur Folge haben, in beachtlichem Maße unterdrückt werden. Der Grund ist, dass aufgrund der abstehenden Bereiche, die wenigstens eine abgeschrägte Oberfläche aufweisen, die zu dem entsprechenden Steg hin zuläuft, ein Isolator zwischen den Source- und Drainbereichen und der Gatelektrode vorgesehen sein kann. Aus diesem Grund ist keine Oberfläche der Source-/Drainbereiche und der Gateelektrode in Kontakt und die Bildung eines Kondensators mit parasitären Kapazitäten wird vermieden.
  • 21a zeigt einen Graphen, der eine graphische Darstellung von bzgl. der effektiven Gatebreite normierten Kapazitäten (C gemessen in fF/μm, Ordinate) aufgetragen gegen die Gatevorspannung (an das Gate angelegte Spannung gemessen in Volt (V), Abszisse) für einen gemäß der vorliegenden Offenbarung gebildeten FinFET im Vergleich mit einem FinFET, gemäß einer in 1a dargestellten Konfiguration, einer in 1b dargestellten Konfiguration und einer herkömmlichen planaren FET-Konfiguration zeigt. Das Bezugszeichen 710 bezeichnet eine Kurve gemäß einem herkömmlichen planaren FinFET. Das Bezugszeichen 720 bezeichnet einen herkömmlichen FinFET, der in 1b dargestellt ist. Bezugszeichen 730 bezeichnet eine Kurve gemäß einer herkömmlichen FinFET-Konfiguration, die in 1a dargestellt ist. Die Kurve mit Bezugszeichen 740 stellt das Verhalten eines FinFETs gemäß der vorliegenden Offenbarung dar. In 1c ist klar dargestellt, dass eine Kapazität eines FinFETs gemäß der vorliegenden Offenbarung gegenüber den Kapazitäten auf der Kurve 720 in beachtlichem Maße geringer ist, obwohl die Kurve 740 nur etwas über der Kurve 730 liegt. Der Grund liegt in der beachtlichen Reduzierung von parasitären Kapazitäten, die zwischen der Gateelektrode und den Source-/Drainbereichen gebildet werden. Es ist für den Fachmann ersichtlich, dass durch ein Bereitstellen eines geeigneten isolierenden Materials, z. B. eines Low-k-Materials oder eines Ultra Low-k-Materials, die Kurve 740 weiter erniedrigt werden kann, so dass sie sich an die Kurve 710 annähert, da die parasitären Kapazitäten weiter unterdrückt oder eliminiert werden können.
  • 21b zeigt einen Graph, in dem ein Widerstand (Widerstand RON, normiert auf die effektive Gatebreite, gemessen in Ωμm, Ordinate) gegen die Gatelänge (LGATE gemessen in nm, Abszisse) aufgetragen ist. Die Kurve 810 stellt das Verhalten eines herkömmlichen FinFETs gemäß der 1b dar, während die Kurve 820 das Verhalten eines konventionellen FinFETs gemäß der Darstellung in 1a repräsentiert. Die mit dem Bezugszeichen 830 versehenen Punkte bezeichnen Messpunkte, die für einen FinFET gemäß der vorliegenden Offenbarung zu erwarten sind. 21b legt nahe, dass der Widerstand eines FinFETs gemäß der vorliegenden Offenbarung mit dem Widerstand eines herkömmlichen FinFETs gemäß der Darstellung in 1b vergleichbar ist und gegenüber einem FinFET gemäß der Darstellung in 1a verbessert ist.
  • 21c zeigt einen Graphen einer Universalkurve, die durch Auftragen eines normierten elektrischen Drainstroms während eines Aus-Zustands (ID,off normiert auf die effektive Gatebreite und gemessen in μA/μm, Ordinate) gegen einen normierten elektrischen Drainsättigungsstrom während des Betriebs (ID,Sat normiert auf die effektive Gatebreite und gemessen in μA/μm, Abszisse) für einen FinFET, der in 1a dargestellt ist, was mit dem Bezugszeichen 920 versehen ist, und einen FinFET, der in 1b dargestellt ist, was mit Bezugszeichen 910 versehen ist, erhalten wird. Eine Kurve 930 stellt das Verhalten eines FinFETs gemäß der vorliegenden Offenbarung dar. Es ist aus 21c ersichtlich, dass ein FinFET gemäß der vorliegenden Offenbarung mit einer geringeren Leistung betrieben werden kann.
  • Die 21a bis 21c zeigen, dass eine integrierte Schaltung gemäß der vorliegenden Offenbarung geringe parasitäre Kapazitäten, geringe Widerstandswerte, geringe Leckströme und exzellentes elektrostatisches Verhalten bei einem beachtlich verbesserten dynamischen Verhalten bereitstellen, wodurch Halbleitervorrichtungen ermöglicht werden, die mit einer geringen Leistung bei verbessertem Leistungsvermögen betrieben werden können.
  • Der Fachmann wird erkennen, dass die vorliegende Offenbarung integrierte Schaltungen bereitstellt, die eine reduzierte oder sogar im Wesentlichen eliminierte parasitäre Kapazität und einen hohen Betriebsstrom aufweisen.
  • Es wird angemerkt, dass der Gegenstand der vorliegenden Offenbarung bei Hybrid Tri-Gate/Planarprozessen oder ähnlichen FinFET-Strukturen verwendet werden kann. Der Fachmann wird erkennen, dass offenbarungsgemäße Prozesse ein großes Potential zum Lösen elektrostatischer Probleme planarer MOS-FETs in 22 nm oder Sub-22 nm Technologien haben. Die gemäß der vorliegenden Offenbarung bereitgestellten Techniken können das Erreichen weiterer FinFET-Knoten ermöglichen.
  • Es wird angemerkt, dass offenbarungsgemäße Prozesse mit der Verwendung von Spannungstransferbereichen perfekt kompatibel sind, insbesondere mit denen, die zum Erhöhen der Ladungsträgerbeweglichkeit in PFET-Vorrichtungen bereit gestellt werden. Es wird angemerkt, dass die vorangehend genannten Vorteile eine verbesserte Topographie für bessere Kontaktprozesse, niedrigere Kontaktwiderstände, niedrigere Reihenwiderstände in CMOS-Strukturen und ein erhöhtes Vorrichtungsleistungsvermögen ergeben.
  • Gemäß einigen Ausführungsformen wird auf einer oberen Oberfläche des Steges vor dem Bilden von abstehenden Bereichen auf Seitenwandoberflächen des Stegs eine Schicht aus einem isolierenden Material gebildet. Dies stellt jedoch keine Beschränkung der vorliegenden Offenbarung dar. Es ist ersichtlich, dass gemäß möglichen alternativen Ausführungsformen auf oberen Oberflächen der Stege vor dem Bilden von abstehenden Bereichen keine Schicht aus einem isolierenden Material vorgesehen wird. Mit dem Bilden der abstehenden Bereiche kann das Material auf den oberen Oberflächen der Stege gebildet werden. Es können demzufolge erhöhte Source- und Drainbereiche gebildet werden.
  • Es ist ersichtlich, dass die Reihenfolge der Schritte in der obenstehenden Beschreibung geändert werden kann. In der vorangehenden Beschreibung ist eine große Anzahl besonderer Details ausgeführt, beispielsweise Dicken, um ein tieferes Verständnis der vorliegenden Offenbarung zu ermöglichen. Der Fachmann wird erkennen, dass die Vielzahl besonderer Details, die in speziellen Geräten vorgesehen sein können, von einer Marke einer Vorrichtung zur anderen variieren können. Es ist jedoch ersichtlich, dass die vorliegende Offenbarung auch ohne diese Details ausführbar ist. In anderen Fällen wurden hinlänglich bekannte Prozesse nicht im Detail beschrieben, um die vorliegende Offenbarung nicht in unnötiger Weise zu verschleiern. Obwohl die vorliegende Erfindung mit Bezug auf spezifische isolierende Materialien, leitende Materialien und abgeschiedene Materialien und dem Ätzen dieser Materialien beschrieben wurde, ist keine Beschränkung auf diese spezifischen Materialien beabsichtigt, sondern nur hinsichtlich spezifischer Eigenschaften, wie etwa konforme und nicht konforme Eigenschaften, z. B. hinsichtlich Abscheidung und Ätzen. Andere Materialien können ebenso geeignet sein, wie der Fachmann nach dem Studium der vorliegenden Offenbarung erkennen wird.
  • Hinsichtlich der Vielzahl von Ausführungsformen der vorliegenden Offenbarung, die vorangehend beschrieben sind, soll die Beschreibung und die Illustration nicht als den Rahmen der vorliegenden Offenbarung oder der vorliegenden Erfindung, die durch die Ansprüche definiert wird, beschränkend ausgelegt werden.
  • Die vorliegende Offenbarung stellt Verfahren zum Bilden von integrierten Schaltungen und integrierte Schaltungen bereit. Die integrierten Schaltungen umfassen Gatestrukturen, die über und quer zu einem oder mehreren Stegen angeordnet sind, wobei die Stege durch in einem Halbleitersubstrat gebildete Gräben begrenzt sind. Abstehende Bereiche sind zwischen den Gatestrukturen auf freiliegenden Seitenwandoberflächen der einen oder der mehreren Stege in den Gräben gebildet. Die Gräben sind zwischen den abstehenden Bereichen und der Gateelektrode mit einem isolierenden Material gefüllt.
  • Die vorangehend offenbarten speziellen Ausführungsformen sind lediglich anschaulich, da die Erfindung abwandelbar und in verschiedenen äquivalenter Arten ausführbar ist, wie der Fachmann nach dem Studium dieser Lehre erkennen wird. Beispielswiese können die Prozessschritte in einer anderen Reihenfolge ausgeführt werden. Des Weiteren ist keine Beschränkung auf bauliche oder einen Entwurf betreffende Details beabsichtigt, die hierin angegeben sind, als jene, die in den nachstehenden Ansprüchen gegeben sind. Es ist offensichtlich, dass die speziellen vorangehend offenbarten Ausführungsformen geändert oder modifiziert werden können und all diese Variationen im Rahmen und in der Absicht der Erfindung liegen. Dementsprechend wird der Schutzbereich durch die folgenden Ansprüche festgelegt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 2011/0291196 [0007]
    • US 6812075 B2 [0012]
    • US 2007/0254441 [0092]
    • US 2008/0026531 [0092]

Claims (20)

  1. Verfahren zum Bilden einer integrierten Schaltung, umfassend: Ätzen einer Vielzahl von Gräben in ein Siliziumsubstrat und Füllen der Gräben mit einem ersten isolierenden Material, um eine Vielzahl von beabstandeten Stegen aus Silizium zu begrenzen; Bilden von Gatestrukturen, die über und quer zu der Vielzahl von Stegen angeordnet sind; Entfernen des ersten isolierenden Materials zum Bilden von Ausnehmungen zwischen den Dummygatestrukturen und zum Freilegen von wenigstens drei Seitenwandbereichen der beabstandeten Stege aus Silizium, so dass die Ausnehmungen eine Tiefe aufweisen, die einer ersten Höhe entspricht; Bilden von abstehenden Bereichen aus Halbleitermaterial auf den freiliegenden Seitenwandbereichen der Stege, wobei die abstehenden Bereiche aus Halbleitermaterial jeweils wenigstens einen abgeschrägten Bereich aufweisen, der zu dem entsprechenden Steg hin zuläuft; und Füllen der Ausnehmungen mit einem zweiten isolierenden Material wenigstens bis zu der ersten Höhe.
  2. Verfahren nach Anspruch 1, ferner umfassend ein Bilden einer Schicht aus isolierendem Material auf oberen Oberflächen der Stege durch Verwenden der Gatestrukturen als Maskenstruktur vor dem Bilden der abstehenden Bereiche.
  3. Verfahren nach Anspruch 2, wobei die Schicht aus isolierendem Material aus einem isolierenden Material gebildet ist, das sich von dem zweiten isolierenden Material unterscheidet.
  4. Verfahren nach Anspruch 3, ferner umfassend ein selektives Entfernen der Schicht aus isolierendem Material zum Freilegen von oberen Oberflächen der Stege und Abscheiden von einem verspannungsinduzierenden Material auf den freiliegenden oberen Oberflächen der Stege.
  5. Verfahren nach Anspruch 3, ferner umfassend ein selektives Entfernen des zweiten isolierenden Materials zum Freilegen von einer oberen Oberfläche der abstehenden Bereiche und Abscheiden eines verspannungsinduzierenden Materials auf der freiliegenden oberen Oberfläche der abstehenden Bereiche.
  6. Verfahren nach Anspruch 3, ferner umfassend ein Entfernen des zweiten isolierenden Materials zum Freilegen der Schicht aus isolierendem Material, dann ein Entfernen der Schicht aus isolierendem Material zum Freilegen von oberen Oberflächen der Stege und ein nachfolgendes Bilden von Metallsilizidkontakten auf den freiliegenden oberen Oberflächen, so dass die Metallsilizidkontakte nicht auf den abstehenden Bereichen gebildet werden.
  7. Verfahren nach Anspruch 1, wobei das Bilden von abstehenden Bereichen aus Silizium auf den freiliegenden Seitenwandbereichen der Stege ein selektives Aufwachsen eines Halbleitermaterials auf den freiliegenden Seitenwandbereichen der beabstandeten Stegen aus Silizium umfasst.
  8. Verfahren nach Anspruch 7, wobei das selektive Aufwachsen des Halbleitermaterials ein Aufwachsen eines verspannungsinduzierenden Materials umfasst.
  9. Verfahren nach Anspruch 1, ferner umfassend ein Durchführen eines Implantierungsschritts zum Bilden von Source- und Drain-Erweiterungsbereichen unter Verwendung der Gatestrukturen als Maskenstruktur im Anschluss an das Füllen der Ausnehmungen mit dem isolierenden Material.
  10. Verfahren nach Anspruch 1, wobei das Bilden der Gatestrukturen ein Bilden von Gateelektroden umfasst, die bezüglich der Gatestrukturen ausgerichtet sind.
  11. Verfahren nach Anspruch 10, wobei das Bilden der Gateelektroden ein Bilden von Gräben zwischen den Stegen entlang einer Richtung quer zu den Stegen durch Entfernen des ersten isolierenden Materials und ein Bilden eines Gatestapels, der ein High-k-Material und ein Gatematerial aufweist, über den Stegen und in den Gräben entlang der Richtung quer zu den Stegen umfasst.
  12. Verfahren nach Anspruch 1, wobei das Bilden der Gatestrukturen ein Bilden von Dummygatestrukturen und das Verfahren ferner ein Bilden von Gateelektroden durch Austauschen der Dummygatestrukturen nach dem Füllen der Ausnehmungen mit dem zweiten isolierenden Material umfasst.
  13. Verfahren nach Anspruch 1, ferner umfassend ein Bilden von Gräben in wenigstens der Vielzahl von Stegen nach dem Bilden der Gatestrukturen und ein Füllen der Gräben mit einem verspannungsinduzierenden Material.
  14. Verfahren zum Bilden einer integrierten Schaltung, umfassend: Bilden einer Maske über einem Siliziumsubstrat und Strukturieren von streifenförmigen Strukturbereichen und einer Vielzahl von abstehenden Bereichen an beiden Seiten der streifenförmigen Strukturbereiche, wobei die abstehenden Bereiche wenigstens einen abgeschrägten Bereich aufweisen, der zu dem entsprechenden streifenförmigen Strukturbereich hin zuläuft; Entfernen des Substratmaterials entsprechend der gebildeten Maske, wodurch Ausnehmungen in Kontakt mit den abgeschrägten Bereichen gebildet werden; Füllen der Ausnehmungen mit einem isolierenden Material; und Bilden von Gatestrukturen, die die Ausnehmungen überlagern, so dass die abgeschrägten Bereiche freiliegen.
  15. Integrierte Schaltung, umfassend: ein oder mehrere Stege, die in einem Halbleitersubstrat bereitgestellt werden, wobei die einen oder mehreren Stege durch Gräben begrenzt sind, die in dem Halbleitersubstrat gebildet sind; über dem Substrat und quer zu dem einen oder den mehreren Stegen gebildete Gatestrukturen, wobei die Gatestrukturen auf der oberen Oberfläche des einen oder der mehreren Stege und auf wenigstens einem Bereich von zwei Seitenwandoberflächen des einen oder der mehreren Stege gebildet sind; abstehende Bereiche, die zwischen den Gatestrukturen auf jeder Seite des einen oder der mehreren Stege gebildet sind, wobei jeder abstehende Bereich wenigstens eine abgeschrägte Oberfläche aufweist, die zu dem entsprechenden Steg hin zuläuft; und ein in den Gräben gebildetes isolierendes Material, das die abgeschrägten Oberflächen bedeckt.
  16. Integrierte Schaltung nach Anspruch 15, wobei die abstehenden Bereiche ein verspannungsinduzierendes Material zum Ausüben einer Verspannung auf einen Bereich des Stegs unter der Gatestruktur aufweisen.
  17. Integrierte Schaltung nach Anspruch 15, ferner Silizidkontakte umfassend, die lediglich über den einen oder den mehreren Stegen gebildet sind.
  18. Integrierte Schaltung nach Anspruch 15, wobei das isolierende Material eine Dielektrizitätskonstante aufweist, die ≤ 4,0 ist und wobei das isolierende Material Siliziumoxid oder ein mit Fluorin dotiertes Siliziumoxid oder mit ein Kohlenstoff dotiertes Siliziumoxid oder ein poröses Siliziumoxid oder Wasserstoffsilsesquioxan oder Methylsilsesquioxan oder Polyimid oder Polynorbornen oder Benzocyclobuten oder Polytetrafluorethylen aufweist.
  19. Halbleitervorrichtung nach Anspruch 15, wobei ein verspannungsinduzierendes Material über dem einen oder den mehreren Stegen an den Seiten der Gatestruktur gebildet ist.
  20. Halbleitervorrichtung nach Anspruch 15, wobei mit einem verspannungsinduzierenden Material gefüllte Gräben wenigstens in den einen oder mehreren Stegen gebildet sind.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963208B2 (en) * 2012-11-15 2015-02-24 GlobalFoundries, Inc. Semiconductor structure including a semiconductor-on-insulator region and a bulk region, and method for the formation thereof
KR20140100798A (ko) * 2013-02-07 2014-08-18 삼성전자주식회사 반도체 장치 및 그 형성방법
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US9184233B2 (en) * 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US9406517B2 (en) * 2013-03-12 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. SiGe surface passivation by germanium cap
US9443850B2 (en) * 2013-03-13 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth between gates
US9728531B2 (en) 2013-03-13 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge device
US9368626B2 (en) 2013-12-04 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained layer
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US9362277B2 (en) 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9209172B2 (en) * 2014-05-08 2015-12-08 International Business Machines Corporation FinFET and fin-passive devices
CN105304565B (zh) * 2014-05-28 2018-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9450093B2 (en) * 2014-10-15 2016-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device structure and manufacturing method thereof
US9431485B2 (en) * 2014-12-23 2016-08-30 GlobalFoundries, Inc. Formation of finFET junction
CN105845725B (zh) * 2015-01-12 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102400375B1 (ko) * 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9876074B2 (en) 2015-05-22 2018-01-23 International Business Machines Corporation Structure and process to tuck fin tips self-aligned to gates
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
CN106558507B (zh) 2015-09-23 2019-04-26 中芯国际集成电路制造(北京)有限公司 测试结构及其形成方法、测试方法
US9876077B1 (en) * 2016-06-30 2018-01-23 Globalfoundries Inc. Methods of forming a protection layer on an isolation region of IC products comprising FinFET devices
TWI692871B (zh) * 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法
CN107731807B (zh) * 2016-08-12 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102016118921B4 (de) * 2016-09-12 2020-08-06 Taiwan Semiconductor Manufacturing Co. Ltd. Verbesserte ESD-Vorrichtung
US9698251B1 (en) 2016-09-26 2017-07-04 International Business Machines Corporation Fin reveal last for finfet
DE112016007366T5 (de) * 2016-12-02 2019-07-11 Intel Corporation Halbleitervorrichtung, die finnenendspannungsinduzierende merkmale aufweist
US10164106B2 (en) 2016-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10083878B1 (en) * 2017-06-05 2018-09-25 Globalfoundries Inc. Fin fabrication process with dual shallow trench isolation and tunable inner and outer fin profile
US10763168B2 (en) * 2017-11-17 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped via plug and method for forming the same
US10840376B2 (en) * 2017-11-29 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method with enhanced gate contact and threshold voltage
DE102018126911A1 (de) 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
WO2019108237A1 (en) 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10686033B2 (en) 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US10692775B2 (en) * 2018-11-09 2020-06-23 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
CN111384173B (zh) * 2018-12-29 2023-10-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的制备方法、鳍式场效应管及硅衬底
CN111463275B (zh) * 2019-01-18 2023-09-12 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812075B2 (en) 2002-01-28 2004-11-02 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US20070254441A1 (en) 2006-04-28 2007-11-01 Andy Wei Method of forming a field effect transistor
US20080026531A1 (en) 2006-07-31 2008-01-31 Sven Beyer Field effect transistor and method of forming a field effect transistor
JP2008085357A (ja) * 2007-11-06 2008-04-10 Nec Corp 電界効果型トランジスタの製造方法
JP2010171337A (ja) * 2009-01-26 2010-08-05 Toshiba Corp 電界効果トランジスタ
US20100207209A1 (en) * 2009-02-17 2010-08-19 Hideki Inokuma Semiconductor device and producing method thereof
US20110291196A1 (en) 2010-05-31 2011-12-01 Globalfoundries Inc. Self-Aligned Multiple Gate Transistor Formed on a Bulk Substrate

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP5569243B2 (ja) * 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
US8674433B2 (en) * 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8441072B2 (en) * 2011-09-02 2013-05-14 United Microelectronics Corp. Non-planar semiconductor structure and fabrication method thereof
US8466027B2 (en) * 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8871626B2 (en) * 2011-12-20 2014-10-28 International Business Machines Corporation FinFET with vertical silicide structure

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812075B2 (en) 2002-01-28 2004-11-02 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US20070254441A1 (en) 2006-04-28 2007-11-01 Andy Wei Method of forming a field effect transistor
US20080026531A1 (en) 2006-07-31 2008-01-31 Sven Beyer Field effect transistor and method of forming a field effect transistor
JP2008085357A (ja) * 2007-11-06 2008-04-10 Nec Corp 電界効果型トランジスタの製造方法
JP2010171337A (ja) * 2009-01-26 2010-08-05 Toshiba Corp 電界効果トランジスタ
US20100207209A1 (en) * 2009-02-17 2010-08-19 Hideki Inokuma Semiconductor device and producing method thereof
US20110291196A1 (en) 2010-05-31 2011-12-01 Globalfoundries Inc. Self-Aligned Multiple Gate Transistor Formed on a Bulk Substrate

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