CN107731807B - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 126
- 239000010410 layer Substances 0.000 claims description 163
- 238000002955 isolation Methods 0.000 claims description 80
- 150000002500 ions Chemical class 0.000 claims description 77
- 230000008569 process Effects 0.000 claims description 61
- 239000000463 material Substances 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 238000006243 chemical reaction Methods 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 21
- 238000007254 oxidation reaction Methods 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000011241 protective layer Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 239000002019 doping agent Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 35
- 239000002243 precursor Substances 0.000 description 22
- 230000001681 protective effect Effects 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000000137 annealing Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，所述方法包括：提供包括第一区域和第二区域的基底；在第一区域基底中形成阱区；在第二区域基底中形成漂移区；图形化基底，形成衬底以及凸出于衬底的鳍部，包括位于第一区域和第二区域交界处的第一鳍部，以及位于第二区域的第二鳍部，在与鳍部延伸方向相垂直的方向上，第二鳍部的宽度尺寸值大于第一鳍部的宽度尺寸值；在第一鳍部表面形成位于第一区域和第二区域交界处的栅极结构；在栅极结构一侧第一鳍部内形成源极、另一侧第二鳍部内形成漏极。本发明使第二鳍部的宽度尺寸值大于第一鳍部的宽度尺寸值，器件导通时电流流经第二鳍部的横截面面积增大，从而加快电流流出的速度，增强释放静电的能力。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。平面LDMOS已无法满足技术需求，逐渐开始向具有更高功效的三维立体式的晶体管过渡，如引入鳍式场效应晶体管。
但是，即使在LDMOS中引入了鳍式场效应晶体管，现有技术的半导体器件的电学性能依旧较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域；在所述第一区域的基底中形成阱区，所述阱区内具有第一掺杂离子；在所述第二区域的基底中形成漂移区，所述漂移区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部的宽度尺寸值大于所述第一鳍部的宽度尺寸值；其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分；形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构覆盖所述第一鳍部的部分顶部表面，以及所述第一鳍部第二部分的部分侧壁表面；在所述栅极结构一侧的第一鳍部第一部分内形成源极，在所述栅极结构另一侧的第二鳍部内形成漏极，所述源极和漏极内具有第三掺杂离子，且所述第三掺杂离子与所述第二掺杂离子类型相同。
相应的，本发明还提供一种半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括第一区域和第二区域，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部的宽度尺寸值大于所述第一鳍部的宽度尺寸值；其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分；阱区，位于所述第一区域的基底内，所述阱区内具有第一掺杂离子；漂移区，位于所述第二区域的基底内，所述漂移区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；栅极结构，位于所述第一区域和第二区域的交界处，且覆盖所述第一鳍部的部分顶部表面，以及所述第一鳍部第二部分的部分侧壁表面；源极，位于所述栅极结构一侧的第一鳍部第一部分内，且所述源极位于所述阱区内，所述源极内具有第三掺杂离子；漏极，位于所述栅极结构另一侧的第二鳍部内，且所述漏极位于所述漂移区内，所述漏极内具有第三掺杂离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在与所述鳍部延伸方向相垂直的方向上，使用于形成漏极的第二鳍部的宽度尺寸值，大于用于形成源极的第一鳍部的宽度尺寸值，即所述第二鳍部的宽度尺寸较大，因此朝向所述第一鳍部第一部分的第二鳍部的横截面面积也相应增加。当器件导通时，电流通过朝向所述第一鳍部第一部分的第二鳍部的横截面流出，由于所述横截面的面积增大了，因此可以加快器件电流流出的速度，从而可以增强释放静电的能力，进而优化半导体器件的电学性能。
本发明提供一种半导体结构，在与所述鳍部延伸方向相垂直的方向上，用于形成漏极的第二鳍部的宽度尺寸值，大于用于形成源极的第一鳍部的宽度尺寸值，即所述第二鳍部的宽度尺寸较大，因此朝向所述第一鳍部第一部分的第二鳍部的横截面面积较大。当器件导通时，电流通过朝向所述第一鳍部第一部分的第二鳍部的横截面流出，由于所述横截面的面积较大，因此可以加快器件电流流出的速度，从而可以增强释放静电的能力，进而优化半导体器件的电学性能。
附图说明
图1和图2是一种半导体结构的结构示意图；
图3至图21是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，现有技术的半导体器件的电性能较差。结合参考图1和图2，示出了一种半导体结构的结构示意图，其中，图1为所述半导体结构的俯视图，图2是图1沿AA1方向的剖面结构示意图。
所述半导体结构包括：衬底100、凸出于所述衬底100的鳍部，其中，所述衬底100包括第一区域I，以及与所述第一区域I相邻的第二区域II，位于所述第一区域I和第二区域II交界处的鳍部为第一鳍部101，位于所述第二区域II的鳍部为第二鳍部102；阱区112，位于所述第一区域I的鳍部和衬底100内；漂移区111，位于所述第二区域II的鳍部和衬底100内；栅极结构104，所述栅极结构104覆盖所述第一鳍部101的部分侧壁表面和顶部表面，且横跨所述第一区域I和第二区域II；源区121，位于所述栅极结构104一侧的第一鳍部101内；漏区122，位于所述栅极结构104另一侧的第二鳍部102内。
以所述半导体结构为N型半导体结构为例，所述源区121、漏区122和漂移区111内掺杂的离子类型为N型，所述阱区112内掺杂的离子类型为P型。所述阱区112与漂移区111交界处形成PN结。所述漂移区111、阱区112和源区121构成NPN双极结型晶体管。当静电放电时，由静电产生的大电压被施加于所述漏区122，从而使所述漂移区111和阱区112构成的PN结发生击穿，进而使得由所述漂移区111、阱区112和源区121构成的NPN双极结型晶体管发生导通；也就说，从所述漏区122至所述源区121产生通路，用于释放静电，从而起到保护电路的作用。
但是电流I(如图1所示)经所述第二鳍部102朝向所述第一鳍部101的横截面S(如图1所示)流出，由于在与所述第二鳍部102延伸方向相垂直的方向上，所述第二鳍部102的宽度尺寸较小，相应的，每根第二鳍部102的横截面S的面积较小，因此，所述半导体结构释放静电的速度被所述第二鳍部102的横截面S所限制；当电流I过大而来不及释放时，静电荷容易在所述第二鳍部102附近发生聚集，从而导致器件被烧坏。
为了解决所述技术问题，本发明在与所述鳍部延伸方向相垂直的方向上，使用于形成漏极的第二鳍部的宽度尺寸值，大于用于形成源极的第一鳍部的宽度尺寸值，即所述第二鳍部的宽度尺寸较大，因此朝向所述第一鳍部第一部分的第二鳍部的横截面面积也相应增加。当器件导通时，电流通过朝向所述第一鳍部第一部分的第二鳍部的横截面流出，由于所述横截面的面积增大了，因此可以加快器件电流流出的速度，从而可以增强释放静电的能力，进而优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图21是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图3，提供基底200，所述基底200包括第一区域Ⅰ和第二区域Ⅱ。
所述基底200为后续形成半导体结构提供工艺平台。
本实施例中，所述基底200用于形成N型半导体结构，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域。在其他实施例中，所述基底还可以用于形成P型半导体结构。
所述基底200为平面基底。本实施例中，所述基底200为硅基底。在其他实施例中，所述基底还可以为锗基底、硅锗基底或碳化硅基底、绝缘体上硅或绝缘体上锗基底、玻璃基底或III-V族化合物基底(例如氮化镓基底或砷化镓基底等)。
结合参考图4和图5，在所述第一区域Ⅰ的基底200中形成阱区212(如图5所示)，所述阱区212内具有第一掺杂离子；在所述第二区域Ⅱ的基底200中形成漂移区211(如图4所示)，所述漂移区211内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同。
本实施例中，所述阱区212和漂移区211相接触。所述基底200用于形成N型半导体结构，相应的，所述第一掺杂离子的类型为P型，所述第二掺杂离子的类型为N型。具体地，采用离子注入工艺形成所述阱区212和漂移区211；形成所述阱区212的步骤中，所述第一掺杂离子可以为B离子或BF离子，注入的离子剂量为1E13至5E13原子每平方厘米；形成所述漂移区211的步骤中，所述第二掺杂离子可以为P离子、As离子或Sb离子，注入的离子剂量为2E12至4E13原子每平方厘米。
在其他实施例中，例如所述基底用于形成P型半导体结构时，所述第一掺杂离子的类型为N型，所述第二掺杂离子的类型为P型。
需要说明的是，本实施例中，先形成所述漂移区211，再形成所述阱区212。在另一实施例中，还可以先形成阱区，再形成漂移区。
结合参考图6至图17，其中图14为俯视图，图15为图14沿CC1割线的剖面结构示意图，图16为图14沿DD1割线的剖面结构示意图，图17为图14沿BB1割线的剖面结构示意图，图形化所述基底200(如图5所示)，形成衬底250(如图14所示)以及凸出于所述衬底250的鳍部，所述鳍部包括位于所述第一区域Ⅰ和第二区域Ⅱ交界处的第一鳍部261(如图14所示)，以及位于所述第二区域Ⅱ的第二鳍部262(如图14所示)，在与所述鳍部延伸方向(如图14中的X方向)相垂直的方向上，所述第二鳍部262的宽度尺寸值大于所述第一鳍部261的宽度尺寸值；其中，位于所述第一区域Ⅰ的第一鳍部261为第一鳍部第一部分272(如图14所示)，位于所述第二区域Ⅱ的第一鳍部261为第一鳍部第二部分282(如图14所示)。
本实施例中，所述第一鳍部261覆盖所述第一区域Ⅰ和第二区域Ⅱ交界处的部分阱区212(如图17所示)和部分漂移区211(如图17所示)；所述第一鳍部261和第二鳍部262均沿X方向(如图14所示)延伸；其中，与所述鳍部延伸方向相垂直的方向为Y方向(如图14所示)，即所述第二鳍部262沿Y方向的宽度尺寸值大于所述第一鳍部261沿Y方向的宽度尺寸值。所述第一鳍部261和第二鳍部262的数量均为多根且数量相等；所述多根第一鳍部261和多根第二鳍部262均沿Y方向排列
需要说明的是，为了便于图示和说明，图14示出的俯视图只示出了所述第一鳍部261和第二鳍部262的位置关系。
本实施例中，所述基底200为硅基底，相应的，所述衬底250为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底250的材料相同。本实施例中，所述鳍部的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，图形化所述基底200，形成衬底250以及凸出于所述衬底250的鳍部的步骤包括：刻蚀所述基底200，形成衬底250以及凸出于所述衬底250的初始鳍部，所述初始鳍部包括位于所述第一区域Ⅰ和第二区域Ⅱ交界处的第一初始鳍部201(如图6所示)，以及位于所述第二区域Ⅱ的第二初始鳍部202(如图6所示)；在所述第二初始鳍部202的侧壁上形成保护层252(如图9所示)；形成所述保护层252后，在所述初始鳍部之间的衬底250上形成隔离结构354(如图17所示)，所述隔离结构354的顶部低于所述初始鳍部的顶部；形成所述隔离结构354的过程对所述初始鳍部进行氧化处理；氧化后的第一初始鳍部201为第一鳍部261；覆盖有所述保护层252的第二初始鳍部202为第二鳍部262。
以下将结合附图，对以上步骤进行详细说明。
结合参考图6和图7，图6为俯视图，图7为图6沿BB1割线的剖面结构示意图，形成衬底250以及凸出于所述衬底250的初始鳍部，所述初始鳍部包括位于所述第一区域Ⅰ和第二区域Ⅱ交界处的第一初始鳍部201(如图7所示)，以及位于所述第二区域Ⅱ的第二初始鳍部202(如图7所示)。
需要说明的是，为了便于图示和说明，图6示出的俯视图只示出了所述第一初始鳍部201和第二初始鳍部202的位置关系。
本实施例中，位于所述第一区域Ⅰ的第一初始鳍部201为第一初始鳍部第一部分232(如图7所示)，位于所述第二区域Ⅱ的第一初始鳍部201为第一初始鳍部第二部分242。
具体地，形成所述衬底250和初始鳍部的步骤包括：在所述基底200(如图5所示)上形成图形化的硬掩膜层400，所述硬掩膜层400横跨所述第一区域Ⅰ和第二区域Ⅱ且覆盖部分所述第一区域Ⅰ和第二区域Ⅱ的基底200；以所述硬掩模层400为掩膜，刻蚀所述基底200，形成若干分立的凸起；所述凸起为初始鳍部，位于所述初始鳍部底部的剩余基底200作为衬底250。
本实施例中，所述硬掩膜层400的材料为氮化硅，所述硬掩膜层400表面用于定义后续平坦化工艺的停止位置，起到保护所述初始鳍部顶部的作用。
结合参考图8和图9，图8为图6沿CC1割线的剖面结构示意图，图9为图6沿DD1割线的剖面结构示意图，需要说明的是，形成所述初始鳍部之后，所述形成方法还包括：在所述初始鳍部表面形成衬垫氧化层251，用于修复所述初始鳍部。
本实施例中，形成所述衬垫氧化层251的工艺为氧化处理工艺。所述氧化处理还会对所述衬底250表面进行氧化，使得形成的衬垫氧化层251还位于所述衬底250表面。由于所述衬底250和初始鳍部的材料为硅，相应形成的衬垫氧化层251的材料为氧化硅。
继续参考图8和图9，在所述第二初始鳍部202(如图9所示)的侧壁上形成保护层252(如图9所示)。
所述保护层252用于在后续形成隔离结构的工艺过程中，对所述第二初始鳍部202起到保护作用，避免所述第二初始鳍部202被氧化。
本实施例中，所述保护层252的材料选取为：在后续形成隔离结构的氧化处理过程中，所述保护层252不易被氧化；或者，所述氧化处理还对所述保护层进行氧化，且所述氧化处理先对所述保护层进行氧化，从而可以减少或避免对所述第二初始鳍部202的氧化。
本实施例中，所述保护层252的材料为氮化硅。在另一实施例中，所述保护层的材料还可以为氮氧化硅、富氧化硅或无定形硅。其中，富硅氧化硅(Silicon Rich Oxide，SRO)指的是硅含量较高的氧化硅材料。
需要说明的是，后续形成隔离结构后，所述保护层252的材料为可用于后续形成的隔离结构的材料，因此，可以避免对所述隔离结构的形成质量造成不良影响，具有良好的工艺兼容性。
还需要说明的是，所述保护层252的厚度不宜过小，也不宜过大。若所述厚度过小，在后续形成隔离结构的过程中，对所述第二初始鳍部202的保护效果不够明显，或难以起到保护作用，从而容易导致所述第二初始鳍部202被氧化；由于相邻所述第二初始鳍部202之间的间距有限，若所述厚度过大，容易导致后续在相邻所述第二初始鳍部202之间衬底250上形成隔离结构的工艺窗口过小。为此，本实施例中，所述保护层252的厚度为
至
具体地，形成所述保护层252的步骤包括：形成保形覆盖所述第一初始鳍部201(如图6所示)和第二初始鳍部202的保护膜，所述保护膜还位于所述初始鳍部之间的衬底250上；在所述保护膜上形成第一掩膜层(图未示)，所述第一掩膜层暴露出所述第一区域Ⅰ衬底250和第一初始鳍部201上的保护膜，且遮挡所述第一初始鳍部第二部分242以外的第二区域Ⅱ的保护膜；以所述第一掩膜层为掩模，去除所述第一区域Ⅰ衬底250和第一初始鳍部201上的保护膜，在所述第二初始鳍部202的侧壁上形成保护层252。
本实施例中，所述保护层252还覆盖于所述第二初始鳍部202的顶部表面。需要说明的是，所述第二初始鳍部202的顶部形成有所述硬掩膜层400，相应的，所述保护层252还位于所述硬掩膜层400的侧壁和顶部。
还需要说明的是，所述第二初始鳍部202侧壁和衬底250上形成有衬垫氧化层251，相应的，所述保护层252位于所述衬垫氧化层251上。
本实施例中，采用原子层沉积工艺形成所述保护膜。具体地，所述保护膜的材料为氮化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入为含硅和氮的前驱体，工艺温度为400摄氏度至600摄氏度，压强为1毫托至10毫托，前驱体的气体总流量为1500sccm至4000sccm，沉积次数为10次至100次。
其中，当工艺温度低于400摄氏度时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述保护膜的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述保护膜的形成效率；当所述工艺温度高于600摄氏度时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述保护膜的纯度和台阶覆盖性，最终降低所述保护膜的形成质量。
基于所述设定的工艺温度，将腔室压强、气体总流量和沉积次数设定在合理范围值内，从而保证所述保护膜的高纯度和良好台阶覆盖性，并使形成的保护膜满足目标厚度值，进而提高所述保护膜的形成质量。
结合参考图10和图11，图10为基于图8的结构示意图，图11为基于图9的结构示意图，需要说明的是，在所述第二初始鳍部202(如图11所示)的侧壁上形成保护层252(如图11所示)后，所述形成方法还包括：在所述第一初始鳍部201(如图6所示)的侧壁上形成牺牲层253(如图10所示)。
所述牺牲层253用于在后续形成隔离结构的工艺过程中，减小形成隔离结构的氧化处理对所述第一初始鳍部201的氧化程度，或者，所述氧化处理先氧化所述牺牲层253，氧化所述牺牲层253后氧化所述第一初始鳍部201的侧壁，从而避免所述第一初始鳍部201被过度氧化。
本实施例中，所述牺牲层253的材料选取为：在后续形成隔离结构的过程中，形成隔离结构的氧化处理对所述牺牲层253的氧化速度大于对所述保护层252的氧化速度，从而使所述工艺对所述第一初始鳍部201侧壁进行氧化时，所述保护层252可以起到保护所述第二初始鳍部202的作用。在另一实施例中，所述牺牲层253的材料还可以选取为：形成隔离结构的氧化处理对所述牺牲层253和保护层252的氧化速度相当；相应的，所述保护层252的厚度大于所述牺牲层253的厚度，从而可以在所述氧化处理对所述牺牲层253进行氧化后继续氧化所述第一初始鳍部201侧壁时，减少或避免对所述第二初始鳍部202的氧化。
本实施例中，所述牺牲层253的材料为氧化硅。在其他实施例中，所述牺牲层的材料还可以为富硅氧化硅或无定型硅。其中，富硅氧化硅指的是硅含量较高的氧化硅材料。
需要说明的是，后续形成隔离结构后，所述牺牲层253的材料为可用于后续形成的隔离结构的材料，因此，可以避免对所述隔离结构的形成质量造成不良影响，具有良好的工艺兼容性。
本实施例中，所述牺牲层253覆盖所述第一区域Ⅰ衬底250和第一初始鳍部201。
此外，为了降低工艺难度、节约光罩，所述牺牲层253还覆盖第二区域Ⅱ衬底250和保护层252(如图11所示)。通过在所述保护层252上形成所述牺牲层253，可以进一步提高对所述第二初始鳍部202侧壁的保护作用。
需要说明的是，本实施例中，所述第一初始鳍部201顶部形成有所述硬掩膜层400，相应的，所述牺牲层253还位于所述硬掩膜层400侧壁和顶部上；此外，所述第一初始鳍部201的侧壁和衬底250上形成有衬垫氧化层251，为此，所述牺牲层253位于所述第一区域Ⅰ的衬垫氧化层251上。
还需要说明的是，所述牺牲层253的厚度不宜过小，也不宜过大。如果所述厚度过小，在后续形成隔离结构的工艺过程中，所述牺牲层253对减小所述工艺对第一初始鳍部201氧化程度的作用不够明显，从而容易导致所述第一初始鳍部201被过度氧化，进而导致所述第一初始鳍部201沿Y方向(如图6所示)的宽度尺寸过小；由于相邻所述第一初始鳍部201之间的间距有限，如果所述厚度过大，容易导致后续在相邻所述第一初始鳍部201之间衬底250上形成隔离结构的工艺窗口过小。为此，本实施例中，所述牺牲层253的厚度为
至
本实施例中，采用原子层沉积工艺形成所述牺牲层253。具体地，所述牺牲层253的材料为氧化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入为含硅和氧的前驱体，工艺温度为80摄氏度至350摄氏度，压强为2毫托至500毫托，前驱体的气体总流量为200sccm至3000sccm，沉积次数为8次至80次。
结合参考图12至图14，图12为基于图10的结构示意图，图13为基于图11的结构示意图，图14为俯视图，在相邻所述初始鳍部之间的衬底250上形成前驱隔离膜254，所述前驱隔离膜254的顶部高于所述初始鳍部的顶部。
所述前驱隔离膜254为后续形成隔离结构提供工艺基础。
本实施例中，所述前驱隔离膜254的顶部高于所述硬掩膜层400(如图12所示)的顶部；采用流动性化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)形成所述前驱隔离膜254，使得后续形成的隔离结构在所述衬底250和后续形成的鳍部之间的拐角处的填充效果较好。
具体地，形成所述前驱隔离膜254的步骤包括：在相邻所述初始鳍部之间的衬底250上沉积包含Si、H、N和O的薄膜前驱体；对所述薄膜前驱体进行紫外光照射，用于打断Si-H键以促进后续的反应；在紫外光照射后，进行水汽退火，使Si与O反应形成前驱隔离膜254。
本实施例中，沉积所述薄膜前驱体的工艺温度为50摄氏度至90摄氏度；所述水汽退火处理的工艺参数包括：退火温度为400℃至800℃，退火时间为15分钟至120分钟。
需要说明的是，由于所述第一初始鳍部201(如图6所示)侧壁未形成有所述保护层252(如图11所示)，因此在形成所述前驱隔离膜254的过程中，所述水汽退火还对所述第一初始鳍部201侧壁进行氧化，从而使所述第一初始鳍部201沿Y方向(如图14所示)的宽度尺寸减小；而所述第二初始鳍部202(如图6所示)侧壁形成有所述保护层252，因此所述水汽退火对所述第二初始鳍部202侧壁的氧化程度较小，或所述第二初始鳍部202不受所述水汽退火的影响。因此，形成所述前驱隔离膜254后，所述第二初始鳍部202沿Y方向的宽度尺寸值大于所述第一初始鳍部201沿Y方向的宽度尺寸值。
本实施例中，形成所述前驱隔离膜254后，在所述第一初始鳍部201的侧壁上形成第一反应层351(如图12所示)，所述第一反应层351包含所述第一初始鳍部201经所述水汽退火工艺转化而成的氧化层(未标示)，还包含所述衬垫氧化层251(如图12所示)，以及经所述水汽退火工艺后的牺牲层253。具体地，所述第一反应层351的材料为氧化硅。
所述第二初始鳍部202的侧壁上形成有保护层252(如图11所示)，所述水汽退火还对所述保护层252进行氧化。因此，形成所述前驱隔离膜254后，在所述第二初始鳍部202的侧壁上形成第二反应层352(如图13所示)，所述第二反应层352由所述保护层252转化而成。本实施例中，所述保护层252的材料为氮化硅，相应的，所述第二反应层352的材料为氮氧化硅。
本实施例中，经过形成所述前驱隔离膜254的水汽退火工艺后，氧化后的第一初始鳍部201为第一鳍部261(如图14所示)，覆盖有所述保护层252的第二初始鳍部202为第二鳍部262(如图14所示)。其中，位于所述第一区域Ⅰ的第一鳍部261为第一鳍部第一部分272(如图14所示)，位于所述第二区域Ⅱ的第一鳍部261为第一鳍部第二部分282(如图14所示)。相应的，所述第二鳍部262沿Y方向(如图14所示)的宽度尺寸值大于所述第一鳍部261沿Y方向的宽度尺寸值。
结合参考图15至图17，对所述前驱隔离膜254(如图13所示)进行快速热退火处理，将所述前驱隔离膜254转化为隔离膜；采用平坦化工艺，去除高于所述硬掩膜层400(如图13所示)顶部的隔离膜；去除部分厚度的隔离膜以形成隔离结构354(如图17所示)，所述隔离结构354顶部低于所述第一鳍部261(如图17所示)以及第二鳍部262(如图17所示)的顶部；去除所述硬掩膜层400。
所述隔离结构354作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构354的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述快速热退火处理的工艺参数包括：退火温度为900℃至1050℃，退火时间为10分钟至40分钟，压强为一个标准大气压。
需要说明的是，在去除部分厚度的所述隔离膜的过程中，还去除凸出于所述隔离结构354的衬垫氧化层251(如图16所示)、第一反应层351(如图15所示)、牺牲层253(如图15所示)和第二反应层352(如图16所示)。
参考图18，图18为基于图17的结构示意图，形成位于所述第一区域Ⅰ和第二区域Ⅱ交界处的栅极结构203，所述栅极结构203覆盖所述第一鳍部261的部分顶部表面，以及所述第一鳍部第二部分282的部分侧壁表面。
本实施例中，所述栅极结构203为伪栅结构，所述栅极结构203还覆盖所述第一鳍部第二部分282一侧的隔离结构354的部分表面。在另一实施例中，所述栅极结构还可以是金属栅极结构。
所述伪栅氧化层的材料为氧化硅；所述伪栅电极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅电极层的材料为多晶硅。
参考图19，在所述栅极结构203一侧的第一鳍部第一部分272内形成源极(图未示)，在所述栅极结构203另一侧的第二鳍部262内形成漏极(图未示)，所述源极和漏极内具有第三掺杂离子，且所述第三掺杂离子与所述第二掺杂离子类型相同。
本实施例中，所述基底200(如图5所示)用于形成N型半导体结构，所述第三掺杂离子的类型为N型。在另一实施例中，例如所述基底用于形成P型半导体结构时，所述第三掺杂离子的类型为P型。
具体地，形成所述源极和漏极的步骤包括：在所述栅极结构203一侧的第一鳍部第一部分272内形成第一区域应力层221，且在形成所述第一区域应力层221的过程中进行原位自掺杂；在所述栅极结构203另一侧的第二鳍部262内形成第二区域应力层222，且在形成所述第二区域应力层222的过程中进行原位自掺杂。
本实施例中，所述基底200(如图5所示)用于形成N型半导体结构，所述第三掺杂离子为P离子、As离子或Sb离子。
结合参考图20和图21，图20是俯视图，图21为图20沿BB1割线的剖面结构示意图，需要说明的是，所述栅极结构203为伪栅结构，形成所述源极和漏极后，所述形成方法还包括：去除所述栅极结构203，形成金属栅极结构213(如图21所示)。
本实施例中，形成所述源极和漏极之后，所述形成方法还包括：在所述衬底250上形成介质层230(如图21所示)，所述介质层230还覆盖所述金属栅极结构213、源极和漏极，且所述介质层230的顶部高于所述金属栅极结构213的顶部；在所述介质层230内形成第一接触孔插塞245和第二接触孔插塞246，所述第一接触孔插塞245与所述源极相接触，所述第二接触孔插塞246与所述漏极相接触。
需要说明的是，为了便于图示和说明，图20示出的俯视图只示出了所述第一鳍部261、第二鳍部262、金属栅极结构213、第一接触孔插塞245和第二接触孔插塞246的位置关系。
本实施例中，所述介质层230包括第一介质层237(如图21所示)和位于所述第一介质层237上的第二介质层238(如图21所示)。
其中，形成所述金属栅极结构213的步骤包括：在所述衬底250上形成第一介质层237，所述第一介质层237覆盖所述源极和漏极，且所述第一介质层237的顶部与所述栅极结构203(如图19所示)的顶部齐平；去除所述栅极结构203，在所述第一介质层237内形成开口(图未示)；在所述开口内形成金属栅极结构213。
所述第一接触孔插塞245和第二接触孔插塞246用于与后续形成的金属互连结构相连接，也可用于后续形成的金属互连结构与外部或其他金属层的电连接。本实施例中，所述第一接触孔插塞245和第二接触孔插塞246的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
结合参考图15、图16、图20和图21，相应的，本发明还提供一种半导体结构，包括：
基底200(如图5所示)，包括衬底250以及凸出于所述衬底250的鳍部，所述基底200包括第一区域Ⅰ和第二区域Ⅱ，所述鳍部包括位于所述第一区域Ⅰ和第二区域Ⅱ交界处的第一鳍部261(如图21所示)，以及位于所述第二区域Ⅱ的第二鳍部262(如图21所示)，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部262的宽度尺寸值大于所述第一鳍部261的宽度尺寸值；其中，位于所述第一区域Ⅰ的第一鳍部261为第一鳍部第一部分272，位于所述第二区域Ⅱ的第一鳍部261为第一鳍部第二部分282；阱区212，位于所述第一区域Ⅰ的基底200内，所述阱区212内具有第一掺杂离子；漂移区211，位于所述第二区域Ⅱ的基底200内，所述漂移区211内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；栅极结构213，位于所述第一区域Ⅰ和第二区域Ⅱ的交界处，覆盖所述第一鳍部261的部分顶部表面，以及所述第一鳍部第二部分282的部分侧壁表面；源极，位于所述栅极结构213一侧的第一鳍部第一部分272内，且所述源极位于所述阱区212内，所述源极内具有第三掺杂离子；漏极，位于所述栅极结构213另一侧的第二鳍部262内，且所述漏极位于所述漂移区211内，所述漏极内具有第三掺杂离子。
本实施例中，所述衬底250为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述鳍部的材料与所述衬底250的材料相同。本实施例中，所述鳍部的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域。相应的，所述阱区212和漂移区211相接触，所述第一鳍部261覆盖所述第一区域Ⅰ和第二区域Ⅱ交界处的部分阱区212(如图21所示)和部分漂移区211(如图21所示)。
本实施例中，所述半导体结构为N型半导体结构，所述第一掺杂离子的类型为P型，所述第二掺杂离子的类型为N型。在另一实施例中，例如所述半导体结构为P型半导体结构时，所述第一掺杂离子的类型为N型，所述第二掺杂离子的类型为P型。
本实施例中，所述第一鳍部261沿X方向(如图20所示)延伸，所述第二鳍部262沿X方向延伸。所述第一鳍部261和第二鳍部262的数量均为多根且数量相等。其中，与所述鳍部延伸方向相垂直的方向为Y方向(如图20所示)，所述多根第一鳍部261和多根第二鳍部262均沿Y方向排列；且所述第二鳍部262沿Y方向的宽度尺寸值大于所述第一鳍部261沿Y方向的宽度尺寸值。
本实施例中，所述栅极结构213为金属栅极结构。
需要说明的是，本实施例中，所述半导体结构还包括位于相邻所述鳍部之间衬底250上的隔离结构354(如图21所示)；位于所述隔离结构354和第一鳍部261(如图21所示)之间的第一反应层351(如图15所示)；位于所述隔离结构354和第二鳍部262(如图21所示)之间的第二反应层352(如图16所示)。
所述隔离结构354作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构354的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，所述栅极结构213还位于与所述第一鳍部第二部分282一侧的隔离结构354的部分表面。
本实施例中，所述半导体结构还包括位于所述隔离结构354和鳍部之间的衬垫氧化层251(如图15所示)，所述衬垫氧化层251还位于所述隔离结构354和衬底250之间。所述衬垫氧化层251用于在形成所述鳍部后修复所述鳍部。本实施例中，所述衬垫氧化层251的材料为氧化硅。
本实施例中，所述第一反应层351包括：在所述隔离结构354的形成过程中，所述第一鳍部261的侧壁被部分氧化后转化而成的氧化层；位于所述第一鳍部261侧壁上的衬垫氧化层251(如图10所示)；位于所述隔离结构354和所述衬垫氧化层251之间的牺牲层253(如图10所示)。
在所述隔离结构354的形成过程中，通过对所述第一鳍部261侧壁进行氧化，使所述第一鳍部261沿Y方向的宽度尺寸减小。
所述牺牲层253用于在所述隔离结构354的形成过程中，降低形成所述隔离结构354的工艺对所述第一鳍部261的氧化程度，避免所述第一鳍部261被过度氧化，从而避免所述第一鳍部261沿Y方向的宽度尺寸过小的问题。本实施例中，所述牺牲层253的材料为氧化硅。
相应的，所述第一反应层351的材料为氧化硅。所述第一反应层351的材料为可用于所述隔离结构354的材料，因此，可以避免对所述隔离结构354的形成质量造成不良影响，具有良好的工艺兼容性。
需要说明的是，为了降低形成所述牺牲层253的工艺难度、节约光罩，所述牺牲层253还位于所述第二反应层352(如图16所示)和第二区域Ⅱ的隔离结构354之间。
还需要说明的是，所述牺牲层253的厚度不宜过小，也不宜过大。如果所述牺牲层253的厚度过小，容易导致形成所述隔离结构354的工艺对所述第一鳍部261的氧化程度过高，从而导致所述第一鳍部261侧壁被过度氧化，进而导致所述第一鳍部261沿Y方向的宽度尺寸过小；由于相邻所述第一鳍部261之间的间距有限，如果所述牺牲层253的厚度过大，容易导致在相邻所述第一鳍部261之间衬底250上形成所述隔离结构354的工艺窗口过小。为此，本实施例中，所述牺牲层253的厚度为
至
还需要说明的是，在所述牺牲层253和衬垫氧化层251的厚度控制在合理范围的基础上，所述第一反应层351的厚度不宜过小，也不宜过大。如果所述第一反应层351的厚度过小，即所述第一鳍部261的侧壁被部分氧化后转化而成的氧化层的厚度过小，也就是说，形成所述隔离结构354的工艺对所述第一鳍部261侧壁的氧化程度过低，容易导致所述第一鳍部261沿Y方向的宽度尺寸减小程度过低；如果所述第一反应层351的厚度过过大，容易导致所述第一鳍部261沿Y方向的宽度尺寸过小，从而容易对半导体器件的电学性能造成不良影响。为此，本实施例中，所述第一反应层351的厚度为
至
本实施例中，所述第二反应层352为：在所述隔离结构354的形成工艺中，用于保护所述第二鳍部262侧壁的保护层252(如图9所示)经所述工艺的影响，氧化而成的氧化层。本实施例中，所述第二反应层352的材料为氮氧化硅，所述第二反应层352还位于所述第二区域Ⅱ衬底250和牺牲层253之间。
需要说明的是，所述第二反应层352的厚度不宜过小，也不宜过大。如果所述第二反应层352的厚度过小，即用于保护所述第二鳍部262侧壁的保护层252的厚度过小，在所述隔离结构354的形成过程中，所述保护层252对所述第二鳍部262的保护效果不够明显，或难以起到保护所述第二鳍部262的作用，从而容易导致所述第二鳍部262被氧化；由于相邻所述第二鳍部262之间的间距有限，如果所述第二反应层352的厚度过大，容易导致在相邻所述第二鳍部262之间衬底250上形成所述隔离结构354的工艺窗口过小。为此，本实施例中，所述第二反应层352的厚度为
至
本实施例中，所述半导体结构还包括：位于所述栅极结构213一侧第一鳍部第一部分272内的第一区域应力层221(如图21所示)，所述源极位于所述第一区域应力层221内；位于所述栅极结构213另一侧第二鳍部262内的第二区域应力层222(如图21所示)，所述漏极位于所述第二区域应力层222内。
本实施例中，所述半导体结构为N型半导体结构，所述第三掺杂离子的类型为N型。在另一实施例中，例如所述半导体结构为P型半导体结构时，所述第三掺杂离子的类型为P型。
本实施例中，所述半导体结构还包括：覆盖所述栅极结构213、源极和漏极的介质层230(如图21所示)；位于所述介质层230内的第一接触孔插塞245(如图21所示)和第二接触孔插塞246(如图21所示)，所述第一接触孔插塞245与所述源极相接触，所述第二接触孔插塞246与所述漏极相接触。
所述第一接触孔插塞245和第二接触孔插塞246用于与后续形成的金属互连结构相连接，也可用于后续形成的金属互连结构与外部或其他金属层的电连接。本实施例中，所述第一接触孔插塞245和第二接触孔插塞246的材料为钨。在其他实施例中，所述第一接触孔插塞和第二接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域和第二区域；
在所述第一区域的基底中形成阱区，所述阱区内具有第一掺杂离子；
在所述第二区域的基底中形成漂移区，所述漂移区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；
图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部的延伸方向平行于所述第一区域和所述第二区域的排布方向，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部的宽度尺寸值大于所述第一鳍部的宽度尺寸值；其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分；
形成位于所述第一区域和第二区域交界处的栅极结构，所述栅极结构覆盖所述第一鳍部的部分顶部表面，以及所述第一鳍部第二部分的部分侧壁表面；
在所述栅极结构一侧的第一鳍部第一部分内形成源极，在所述栅极结构另一侧的第二鳍部内形成漏极，所述源极和漏极内具有第三掺杂离子，且所述第三掺杂离子与所述第二掺杂离子类型相同。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述基底，形成衬底以及凸出于所述衬底的鳍部的步骤包括：刻蚀所述基底，形成衬底以及凸出于所述衬底的初始鳍部，所述初始鳍部包括位于所述第一区域和第二区域交界处的第一初始鳍部，以及位于所述第二区域的第二初始鳍部；
在所述第二初始鳍部的侧壁上形成保护层；
形成所述保护层后，在所述初始鳍部之间的衬底上形成隔离结构；
形成所述隔离结构的过程对所述初始鳍部进行氧化处理；氧化后的第一初始鳍部为第一鳍部；覆盖有所述保护层的第二初始鳍部为第二鳍部。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氮化硅、氮氧化硅、富硅氧化硅或无定形硅。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为
至
5.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第二初始鳍部的侧壁上形成保护层后，在所述衬底上形成隔离结构之前，所述形成方法还包括：在所述第一初始鳍部的侧壁上形成牺牲层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护层还覆盖于所述第二初始鳍部的顶部表面；
在所述衬底上形成隔离结构之前，形成所述牺牲层的步骤中，所述牺牲层覆盖所述第一区域衬底和第一初始鳍部，以及第二区域衬底和保护层。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为氧化硅、富硅氧化硅或无定型硅。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为
至
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域和第二区域为相邻区域；所述阱区和漂移区相接触，所述第一鳍部覆盖第一区域和第二区域交界处的部分阱区和部分漂移区。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底用于形成N型半导体结构，所述第一掺杂离子的类型为P型，所述第二掺杂离子和第三掺杂离子的类型为N型；
或者，所述基底用于形成P型半导体结构，所述第一掺杂离子的类型为N型，所述第二掺杂离子和第三掺杂离子的类型为P型。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构为伪栅结构。
12.一种半导体结构，其特征在于，包括：
基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括第一区域和第二区域，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部，以及位于所述第二区域的第二鳍部，所述鳍部的延伸方向平行于所述第一区域和所述第二区域的排布方向，在与所述鳍部延伸方向相垂直的方向上，所述第二鳍部的宽度尺寸值大于所述第一鳍部的宽度尺寸值；其中，位于所述第一区域的第一鳍部为第一鳍部第一部分，位于所述第二区域的第一鳍部为第一鳍部第二部分；
阱区，位于所述第一区域的基底内，所述阱区内具有第一掺杂离子；
漂移区，位于所述第二区域的基底内，所述漂移区内具有第二掺杂离子，且所述第二掺杂离子类型与所述第一掺杂离子类型不同；
栅极结构，位于所述第一区域和第二区域的交界处，且覆盖所述第一鳍部的部分顶部表面，以及所述第一鳍部第二部分的部分侧壁表面；
源极，位于所述栅极结构一侧的第一鳍部第一部分内，且所述源极位于所述阱区内，所述源极内具有第三掺杂离子；
漏极，位于所述栅极结构另一侧的第二鳍部内，且所述漏极位于所述漂移区内，所述漏极内具有第三掺杂离子。
13.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述鳍部之间衬底上的隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；
位于所述隔离结构和第一鳍部之间的第一反应层；
位于所述隔离结构和第二鳍部之间的第二反应层。
14.如权利要求13所述的半导体结构，其特征在于，所述第一反应层的材料为氧化硅。
15.如权利要求13所述的半导体结构，其特征在于，所述第一反应层的厚度为
至
16.如权利要求13所述的半导体结构，其特征在于，所述第二反应层的材料为氮氧化硅。
17.如权利要求13所述的半导体结构，其特征在于，所述第二反应层的厚度为
至
18.如权利要求12所述的半导体结构，其特征在于，所述第一区域和第二区域为相邻区域；所述阱区和漂移区相接触，所述第一鳍部覆盖第一区域和第二区域交界处的部分阱区和部分漂移区。
19.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为N型半导体结构，所述第一掺杂离子的类型为P型，所述第二掺杂离子和第三掺杂离子的类型为N型；
或者，所述半导体结构为P型半导体结构，所述第一掺杂离子的类型为N型，所述第二掺杂离子和第三掺杂离子的类型为P型。
20.如权利要求12所述的半导体结构，其特征在于，所述栅极结构为金属栅极结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610664667.0A CN107731807B (zh) | 2016-08-12 | 2016-08-12 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610664667.0A CN107731807B (zh) | 2016-08-12 | 2016-08-12 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107731807A CN107731807A (zh) | 2018-02-23 |
| CN107731807B true CN107731807B (zh) | 2021-02-02 |
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ID=61201040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610664667.0A Active CN107731807B (zh) | 2016-08-12 | 2016-08-12 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107731807B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110581174B (zh) * | 2018-06-08 | 2023-05-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110858545B (zh) * | 2018-08-24 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111200016B (zh) * | 2018-11-16 | 2023-07-28 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103378002A (zh) * | 2012-04-24 | 2013-10-30 | 格罗方德半导体公司 | 具有突出源极和漏极区的集成电路及形成集成电路的方法 |
| CN104584216A (zh) * | 2012-09-28 | 2015-04-29 | 英特尔公司 | 用于静电放电（esd）保护的延伸漏极非平面mosfet |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8664720B2 (en) * | 2010-08-25 | 2014-03-04 | Infineon Technologies Ag | High voltage semiconductor devices |
-
2016
- 2016-08-12 CN CN201610664667.0A patent/CN107731807B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103378002A (zh) * | 2012-04-24 | 2013-10-30 | 格罗方德半导体公司 | 具有突出源极和漏极区的集成电路及形成集成电路的方法 |
| CN104584216A (zh) * | 2012-09-28 | 2015-04-29 | 英特尔公司 | 用于静电放电（esd）保护的延伸漏极非平面mosfet |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107731807A (zh) | 2018-02-23 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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