KR101782218B1 - 반도체 디바이스 구조물 및 반도체 디바이스 구조물의 형성 방법 - Google Patents

반도체 디바이스 구조물 및 반도체 디바이스 구조물의 형성 방법 Download PDF

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Abstract

반도체 디바이스 구조물 및 반도체 디바이스 구조물의 형성 방법이 제공된다. 반도체 디바이스 구조물이 반도체 기판 위의 게이트 스택 및 게이트 스택 위의 보호 요소를 포함한다. 보호 요소의 상단이 보호 요소의 하단보다 넓다. 반도체 디바이스 구조물이 또한 보호 요소의 측부 표면 및 게이트 스택의 측벽 위에서 스페이서 요소를 포함한다. 반도체 디바이스 구조물이 반도체 기판 위의 전도성 피쳐에 전기적으로 연결되는 전도성 콘택을 더 포함한다.

Description

반도체 디바이스 구조물 및 반도체 디바이스 구조물의 형성 방법{STRUCTURE AND FORMATION METHOD OF SEMICONDUCTOR DEVICE STRUCTURE}
<우선권 주장 및 교차-참조>
본원은 2015년 6월 18일자로 출원된 "Structure and formation method of semiconductor device structure"라는 명칭의 계류 중인 미국 특허출원 제14/743,768호의 부분-계속 출원이다. 본원은 2015년 6월 15일자로 출원된 미국 가출원 제62/175,816호의 이익 향유를 또한 주장하고, 그 가출원의 전체 내용이 본원에서 참조로서 포함된다.
<배경 기술>
반도체 집적 회로(IC) 산업이 급속한 성장을 경험하고 있다. IC 재료 및 디자인에서의 기술적 진보가 IC의 세대들(generations)을 만들었다. 각각의 세대가 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다.
IC 혁신의 과정 중에, 기능적 밀도(즉, 칩 면적당 상호 연결된 디바이스의 수)가 대체로 증대되는 한편, 기하형태적 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 가장 작은 구성요소(또는 라인))가 감소되었다. 이러한 축소(scaling down) 프로세스는 일반적으로, 생산 효율을 높이고 연관된 비용을 절감하는 것에 의해서, 장점을 제공한다.
그러나, 이러한 진보는 프로세싱 및 IC 제조의 복잡성을 증가시켰다. 피쳐(feature) 크기가 계속적으로 감소하기 때문에, 제조 프로세스의 실시가 지속적으로 더 어려워지고 있다. 그에 따라, 해결 과제는, 점점 더 작아지는 크기에서 신뢰 가능한 반도체 디바이스를 형성하는 것이다.
첨부 도면과 함께 고려할 때, 이하의 구체적인 설명으로부터 본 개시 내용의 양태가 가장 잘 이해될 수 있을 것이다. 산업계에서의 표준 실무에 따라서, 여러 가지 피쳐가 실척(scale)으로 도시되지 않았다는 것을 주목하여야 할 것이다. 사실상, 명료한 설명을 위해서, 여러 가지 특징부가 임의적으로 확대 또는 축소되어 있을 수 있을 것이다.
도 1a 내지 도 1i는, 일부 실시예에 따른, 반도체 디바이스 구조물을 형성하기 위한 프로세스의 여러 스테이지의 횡단면도이다.
도 2는, 일부 실시예에 따른, 반도체 디바이스 구조물의 횡단면도이다.
도 3a는, 일부 실시예에 따른, 반도체 디바이스 구조물의 횡단면도이다.
도 3b는, 일부 실시예에 따른, 반도체 디바이스 구조물의 횡단면도이다.
도 3c는, 일부 실시예에 따른, 반도체 디바이스 구조물의 횡단면도이다.
도 3d는, 일부 실시예에 따른, 반도체 디바이스 구조물의 횡단면도이다.
이하의 개시 내용은, 제공된 청구 대상의 상이한 특징들을 실시하기 위한, 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시 내용을 단순화하기 위해서, 구성요소 및 배열에 관한 구체적인 예가 이하에서 설명된다. 물론, 그러한 구체적인 예는 단지 예시적인 것이고 제한적인 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것이, 제1 및 제2 특징부들이 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 부가적인 특징부들이 제1 및 제2 특징부들 사이에 형성되어 제1 및 제2 특징부들이 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있을 것이다. 또한, 본원 개시 내용은 여러 가지 예에서 참조 번호 및/또는 문자를 반복할 수 있을 것이다. 이러한 반복이 단순함 및 명료함을 위한 것이고 그리고 그것 자체가 개시된 여러 가지 실시예들 및/또는 구성들 사이의 관계를 구술하는 것은 아니다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 용이성을 위해서, "아래쪽", "아래", "하부, "위", "상부" 등과 같은 공간적으로 상대적인 용어가 본원에서 사용되어 있을 수 있을 것이다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 동작 중에 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치가 달리(90도 회전된 또는 다른 배향으로) 배향될 수 있을 것이고 그리고 본원에서 사용된 공간적으로 상대적인 설명이 그에 따라 유사하게 해석될 수 있을 것이다.
개시 내용의 일부 실시예가 설명된다. 도 1a 내지 도 1i는, 일부 실시예에 따른, 반도체 디바이스 구조물을 형성하기 위한 프로세스의 여러 스테이지의 횡단면도이다. 부가적인 동작들이, 도 1a 내지 도 1i에서 설명된 스테이지 이전에, 도중에, 및/또는 이후에 제공될 수 있다. 설명되는 스테이지의 일부가 상이한 실시예를 위해서 대체되거나 제거될 수 있다. 부가적인 피쳐가 반도체 디바이스 구조물로 부가될 수 있다. 이하에서 설명되는 피쳐의 일부가 상이한 실시예를 위해서 대체되거나 제거될 수 있다.
도 1a에 도시된 바와 같이, 반도체 기판(100)이 제공된다. 일부 실시예에서, 반도체 기판(100)이, 반도체 웨이퍼와 같은, 벌크(bulk) 반도체 기판이다. 예를 들어, 반도체 기판(100)이 실리콘 웨이퍼이다. 반도체 기판(100)이 실리콘, 또는 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수 있을 것이다. 일부 다른 실시예에서, 반도체 기판(100)이 화합물 반도체를 포함한다. 화합물 반도체가 갈륨 비화물(gallium arsenide), 실리콘 탄화물, 인듐 비화물, 인듐 인화물, 다른 적합한 화합물 반도체, 또는 그 조합을 포함할 수 있을 것이다.
일부 실시예에서, 반도체 기판(100)이 절연체 상의 반도체(semiconductor-on-insulator)(SOI) 기판을 포함한다. SOI 기판이, 산소 주입(SIMOX) 프로세스, 웨이퍼 본딩 프로세스, 다른 적용 가능 방법, 또는 그 조합에 의한 분리를 이용하여 제조될 수 있을 것이다.
일부 실시예에서, 하나의 또는 복수의 핀(fin) 구조물이 형성된다. 도 1a에 도시된 바와 같이, 핀 구조물(핀 구조물(101)) 중 하나가 도시되어 있다. 일부 실시예에서, 복수의 오목부(recess)(또는 트렌치)(미도시)가 반도체 기판(100) 내에 형성된다. 결과적으로, 핀 구조물(101)을 포함하는 복수의 핀 구조물이 오목부들 사이에 형성된다. 일부 실시예에서, 하나 이상의 포토리소그래피 프로세스 및 식각 프로세스를 이용하여 오목부를 형성한다.
도 1a에 도시된 바와 같이, 일부 실시예에 따라서, 격리 피쳐(isolation feature)(미도시)가 오목부 내에 형성되어, 핀 구조물(101)의 하부 부분을 둘러싼다. 격리 피쳐를 이용하여, 반도체 기판(100) 내에 및/또는 그 위에 형성되는 여러 가지 디바이스 요소들을 형성하고 전기적으로 격리시킨다. 일부 실시예에서, 격리 피쳐가 쉘로우 트렌치 아이솔레이션(shallow trench isolation)(STI) 피쳐, 실리콘의 부분 산화(local oxidation of silicon)(LOCOS) 피쳐, 다른 적합한 격리 피쳐, 또는 그 조합을 포함한다.
일부 실시예에서, 격리 피쳐의 각각이 다층 구조물을 갖는다. 일부 실시예에서, 격리 피쳐가 유전체 재료로 제조된다. 유전체 재료가 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 저-K 유전체 재료, 다른 적합한 재료, 또는 그 조합을 포함할 수 있을 것이다. 일부 실시예에서, STI 라이너(미도시)가 형성되어, 반도체 기판(100)과 격리 피쳐 사이의 계면에서의 결정 결함을 감소시킨다. 유사하게, STI 라이너를 또한 이용하여, 핀 구조물과 격리 피쳐 사이의 계면에서의 결정 결함을 감소시킬 수 있을 것이다.
일부 실시예에서, 유전체 재료 층이 반도체 기판(100) 위에 퇴적된다(deposited). 유전체 재료 층이 핀 구조물(101)을 포함하는 핀 구조물을 덮고 핀 구조물들 사이의 오목부를 충전한다. 일부 실시예에서, 유전체 재료 층이 화학기상증착(CVD) 프로세스, 스핀-온 프로세스, 다른 적용 가능한 프로세스, 또는 그 조합을 이용하여 퇴적된다. 일부 실시예에서, 평탄화 프로세스를 실시하여, 핀 구조물(101)이 노출될 때까지 유전체 재료 층을 얇게 만든다. 평탄화 프로세스가 화학적 기계적 폴리싱(CMP) 프로세스, 연마 프로세스, 식각 프로세스, 다른 적용 가능 프로세스, 또는 그 조합을 포함할 수 있을 것이다. 그 후에, 유전체 재료 층이 핀 구조물(101)의 상단 아래로 에치 백(etch back)된다. 결과적으로, 격리 피쳐가 형성된다. 일부 실시예에 따라서, 핀 구조물(101)을 포함하는 핀 구조물들이 격리 피쳐로부터 돌출한다.
도 1a에 도시된 바와 같이, 일부 실시예에 따라서, 게이트 유전체 층(104)이 격리 피쳐 및 핀 구조물(101) 위에 퇴적된다. 일부 실시예에서, 게이트 유전체 층(104)이 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(고-K)의 유전체 재료, 다른 적합한 유전체 재료, 또는 그 조합으로 제조된다. 고-K 유전체 재료의 예에는, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 다른 적합한 고-K 재료, 또는 그 조합이 포함된다. 일부 실시예에서, 게이트 유전체 층(104)이, 후속하여 제거되는 더미(dummy) 게이트 유전체 층이다. 일부 다른 실시예에서, 게이트 유전체 층(104)이 형성되지 않는다.
일부 실시예에서, 게이트 유전체 층(104)이, 화학기상증착(CVD) 프로세스, 원자 층 증착(ALD) 프로세스, 열적 산화 프로세스, 물리기상증착(PVD) 프로세스, 다른 적용 가능한 프로세스, 또는 그 조합을 이용하여 퇴적된다.
그 후에, 일부 실시예에 따라서, 도 1a에 도시된 바와 같이, 게이트 전극(106)이 게이트 유전체 층(104) 위에 형성되어 핀 구조물(101)의 일부를 덮는다. 일부 실시예에서, 게이트 전극(106)이, 금속 게이트 전극으로 대체될 더미 게이트 전극이다. 일부 실시예에서, 게이트 전극(106)이 폴리실리콘으로 제조된다. 일부 실시예에서, 게이트 전극(106) 아래의 핀 구조물(101)의 일부가 채널 영역으로서의 역할을 한다.
일부 실시예에서, 게이트 전극 층이 CVD 프로세스 또는 다른 적용 가능 프로세스를 이용하여 게이트 유전체 층(104) 위에 퇴적된다. 일부 실시예에서, 게이트 전극 층이 폴리실리콘으로 제조된다. 그 후에, 일부 실시예에 따라서, 패터닝된 하드 마스크 층(미도시)이 게이트 전극 층 위에 형성된다. 패터닝된 하드 마스크 층을 이용하여, 게이트 전극 층을, 도 1a에 도시된 게이트 전극(106)을 포함하는 하나 이상의 게이트 전극으로 패터닝할 수 있을 것이다. 일부 실시예에서, 게이트 유전체 층(104)이 또한, 도 1a에 도시된 바와 같이 패터닝된다. 게이트 전극(106) 및 게이트 유전체 층(104)이 함께 게이트 스택(gate stack)(109)을 형성할 수 있을 것이다. 일부 실시예에서, 게이트 스택(109)이 더미 게이트 스택이고, 금속 게이트 스택으로 대체될 것이다. 일부 실시예에서, 게이트 스택(109)이 핀 구조물(101)의 측부 표면 및 상단 표면을 둘러싸고 또한 반도체 기판(100) 위에서 연장한다.
일부 실시예에서, 패터닝된 하드 마스크 층이 제1 하드 마스크 층 및 제2 하드 마스크 층을 포함한다. 제1 하드 마스크 층이 게이트 전극 층과 제2 하드 마스크 층 사이에 있게 된다. 일부 실시예에서, 제1 하드 마스크 층이 실리콘 질화물로 제조된다. 일부 실시예에서, 제2 하드 마스크 층이 실리콘 산화물로 제조된다. 일부 실시예에서, 제2 하드 마스크 층이 제1 마스크 층보다 더 두껍다.
일부 실시예에서, 밀봉 요소(미도시)가 게이트 스택(109)의 측벽 위에 형성된다. 밀봉 요소가, 약간-도핑된(lightly-doped) 소스/드레인(LDS/D) 영역을 형성하기 위한 후속 프로세스에서, 게이트 스택(109)을 보호하기 위해서 그리고 지원하기 위해서 이용될 수 있을 것이다. 일부 실시예에서, 이온 주입 프로세스를 이용하여 LDS/D 영역을 형성한다. 일부 다른 실시예에서, 밀봉 요소가 형성되지 않는다. 일부 다른 실시예에서, LDS/D 영역이 형성되지 않는다.
그 후에, 일부 실시예에 따른 도 1a에 도시된 바와 같이, 스페이서(spacer) 요소(108)가 게이트 스택(109)의 측벽 위에 형성된다. 스페이서 요소(108)를 이용하여, 소스/드레인 피쳐를 형성하기 위한 후속 프로세스에서, 게이트 스택(109)을 보호할 수 있고 지원할 수 있을 것이다. 일부 실시예에서, 스페이서 요소(108)가 유전체 재료로 제조된다. 유전체 재료가 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 다른 적합한 재료, 또는 그 조합을 포함할 수 있을 것이다.
일부 실시예에서, 유전체 재료 층이 반도체 기판(100) 및 게이트 스택(109) 위에 퇴적된다. 유전체 재료 층이 CVD 프로세스, ALD 프로세스, 스핀-온 프로세스, 다른 적용 가능한 프로세스, 또는 그 조합을 이용하여 퇴적될 수 있을 것이다. 그 후에, 유전체 재료 층이, 이방성 식각 프로세스와 같은 식각 프로세스를 이용하여 부분적으로 제거된다. 결과적으로, 게이트 스택(109)의 측벽 위의 유전체 재료 층의 남은 부분이 스페이서 요소(108)를 형성한다.
도 1a에 도시된 바와 같이, 일부 실시예에 따라서, 소스/드레인 피쳐(112)가 핀 구조물(101)의 일부 위에 형성된다. 일부 실시예에서, 핀 구조물(101)이 부분적으로 제거되어 스페이서 요소(108)에 근접한 오목부를 형성한다. 그 후에, 일부 실시예에 따른 도 1a에 도시된 바와 같이, 소스/드레인 피쳐(122)를 형성하기 위한 에피택셜 성장 프로세스가 실시된다. 일부 실시예에서, 소스/드레인 피쳐(112)가 또한 응력 부여부(stressor)로서 이용되고, 그러한 응력 부여부는 소스/드레인 피쳐들(112) 사이의 채널 영역 상에 변형 또는 응력을 인가할 수 있다. 그에 따라, 캐리어 이동도(carrier mobility)가 개선될 수 있을 것이다.
도 1a에 도시된 바와 같이, 일부 실시예에 따라서, 유전체 층(114)이 게이트 스택(109)을 둘러싸도록 형성된다. 일부 실시예에서, 유전체 재료 층이 퇴적되어 소스/드레인 피쳐(112), 스페이서 요소(108), 및 게이트 스택(109)을 덮는다. 그 후에, 평탄화 프로세스를 이용하여, 게이트 전극(106)이 노출될 때까지, 유전체 재료 층을 부분적으로 제거한다. 결과적으로, 유전체 층(114)이 형성된다.
일부 실시예에서, 유전체 재료 층이 실리콘 산화물, 실리콘 산질화물, 붕규산염 유리(BSG), 인산 실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오르화 실리케이트 유리(FSG), 저-k 재료, 다공성 유전체 재료, 다른 적합한 재료, 또는 그 조합으로 제조된다. 일부 실시예에서, 유전체 재료 층이 CVD 프로세스, ALD 프로세스, 스핀-온 프로세스, 다른 적용 가능한 프로세스, 또는 그 조합을 이용하여 퇴적된다. 일부 실시예에서, 평탄화 프로세스가 CMP 프로세스, 연마 프로세스, 식각 프로세스, 다른 적용 가능 프로세스, 또는 그 조합을 포함한다.
일부 실시예에서, 복수의 식각 동작을 실시하여 게이트 전극(106)을 제거한다. 일부 실시예에서, 이러한 식각 동작이 동일한 프로세스 챔버 내에서 실시된다.
도 1b에 도시된 바와 같이, 일부 실시예에 따라서, 게이트 전극(106)이 제거되어 스페이서 요소들(108) 사이에 오목부(116)를 형성한다. 그 후에, 일부 실시예에 따라서, 게이트 유전체 층(104)이 제거된다. 일부 실시예에서, 오목부(116)가 핀 구조물(101)을 노출시킨다. 하나 이상의 식각 프로세스를 이용하여 오목부(116)를 형성할 수 있을 것이다.
도 1c에 도시된 바와 같이, 일부 실시예에 따라서, 스페이서 요소(108)가 부분적으로 제거되어 오목부(116)의 폭을 확대한다. 일부 실시예에서, 오목부(116)의 상부 부분이 오목부(116)의 상단으로부터 반도체 기판(100)을 향하는 방향을 따라서 점진적으로 폭이 좁아진다. 일부 실시예에서, 이방성 식각 프로세스와 같은 식각 프로세스를 이용하여 스페이서 요소(108)를 부분적으로 제거한다. 식각 프로세스의 조건을 미세 조율하여(fine-tuned), 스페이서 요소(108)의 상부 부분을 측방향으로 식각한다. 일부 실시예에서, 가스 혼합물이 식각 프로세스를 실시하기 위한 반응 가스로서 이용된다. 가스 혼합물이 CF4, 02, CHF3, N2, Ar, NF3, He, HBr, Cl2, SF6, CH4, 다른 적합한 가스, 또는 그 조합을 포함할 수 있을 것이다. 식각 동작 중에, 가스 혼합물의 조성이 요구 조건에 따라서 달라질 수 있을 것이다.
일부 실시예에서, 식각 동작 중의 압력이 약 1 mtorr 내지 약 80 mtorr의 범위 내에서 유지된다. 일부 실시예에서, 식각 동작을 실시하기 위해서 이용되는 동작 전력이 약 100 W 내지 약 1500 W의 범위이다. 일부 실시예에서, 식각 동작을 실시하기 위한 동작 온도가 약 10 ℃ 내지 약 80 ℃의 범위이다. 일부 실시예에서, 식각 동작이 실시되는 동작 시간이 약 5초 내지 약 600초 범위이다.
도 1d에 도시된 바와 같이, 일부 실시예에 따라서, 게이트 유전체 층(118), 일 함수 층(work function layer)(120), 및 전도성 충전 층(122)을 포함하는 금속 게이트 스택 층이 퇴적되어 오목부(116)를 충전한다. 금속 게이트 스택 층이 하나 이상의 다른 층을 포함할 수 있을 것이다. 예를 들어, 배리어 층이 게이트 유전체 층(118)과 일 함수 층(120) 사이에 형성된다. 블록킹(blocking) 층이 일 함수 층(120)과 전도성 충전 층(122) 사이에 형성될 수 있을 것이다. 일부 실시예에서, 금속 게이트 스택 층의 충전은, 전술한 식각 프로세스 후에 오목부(116)가 넓어지기 때문에 더욱 용이해진다.
일부 실시예에서, 게이트 유전체 층(118)이 큰 유전 상수(고-K)의 유전체 재료로 제조된다. 게이트 유전체 층(118)이 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 다른 적합한 고-K 재료, 또는 그 조합으로 제조될 수 있을 것이다.
트랜지스터에 대한 희망하는 일 함수를 제공하여 개선된 문턱값 전압(threshold voltage)과 같은 디바이스 성능을 향상시키기 위해서, 일 함수 층(120)이 이용된다. 일부 실시예에서, 일 함수 층(120)은, 약 4.5 eV 이하와 같은, 디바이스에 적합한 일 함수 값을 제공할 수 있는 n-타입 금속 층이다. 일부 실시예에서, 일 함수 층(120)은, 약 4.8 eV 이상과 같은, 디바이스에 적합한 일 함수 값을 제공할 수 있는 p-타입 금속 층이다.
n-타입 금속 층이 금속, 금속 탄화물, 금속 질화물, 또는 그 조합을 포함할 수 있을 것이다. 예를 들어, n-타입 금속 층이 티타늄 질화물, 탄탈, 탄탈 질화물, 다른 적합한 재료, 또는 그 조합을 포함한다. p-타입 금속 층이 금속, 금속 탄화물, 금속 질화물, 다른 적합한 재료, 또는 그 조합을 포함할 수 있을 것이다. 예를 들어, p-타입 금속이 탄탈 질화물, 텅스텐 질화물, 티타늄, 티타늄 질화물, 다른 적합한 재료, 또는 그 조합을 포함한다.
일 함수 층(120)이 또한 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 금속 탄화물(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티탄 탄화물, 알루미늄 탄화물), 알루미나이드, 루테늄, 팔라듐, 백금, 코발트, 니켈, 전도성 금속 산화물, 또는 그 조합으로 제조될 수 있을 것이다. 일 함수 층(120)의 두께 및/또는 조성을 미세 조율하여 일 함수 준위(level)를 조정할 수 있을 것이다. 예를 들어, 티타늄 질화물 층의 두께 및/또는 조성에 따라서, 티타늄 질화물 층이 p-타입 금속 층 또는 n-타입 금속 층으로서 이용될 수 있을 것이다.
일부 실시예에서, 전도성 충전 층(122)이 금속 재료로 제조된다. 금속 재료가 텅스텐, 알루미늄, 구리, 다른 적합한 재료, 또는 그 조합을 포함할 수 있을 것이다. 금속 게이트 스택 층의 형성이 다중 퇴적 프로세스를 포함할 수 있을 것이다. 퇴적 프로세스가 CVD 프로세스, ALD 프로세스, PVD 프로세스, 전기도금 프로세스, 무전해 도금 프로세스, 스핀-온 프로세스, 다른 적합한 프로세스, 또는 그 조합을 포함할 수 있을 것이다.
도 1e에 도시된 바와 같이, 일부 실시예에 따라서, 평탄화 프로세스를 실시하여, 스페이서 요소들(106) 사이의 오목부(116) 외부의 금속 게이트 스택 층의 부분을 제거한다. 결과적으로, 금속 게이트 스택(123)이 형성된다. 금속 게이트 스택(123)이 게이트 유전체 층(118), 일 함수 층(120), 및 전도성 충전 층(122)의 일부인 전도성 전극(122')을 포함한다.
도 1f에 도시된 바와 같이, 일부 실시예에 따라서, 금속 게이트 스택(123)이 부분적으로 제거되어 오목부(124)를 형성한다. 일부 실시예에서, 오목부(124)가 에치 백 프로세스를 이용하여 형성된다. 일부 실시예에서, 금속 게이트 스택(123)이 에치 백 프로세스 이후에 실질적으로 평면형인 상단 표면을 갖는다. 다시 말해서, 게이트 유전체 층(118), 일 함수 층(120), 및 전도성 전극(122')의 상단 표면들이 실질적으로 동일한 높이 레벨에 있게 된다. 일부 실시예에서, 금속 게이트 스택(123)이 실질적으로 평면형인 상단 표면을 가지기 때문에, 금속 게이트 스택 상의 전도성 스택의 후속 형성이 촉진된다.
일부 실시예에서, 가스 혼합물이 에치 백 프로세스를 실시하기 위한 반응 가스로서 이용된다. 가스 혼합물이 BCl3, HBr, Cl2, SF6, Ar, N2, 02, SiC14, CF4, CHF3, CH4, H2, 다른 적합한 가스, 또는 그 조합을 포함할 수 있을 것이다. 식각 동작 중에, 가스 혼합물의 조성이 요구 조건에 따라서 달라질 수 있을 것이다.
일부 실시예에서, 식각 동작 중의 압력이 약 1 mtorr 내지 약 100 mtorr의 범위 내에서 유지된다. 일부 실시예에서, 식각 동작을 실시하기 위해서 이용되는 동작 전력이 약 100 W 내지 약 1500 W의 범위이다. 일부 실시예에서, 식각 동작을 실시하기 위한 동작 온도가 약 10 ℃ 내지 약 80 ℃의 범위이다. 일부 실시예에서, 식각 동작이 실시되는 동작 시간이 약 5초 내지 약 600초 범위이다.
도 1g에 도시된 바와 같이, 보호 재료 층(125)이 유전체 층(114) 및 금속 게이트 스택(123) 위에 퇴적되어 오목부(124)를 충전한다. 일부 실시예에서, 보호 재료 층(125)이, 스페이서 요소(106)의 재료와 상이한 재료로 제조된다. 일부 실시예에서, 보호 재료 층(125)이 유전체 재료로 제조된다. 유전체 재료가 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄소 질화물, 산화물, 다른 유사한 재료, 다른 적합한 재료, 또는 그 조합을 포함할 수 있을 것이다. 일부 실시예에서, 보호 재료 층(125)이 CVD 프로세스, ALD 프로세스, 스핀-온 프로세스, 다른 적용 가능한 프로세스, 또는 그 조합을 이용하여 퇴적된다.
그 후에, 일부 실시예에 따른 도 1h에 도시된 바와 같이, 오목부(124) 외부의 보호 재료 층(125)의 일부가 제거된다. 결과적으로, 도 1h에 도시된 바와 같이, 오목부(124) 내의 보호 재료 층(125)의 남은 부분이 보호 요소(126)를 형성한다. 일부 실시예에서, 보호 재료 층(125)을 부분적으로 제거하여 보호 요소(126)를 형성하기 위해서, 평탄화 프로세스가 이용된다. 일부 실시예에서, 평탄화 프로세스가 화학적 기계적 폴리싱(CMP) 프로세스, 연마 프로세스, 식각 프로세스, 다른 적용 가능 프로세스, 또는 그 조합을 포함한다.
도 1h에 도시된 바와 같이, 보호 요소(126)가 보호 요소(126)의 하단(126b)에 근접한 제1 폭(W1) 및 보호 요소(126)의 상단(126t)에 근접한 제2 폭(W2)을 갖는다. 폭(W2)이 폭(W1)보다 넓다. 일부 실시예에서, 제1 폭(W1)이 약 20 nm 내지 약 40 nm 범위이다. 일부 실시예에서, 제2 폭(W2)이 약 25 nm 내지 약 50 nm 범위이다. 일부 실시예에서, 보호 요소(126)가 보호 요소(126)(금속 게이트 스택(123))의 상단(126t)으로부터 하단(126b)을 향하는 방향을 따라서 점진적으로 폭이 좁아진다. 일부 실시예에서, 스페이서 요소(106)가 보호 요소(126)의 하단(126b)으로부터 스페이서 요소(106) 상단(126t)을 향하는 방향을 따라서 점진적으로 폭이 좁아진다.
도 1h에 도시된 바와 같이, 보호 요소(126)가 두께(T)를 갖는다. 일부 실시예에서, 두께(T)가 약 100 Å 내지 약 500 Å의 범위이다. 일부 실시예에서, 핀 구조물(101) 및 보호 요소(126) 위의 게이트 스택(123)의 전체 높이(H)가 약 300 Å 내지 약 2000 Å의 범위이다. 일부 실시예에서, 두께(T) 대 전체 높이(H)의 비율(T/H)이 약 1/20 내지 약 3/5의 범위이다.
도 1h에 도시된 바와 같이, 보호 요소(126)의 측부 표면(126s)과, 보호 요소(126)의 하단(126b)으로부터 연장하는 가상 평면(P) 사이에 각도(θ)가 존재한다. 일부 실시예에서, 각도(θ)가 적절한 범위 내에서 주의 깊게 제어되어야 한다. 일부 실시예에서, 각도(θ)가 약 30도 내지 약 85도의 범위이다. 일부 다른 실시예에서, 각도(θ)가 약 40도 내지 약 80도의 범위이다.
도 1i에 도시된 바와 같이, 일부 실시예에 따라서, 반도체 기판(100) 위의 전도성 피쳐에 전기적으로 연결되도록 전도성 콘택(130)이 형성된다. 일부 실시예에서, 전도성 콘택(130)이 핀 구조물(101) 상에 형성된 소스/드레인 피쳐(112)에 전기적으로 연결된다. 일부 실시예에서, 전도성 콘택(130)의 형성 전에, 유전체 층(128)이 도 1h에 도시된 구조물 위에 형성된다. 그 후에, 유전 층(128)이 패터닝되어, 소스/드레인 피쳐(112)와 같은 전도성 피쳐를 노출시키는 콘택 개구부를 형성한다.
일부 실시예에서, 유전체 층(128)이 다중 유전체 층을 포함한다. 일부 실시예에서, 유전체 층(128)이, 식각 중단 층으로서 이용되는 하위층(sub-layer)을 포함한다. 일부 실시예에서, 유전체 층(128)이 실리콘 산화물, 실리콘 산질화물, 붕 규산염 유리(BSG), 인산 실리케이트 유리(PSG), 보로포스포실리케이트 유리 (BPSG), 플루오르화 실리케이트 유리(FSG), 저-k 재료, 다공성 유전체 재료, 실리콘 질화물, 다른 적합한 재료, 또는 그 조합으로 제조된다. 일부 실시예에서, 유전체 층(128)이 퇴적되고 그 후에 평탄화되어 실질적으로 평면형인 상단 표면을 형성한다. 일부 실시예에서, 유전체 층(128)이 CVD 프로세스, ALD 프로세스, 스핀-온 프로세스, 다른 적용 가능한 프로세스, 또는 그 조합을 이용하여 퇴적된다. 일부 실시예에서, 유전체 층(128)이 CMP 프로세스, 연마 프로세스, 식각 프로세스, 다른 적용 가능 프로세스, 또는 그 조합을 이용하여 평탄화된다.
그 후에, 일부 실시예에 따라서, 전도성 재료 층이 유전체 층(128) 위에 퇴적되어 콘택 개구부를 충전한다. 그 후에, 평탄화 프로세스를 이용하여, 콘택 개구부 외부의 전도성 재료 층의 부분을 제거한다. 결과적으로, 도 1i에 도시된 바와 같이, 콘택 개구부 내의 전도성 재료 층의 남은 부분이 전도성 콘택(130)을 형성한다.
일부 실시예에서, 전도성 재료 층이 텅스텐, 알루미늄, 구리, 금, 백금, 티타늄, 다른 적합한 재료, 또는 그 조합으로 제조된다. 일부 실시예에서, 전도성 재료 층이 CVD 프로세스, PVD 프로세스, 전기 도금 프로세스, 무전해 도금 프로세스, 다른 적용 가능한 프로세스, 또는 그 조합을 이용하여 퇴적된다.
스페이서 요소(106)가 부분적으로 제거되어 오목부(116)를 확대하기 때문에, 추후에 형성되는 보호 요소(126)가 또한 더 넓은 상부 부분을 갖는다. 더 넓은 상부 부분을 가지는 보호 요소(126)를 이용하여, 전도성 콘택의 형성 중에 금속 게이트 스택(123)을 보호할 수 있을 것이다. 도 1i에 도시된 바와 같이, 콘택 개구부의 형성 중에 오정렬이 발생하는 경우에도, 보호 요소(126)가 하부의 금속 게이트 스택을 손상으로부터 보호한다. 보호 요소의 프로파일로 인해서, 보호 요소(126)와 스페이서 요소(106) 사이의 계면의 상단이 금속 게이트 스택(123)의 측방향 외측에 배치된다. 그에 따라, 콘택 개구부의 형성 중에 이용되는 식각제가 계면을 통해서 침투하는 것 그리고 금속 게이트 스택(123)에 도달하는 것이 방지된다. 금속 게이트 스택(123)이 그에 따라 보호된다. 금속 게이트 스택(123)과 전도성 콘택(130) 사이의 단락이 방지된다. 그에 따라, 반도체 디바이스 구조물의 성능 및 신뢰성이 상당히 개선된다.
전술한 바와 같이, 일부 실시예에서, 측부 표면(126s)과 가상 평면(P) 사이의 각도(θ)가 적절한 범위 내에서 주의 깊게 제어되어야 한다. 일부 실시예에서, 각도(θ)가 약 30도 내지 약 85도의 범위이다. 일부 경우에, 만약 각도(θ)가 약 85도보다 크다면, 폭(W2)이 너무 좁아질 수 있을 것이고, 금속 게이트 스택(123)이 적절하게 보호되지 않게 된다. 일부 다른 경우에, 만약 각도(θ)가 약 30도보다 작으면, 폭(W2)이 너무 넓어질 수 있을 것이고, 금속 콘택(130)을 위한 랜딩(landing) 면적을 너무 많이 점유하게 될 것이다. 스페이서 요소(106)의 상부 부분이 또한 너무 얇아서 금속 게이트 스택(123)의 측벽을 적절하게 보호하지 못할 수 있을 것이다.
일부 실시예에서, 도 1i에 도시된 바와 같이, 전도성 콘택(130)이 스페이서 요소(106)와 직접적으로 접촉한다. 일부 실시예에서, 전도성 콘택이 또한 보호 요소(126)와 직접적으로 접촉한다. 그러나, 다수의 변경 및/또는 수정이 개시 내용의 실시예에 대해서 이루어질 수 있다는 것을 이해하여야 할 것이다. 도 2는, 일부 실시예에 따른, 반도체 디바이스 구조물의 횡단면도이다. 도 2에 도시된 바와 같이, 전도성 콘택(130)이 스페이서 요소(106)와 직접적으로 접촉한다. 그러나, 일부 실시예에서, 전도성 콘택(130)이 보호 요소(126)와 직접적으로 접촉하지 않는다.
전술한 바와 같이, 금속 게이트 스택(123)이 실질적으로 평면형인 상단 표면을 갖는다. 그러나, 개시 내용의 실시예가 그러한 것으로 제한되지 않는다는 것을 이해하여야 할 것이다. 다수의 변경 및/또는 수정이 개시 내용의 실시예에 대해서 이루어질 수 있다. 도 3a 내지 도 3d는, 일부 실시예에 따른, 상이한 반도체 디바이스 구조물들의 횡단면도이다.
도 3a에 도시된 바와 같이, 일부 실시예에 따라서, 전도성 전극(122')이 일 함수 층(120) 및 게이트 유전체 층(118)으로부터 돌출한다. 일부 실시예에 따라서, 에치 백 프로세스를 미세 조율함으로써, 전도성 전극(122')의 상단 표면(122t)이 일 함수 층(120) 및 게이트 유전체 층(118)의 상단 표면보다 높이 레벨이 높아진다. 예를 들어, 전도성 전극(122')보다 빠른 속도로 일 함수 층(120)을 식각하는 식각 프로세스가 이용된다.
그에 따라, 일부 실시예에 따른 도 3a에 도시된 바와 같이, 보호 요소(126)가 형성된 후에, 전도성 전극(122')의 상단 표면(122t)이 보호 요소(126)의 상단(126t)과 하단(126b) 사이에 있게 된다. 일부 실시예에서, 일 함수 층(120)의 상단 표면(120t) 및 게이트 유전체 층(118)의 상단 표면(118t)이 실질적으로 동일한 높이 레벨에 있게 된다.
그 후에, 전도성 콘택이, 일 함수 층(120) 및 게이트 유전체 층(118)으로부터 돌출하는 전도성 전극(122')에 전기적으로 연결되도록 형성된다. 일부 실시예에서, 전도성 전극(122')이, 도 1i에 도시된 구조물보다, 후속하여 형성되는 전도성 콘택과의 보다 큰 접촉 면적을 갖는다.
다수의 변경 및/또는 수정이 개시 내용의 실시예에 대해서 이루어질 수 있다. 도 3b에 도시된 바와 같이, 일부 실시예에 따라서, 에치 백 프로세스를 미세 조율함으로써, 일 함수 층(120)의 상단 표면(120t)이 게이트 유전체 층(118)의 상단 표면보다 더 높은 높이 레벨에 있게 된다. 일부 실시예에서, 일 함수 층(120)의 상단 표면(120t)이 전도성 전극(122')의 상단 표면(122t)과 게이트 유전체 층(118)의 상단 표면(118t) 사이에 있게 된다.
다수의 변경 및/또는 수정이 개시 내용의 실시예에 대해서 이루어질 수 있다. 도 3c에 도시된 바와 같이, 일부 실시예에 따라서, 전도성 전극(122)의 상단 표면(122t)이 일 함수 층(120)의 상단 표면(120t) 및 게이트 유전체 층(118)의 상단 표면(118t) 아래에 있게 된다. 에치 백 프로세스를 미세 조율함으로써, 전도성 전극(122')의 상단 표면(122t)이 일 함수 층(120) 및 게이트 유전체 층(118)의 상단 표면보다 더 낮은 높이 레벨에 있게 된다. 예를 들어, 일 함수 층(120)보다 빠른 속도로 전도성 전극(122')을 식각하는 식각 프로세스가 이용된다. 일부 실시예에서, 일 함수 층(120)의 상단 표면(120t) 및 게이트 유전체 층(118)의 상단 표면(118t)이 실질적으로 동일한 높이 레벨에 있게 된다.
다수의 변경 및/또는 수정이 개시 내용의 실시예에 대해서 이루어질 수 있다. 도 3d에 도시된 바와 같이, 에치 백 프로세스를 미세 조율함으로써, 일 함수 층(120)의 상단 표면(120t)이 게이트 유전체 층(118)의 상단 표면보다 더 높은 높이 레벨에 있게 된다. 상단 표면(120t)이 전도성 전극(122')의 상단 표면(122t)보다 더 높은 높이 레벨에 있게 된다.
개시 내용의 실시예는 게이트 스택 위에 보호 요소를 구비한 반도체 디바이스 구조물을 형성한다. 보호 요소는, 그 보호 요소의 하부 부분보다 넓은 상부 부분을 갖는다. 후속하는 콘택 형성 중에 게이트 스택이 손상되지 않도록 보호하기 위해서 보호 요소가 이용된다. 그에 따라, 반도체 디바이스 구조물의 성능 및 신뢰성이 크게 개선된다.
일부 실시예에 따라서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물이 반도체 기판 위의 게이트 스택 및 게이트 스택 위의 보호 요소를 포함한다. 보호 요소가 상부 부분, 및 그러한 상부 부분과 게이트 스택 사이의 하부 부분을 구비하고, 상부 부분이 하부 부분보다 더 넓다. 반도체 디바이스 구조물이 보호 요소의 측부 표면과 게이트 스택의 측벽 위의 스페이서 요소를 또한 포함한다. 반도체 디바이스 구조물이 반도체 기판 위의 전도성 피쳐에 전기적으로 연결된 전도성 콘택을 더 포함한다.
일부 실시예에 따라서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물이 반도체 기판 위의 핀 구조물 및 핀 구조물의 게이트 스택을 포함한다. 반도체 디바이스 구조물이 또한 게이트 스택 위의 보호 요소를 포함한다. 보호 요소가 상부 부분, 및 그러한 상부 부분과 게이트 스택 사이의 하부 부분을 구비한다. 상부 부분이 하부 부분보다 넓다. 반도체 디바이스 구조물이 보호 요소의 측부 표면과 게이트 스택의 측벽 위의 스페이서 요소를 더 포함한다. 또한, 반도체 디바이스 구조물이 핀 구조물 위의 소스/드레인 피쳐에 전기적으로 연결된 전도성 콘택을 포함한다.
일부 실시예에 따라서, 반도체 디바이스 구조물을 형성하기 위한 방법이 제공된다. 방법은 반도체 기판 위에 더미 게이트 스택을 형성하는 단계 및 더미 게이트 스택의 측벽 위에 스페이서 요소를 형성하는 단계를 포함한다. 방법은 또한 스페이서 요소들 사이에 오목부를 형성하기 위해서 더미 게이트 스택을 제거하는 단계를 포함한다. 방법은, 오목부의 상부 부분이 더 넓어지도록 스페이서 요소를 부분적으로 제거하는 단계를 더 포함한다. 또한, 방법은 오목부 내에 금속 게이트 스택을 형성하는 단계 및 오목부를 충전하기 위해서 금속 게이트 스택 위에 보호 요소를 형성하는 단계를 포함한다.
일부 실시예에 따라서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물이 반도체 기판 위의 게이트 스택 및 게이트 스택 위의 보호 요소를 포함한다. 보호 요소의 상단이 보호 요소의 하단보다 넓다. 반도체 디바이스 구조물이 보호 요소의 측부 표면과 게이트 스택의 측벽 위의 스페이서 요소를 또한 포함한다. 반도체 디바이스 구조물이 반도체 기판 위의 전도성 피쳐에 전기적으로 연결된 전도성 콘택을 더 포함한다.
일부 실시예에 따라서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물이 반도체 기판 위의 핀 구조물 및 핀 구조물의 게이트 스택을 포함한다. 반도체 디바이스 구조물이 또한 게이트 스택 위의 보호 요소를 포함하고, 보호 요소의 상단이 보호 요소의 하단보다 넓다. 반도체 디바이스 구조물이 보호 요소의 측부 표면과 게이트 스택의 측벽 위의 스페이서 요소를 더 포함한다. 또한, 반도체 디바이스 구조물이 핀 구조물 위의 소스/드레인 피쳐에 전기적으로 연결된 전도성 콘택을 포함한다.
일부 실시예에 따라서, 반도체 디바이스 구조물을 형성하기 위한 방법이 제공된다. 방법은 반도체 기판 위에 더미 게이트 스택을 형성하는 단계 및 더미 게이트 스택의 측벽 위에 스페이서 요소들을 형성하는 단계를 포함한다. 방법은 또한 스페이서 요소들 사이에 오목부를 형성하기 위해서 더미 게이트 스택을 제거하는 단계, 및 오목부의 상부 부분이 보다 넓어지도록 스페이서 요소들을 부분적으로 제거하는 단계를 포함한다. 방법은 오목부 내에 금속 게이트 스택을 형성하는 단계 및 금속 게이트 스택을 덮기 위해서 오목부 내에 보호 요소를 형성하는 단계를 더 포함한다.
당업자가 본 개시 내용의 양태를 보다 잘 이해할 수 있도록, 전술한 내용이 몇몇 실시예의 특징을 개략적으로 설명하였다. 당업자들이 본원에서 소개된 실시예와 동일한 목적을 달성하고 및/또는 동일한 장점을 성취하기 위해서 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다는 것을, 당업자는 이해하여야 할 것이다. 또한, 당업자는, 그러한 균등한 구성이 본원 개시 내용의 사상 및 범위를 벗어나지 않는다는 것을, 그리고 본원 개시 내용의 사상 및 범위를 벗어나지 않고도 당업자가 여러 가지 변화, 치환, 대안을 안출할 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 반도체 디바이스 구조물에 있어서:
    반도체 기판 위의 게이트 스택으로서, 상기 게이트 스택은 일 함수 층과, 상기 일 함수 층에 의해 둘러싸인 전도성 전극을 포함하고, 상기 전도성 전극의 상면의 적어도 일부는 상기 일 함수 층의 상면 아래에 있는 것인, 상기 게이트 스택;
    상기 게이트 스택 위의 보호 요소로서, 상기 보호 요소의 상단이 상기 보호 요소의 하단보다 폭이 넓은, 상기 보호 요소;
    상기 보호 요소의 측부 표면 및 상기 게이트 스택의 측벽 위의 스페이서 요소; 및
    상기 반도체 기판 위의 전도성 피쳐에 전기적으로 연결되는 전도성 콘택을 포함하는, 반도체 디바이스 구조물.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 보호 요소는 상기 일 함수 층 및 상기 전도성 전극과 직접적으로 접촉하는, 반도체 디바이스 구조물.
  5. 제1항에 있어서,
    상기 보호 요소는 상기 보호 요소의 상단으로부터 상기 게이트 스택을 향하는 방향을 따라서 점진적으로 폭이 좁아지는, 반도체 디바이스 구조물.
  6. 제1항에 있어서,
    상기 스페이서 요소가 상기 보호 요소의 하단으로부터 스페이서 요소의 상단을 향하는 방향을 따라서 점진적으로 폭이 좁아지는, 반도체 디바이스 구조물.
  7. 제1항에 있어서,
    상기 보호 요소의 측부 표면과, 상기 보호 요소의 하단으로부터 연장하는 가상 평면 사이의 각도가 30도 내지 85도 범위인, 반도체 디바이스 구조물.
  8. 제1항에 있어서,
    상기 전도성 콘택은 상기 스페이서 요소 또는 상기 보호 요소와 직접적으로 접촉하는, 반도체 디바이스 구조물.
  9. 반도체 디바이스 구조물에 있어서:
    반도체 기판 위의 핀 구조물;
    상기 핀 구조물 위의 게이트 스택으로서, 상기 게이트 스택은 일 함수 층과, 상기 일 함수 층에 의해 둘러싸인 전도성 전극을 포함하고, 상기 전도성 전극의 상면의 적어도 일부는 상기 일 함수 층의 상면 아래에 있는 것인, 상기 게이트 스택;
    상기 게이트 스택 위의 보호 요소로서, 상기 보호 요소의 상단이 상기 보호 요소의 하단보다 폭이 넓은, 상기 보호 요소;
    상기 보호 요소의 측부 표면 및 상기 게이트 스택의 측벽 위의 스페이서 요소; 및
    상기 핀 구조물 위의 소스/드레인 피쳐에 전기적으로 연결되는 전도성 콘택을 포함하는, 반도체 디바이스 구조물.
  10. 반도체 디바이스 구조물을 형성하기 위한 방법에 있어서:
    반도체 기판 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽 위에 스페이서 요소들을 형성하는 단계;
    상기 스페이서 요소들 사이에 오목부를 형성하기 위해서 상기 더미 게이트 스택을 제거하는 단계;
    상기 오목부의 상부 부분이 더 넓어지도록 상기 스페이서 요소들을 부분적으로 제거하는 단계;
    상기 오목부 내에 금속 게이트 스택을 형성하는 단계로서, 상기 금속 게이트 스택은 일 함수 층과, 상기 일 함수 층에 의해 둘러싸인 전도성 전극을 포함하고, 상기 전도성 전극의 상면의 적어도 일부는 상기 일 함수 층의 상면 아래에 있는 것인, 금속 게이트 스택을 형성하는 단계; 및
    상기 금속 게이트 스택을 덮기 위해서 상기 오목부 내에 보호 요소를 형성하는 단계를 포함하는, 반도체 디바이스 구조물의 형성 방법.
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