KR102432866B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는, 기판 상의 게이트 전극, 상기 게이트 전극 상의 상부 캐핑 패턴, 및 상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 하부 캐핑 패턴을 포함한다. 상기 하부 캐핑 패턴은 상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 제1 부분, 및 상기 제1 부분으로부터 상기 상부 캐핑 패턴의 측면들 상으로 각각 연장되는 제2 부분들을 포함한다. 상기 상부 캐핑 패턴은 상기 제2 부분들의 각각의 최상부면을 덮는다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법에 대한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조 공정의 공정 마진을 유지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 기판 상의 게이트 전극; 상기 게이트 전극 상의 상부 캐핑 패턴; 및 상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 하부 캐핑 패턴을 포함할 수 있다. 상기 하부 캐핑 패턴은 상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 제1 부분, 및 상기 제1 부분으로부터 상기 상부 캐핑 패턴의 측면들 상으로 각각 연장되는 제2 부분들을 포함할 수 있다. 상기 상부 캐핑 패턴은 상기 제2 부분들의 각각의 최상부면을 덮을 수 있다.
본 발명에 따른 반도체 소자는, 기판 상의 게이트 전극; 상기 게이트 전극 상의 상부 캐핑 패턴; 상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 하부 캐핑 패턴; 및 상기 기판 상에 제공되고, 상기 게이트 전극, 상기 상부 캐핑 패턴, 및 상기 하부 캐핑 패턴을 덮는 층간 절연막을 포함할 수 있다. 상기 상부 캐핑 패턴의 상면은 상기 기판에 대하여 상기 층간 절연막의 상면과 동일한 높이에 위치하고, 상기 하부 캐핑 패턴의 최상부면은 상기 기판에 대하여 상기 층간 절연막의 상기 상면보다 낮은 높이에 위치할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 희생 게이트 패턴, 및 상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것; 상기 희생 게이트 패턴을 제거하여 상기 층간 절연막 내에 갭 영역을 형성하는 것; 상기 갭 영역 내에 게이트 전극을 형성하는 것; 상기 층간 절연막 상에 상기 갭 영역의 내면 및 상기 게이트 전극의 상면을 덮는 하부 캐핑막을 형성하는 것; 상기 갭 영역 내에 상기 하부 캐핑막의 일부를 덮는 마스크 패턴을 형성하는 것; 상기 마스크 패턴에 의해 노출된, 상기 하부 캐핑막의 다른 일부를 제거하여 상기 갭 영역 내에 하부 캐핑 패턴을 형성하는 것; 및 상기 갭 영역의 잔부를 채우는 상부 캐핑 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 반도체 소자의 제조를 위한 제조 공정의 공정 마진을 확보함과 동시에, 상기 반도체 소자의 전기적 특성이 개선될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다.
도 3은 도 1의 게이트 구조체를 나타내는 사시도이다.
도 4 내지 도 10은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다.
도 12 및 도 13은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 19는 도 18의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한, 도 18의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이고, 도 3은 도 1의 게이트 구조체를 나타내는 사시도이다.
도 1 내지 도 3을 참조하면, 기판(100) 상에 활성 패턴(ACT)을 정의하는 소자분리막(ST)이 제공될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 소자분리막(ST)은 일 예로, 산화물, 질화물, 및 산질화물을 포함할 수 있다. 상기 활성 패턴(ACT)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있다. 일부 실시예들에 따르면, 도 2에 도시된 바와 같이, 상기 소자분리막(ST)의 상면은 상기 활성 패턴(ACT)의 상면과 실질적으로 공면을 이룰 수 있다. 이와 달리, 다른 실시예들에 따르면, 도 2에 도시된 바와 달리, 상기 소자분리막(ST)은 상기 활성 패턴(ACT)의 상부의 측면들을 노출할 수 있다. 이 경우, 상기 활성 패턴(ACT)은 상기 소자분리막(ST)에 의해 노출되는 상부(즉, 핀(fin) 부분)을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴(ACT)을 가로지르는 게이트 구조체(GS)가 제공될 수 있다. 상기 게이트 구조체(GS)는 상기 기판(100)의 상기 상면에 평행한 제2 방향(D2)으로 연장될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다. 상기 게이트 구조체(GS)는 상기 기판(100) 상에 복수 개로 제공될 수 있다. 이 경우, 상기 게이트 구조체들(GS)의 각각은 상기 활성 패턴(ACT)을 가로지를 수 있고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다.
상기 게이트 구조체(GS)는 상기 활성 패턴(ACT)을 가로지르는 게이트 전극(GE), 상기 게이트 전극(GE) 상의 캐핑 패턴(CAP), 상기 게이트 전극(GE)과 상기 기판(100) 사이의 게이트 유전 패턴(GI), 및 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GSP)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 상기 게이트 스페이서들(GSP)은 상기 게이트 전극(GE)의 서로 마주하는 측면들 상에 각각 제공될 수 있고, 상기 게이트 스페이서들(GSP)의 각각은 상기 게이트 전극(GE)의 대응하는 측면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 상기 제2 방향(D2)으로 연장될 수 있고, 상기 게이트 스페이서들(GSP)의 각각과 상기 게이트 전극(GE) 사이로 연장될 수 있다. 상기 게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극(GE)은 서로 다른 일 함수를 갖는 금속 물질을 포함할 수 있다. 상기 게이트 유전 패턴(GI)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(GI)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 상기 게이트 스페이서들(GSP)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 캐핑 패턴(CAP)은 상기 게이트 전극(GE) 상의 상부 캐핑 패턴(120), 및 상기 게이트 전극(GE)과 상기 상부 캐핑 패턴(120) 사이의 하부 캐핑 패턴(110)을 포함할 수 있다. 상기 하부 캐핑 패턴(110) 및 상부 캐핑 패턴(120)의 각각은, 평면적 관점에서, 상기 게이트 전극(GE)의 상기 상면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)에 의해 상기 게이트 전극(GE)으로부터 분리될 수 있다. 즉, 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다.
상기 하부 캐핑 패턴(110)은 상기 게이트 전극(GE)과 상기 상부 캐핑 패턴(120) 사이의 제1 부분(110P1), 및 상기 제1 부분(110P1)으로부터 상기 상부 캐핑 패턴(120)의 측면들 상으로 각각 연장되는 제2 부분들(110P2)을 포함할 수 있다. 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)은 상기 상부 캐핑 패턴(120)의 서로 마주하는 측면들 상에 각각 제공될 수 있고, 상기 제2 부분들(110P2)의 각각은 상기 상부 캐핑 패턴(120)의 대응하는 측면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각은 상기 기판(100)으로부터 멀어지는 방향으로 테이퍼진 형태를 가질 수 있다. 다시 말하면, 상기 제2 부분들(110P2)의 각각은 상기 제1 방향(D1)에 따른 폭을 가질 수 있고, 상기 제2 부분들(110P2)의 각각의 상기 폭은 상기 기판(100)으로부터 멀어지는 방향을 따라 좁아질 수 있다. 일 단면의 관점에서, 상기 하부 캐핑 패턴(110)은 U-형태를 가질 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 스페이서들(GSP)의 각각과 상기 게이트 전극(GE) 사이로 연장되어 상기 하부 캐핑 패턴(110)과 접할 수 있다.
상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 최상부면(110U)을 덮을 수 있다. 즉, 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각의 상기 최상부면(110U)을 덮을 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)과 접할 수 있다. 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)은 상기 기판(100)에 대하여 상기 상부 캐핑 패턴(120)의 상면(120U)보다 낮은 높이에 위치할 수 있다. 상기 상부 캐핑 패턴(120)의 일부는 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2) 사이에 개재될 수 있다. 상기 상부 캐핑 패턴(120)의 상기 일부는 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2) 사이의 공간을 채울 수 있다.
상기 상부 캐핑 패턴(120)은 바디부(120BP) 및 상기 바디부(120BP)로부터 상기 기판(100)을 향하여 돌출되는 돌출부(120PP)를 포함할 수 있다. 상기 바디부(120BP)는 제1 폭(W1)을 가질 수 있고, 상기 돌출부(120PP)는 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 상기 제1 폭(W1)은 상기 제1 방향(D1)에 따라 측정된 상기 바디부(120BP)의 최대 폭일 수 있고, 상기 제2 폭(W2)은 상기 제1 방향(D1)에 따라 측정된 상기 돌출부(120PP)의 최대 폭일 수 있다. 도시된 바와 달리, 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각이 상기 기판(100)으로부터 멀어지는 방향으로 테이퍼진 형태를 갖는 경우, 상기 돌출부(120PP)의 상기 제2 폭(W2)은 상기 기판(100)으로부터 멀어지는 상기 방향으로 증가할 수 있다. 상기 상부 캐핑 패턴(120)의 상기 돌출부(120PP)는 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2) 사이에 개재될 수 있고, 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)는 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각의 상기 최상부면(110U)을 덮을 수 있다. 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)는 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각의 상기 최상부면(110U)과 접할 수 있다. 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)은 상기 기판(100)에 대하여 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)의 상기 상면(120U)보다 낮은 높이에 위치할 수 있다. 상기 하부 캐핑 패턴(110) 및 상기 상부 캐핑 패턴(120)의 각각은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 게이트 구조체(GS)의 양 측의 상기 활성 패턴(ACT) 내에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 게이트 구조체(GS) 아래에 위치하고, 평면적 관점에서 상기 게이트 구조체(GS)와 중첩하는 상기 활성 패턴(ACT)의 부분은 채널 영역(CH)으로 이용될 수 있다. 층간 절연막(130)이 상기 기판(100) 상에 제공되어 상기 게이트 구조체(GS) 및 상기 소스/드레인 영역들(SD)을 덮을 수 있다. 상기 층간 절연막(130)의 상면(130U)은 상기 상부 캐핑 패턴(120)의 상기 상면(120U)(즉, 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)의 상기 상면)과 실질적으로 공면을 이룰 수 있다. 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)(즉, 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각의 상기 최상부면)은 상기 기판(100)에 대하여 상기 층간 절연막(130)의 상기 상면(130U)보다 낮은 높이에 위치할 수 있다. 상기 층간 절연막(130)은 일 예로, 실리콘 산화물을 포함할 수 있다.
상기 게이트 구조체(GS)의 양 측에 콘택들(140)이 제공될 수 있다. 상기 콘택들(140)은 상기 층간 절연막(130)을 관통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 콘택들(140)은 상기 게이트 구조체(GS)의 양 측의 상기 소스/드레인 영역들(SD)에 각각 전기적으로 연결될 수 있다. 상기 콘택들(140)은 일 예로, 도핑된 반도체, 금속, 금속 실리사이드, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 게이트 구조체(GS)는, 그 양 측에 상기 콘택들(140)이 제공되는 제1 영역(R1), 및 그 양 측에 상기 콘택들(140)이 제공되지 않는 제2 영역(R2)을 포함할 수 있다. 상기 게이트 구조체(GS)의 상기 제1 영역(R1)에서, 상기 상부 캐핑 패턴(120)은 상기 콘택들(140)과 접할 수 있다. 구체적으로, 상기 게이트 구조체(GS)의 상기 제1 영역(R1)에서, 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)는 상기 콘택들(140)과 접할 수 있다. 상기 게이트 구조체(GS)의 상기 제2 영역(R2)에서, 상기 게이트 스페이서들(GSP)은 상기 캐핑 패턴(CAP)의 측면들 상으로 각각 연장될 수 있고, 상기 게이트 스페이서들(GSP)의 각각의 최상부면들은 상기 층간 절연막(130)의 상기 상면(130U)과 실질적으로 공면을 이룰 수 있다. 상기 게이트 스페이서들(GSP)의 각각은 상기 캐핑 패턴(CAP)과 상기 층간 절연막(130) 사이에 개재될 수 있고, 상기 캐핑 패턴(CAP)과 접할 수 있다. 구체적으로, 상기 게이트 구조체(GS)의 상기 제2 영역(R2)에서, 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각은 상기 상부 캐핑 패턴(120)의 상기 돌출부(120PP)와 상기 게이트 스페이서들(GSP)의 각각 사이에 개재할 수 있고, 상기 게이트 스페이서들(GSP)의 각각과 접할 수 있다. 상기 게이트 구조체(GS)의 상기 제2 영역(R2)에서, 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)는 상기 게이트 스페이서들(GSP)과 접할 수 있다.
상기 게이트 구조체(GS) 및 상기 소스/드레인 영역들(SD)은 전계 효과 트랜지스터를 구성할 수 있다. 일 예로, 상기 게이트 구조체(GS) 및 상기 소스/드레인 영역들(SD)은 P형 전계 효과 트랜지스터를 구성할 수 있다. 도시되지 않았지만, 상기 층간 절연막(130) 상에 상기 콘택들(140)과 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 상기 콘택들(140)을 통해 상기 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다.
도 4 내지 도 10은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 4를 참조하면, 기판(100) 상에 활성 패턴(ACT)을 정의하는 소자분리막(ST)이 형성될 수 있다. 상기 소자분리막(ST)은 일 예로, STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 활성 패턴(ACT)은 상기 제1 방향(D1)으로 연장되도록 형성될 수 있다.
상기 기판(100) 상에 식각 정지막(미도시) 및 희생 게이트막(미도시)이 차례로 형성될 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다. 상기 희생 게이트막을 패터닝하여 희생 게이트 패턴(160)이 형성될 수 있다. 상기 희생 게이트 패턴(160)은 상기 제2 방향(D2)으로 연장되고 상기 활성 패턴(ACT)을 가로지르도록 형성될 수 있다. 상기 희생 게이트 패턴(160)을 형성하는 것은, 상기 희생 게이트막 상에 게이트 마스크 패턴(170)을 형성하는 것, 및 상기 게이트 마스크 패턴(170)을 식각 마스크로 하여 상기 희생 게이트막을 식각하는 것을 포함할 수 있다. 상기 게이트 마스크 패턴(170)은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 희생 게이트막을 식각하는 것은, 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(160)이 형성된 후, 상기 희생 게이트 패턴(160)의 양 측의 상기 식각 정지막을 제거하여 상기 희생 게이트 패턴(160) 아래에 식각 정지 패턴(150)이 형성될 수 있다. 상기 식각 정지 패턴(150)은 상기 희생 게이트 패턴(160)의 바닥면을 따라 상기 제2 방향(D2)으로 연장될 수 있다.
상기 희생 게이트 패턴(160)의 측면들 상에 게이트 스페이서들(GSP)이 각각 형성될 수 있다. 상기 게이트 스페이서들(GSP)은, 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서들(GSP)를 형성하는 것은, 상기 희생 게이트 패턴(160)이 형성된 상기 기판(100) 상에 게이트 스페이서막(미도시)을 형성하는 것, 및 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
상기 희생 게이트 패턴(160)의 양 측의 상기 활성 패턴(ACT) 내에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 일 예로, 선택적 에피택시얼 성장 공정을 수행하여, 상기 희생 게이트 패턴(160)의 양 측의 상기 활성 패턴(ACT) 상에 에피택시얼 패턴들을 형성하는 것을 포함할 수 있다. 다른 예로, 상기 소스/드레인 영역들(SD)은 이온 주입 공정을 수행하여, 상기 희생 게이트 패턴(160)의 양 측의 상기 활성 패턴(ACT) 상에 불순물 주입 영역들을 형성하는 것을 포함할 수도 있다.
도 5를 참조하면, 상기 기판(100) 상에 상기 희생 게이트 패턴(160) 및 상기 소스/드레인 영역들(SD)을 덮는 층간 절연막(130)이 형성될 수 있다. 상기 층간 절연막(130)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 층간 절연막(130)을 평탄화하여 상기 희생 게이트 패턴(160)의 상면 및 상기 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 상기 게이트 마스크 패턴(170)은 상기 평탄화 공정에 의해 제거될 수 있다.
도 6을 참조하면, 상기 희생 게이트 패턴(160) 및 상기 식각 정지 패턴(150)이 제거될 수 있다. 이에 따라, 상기 층간 절연막(130) 내 상기 게이트 스페이서들(GSP) 사이에 갭 영역(180)이 형성될 수 있다. 상기 갭 영역(180)을 형성하는 것은, 상기 층간 절연막(130) 및 상기 게이트 스페이서들(GSP)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(160) 및 상기 식각 정지 패턴(150)을 식각하는 것을 포함할 수 있다.
상기 갭 영역(180) 내에 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)을 형성하는 것은, 일 예로, 상기 층간 절연막(130) 상에 상기 갭 영역(180)의 일부를 채우는 게이트 유전막(미도시)을 형성하는 것, 상기 게이트 유전막 상에 상기 갭 영역(180)의 잔부를 채우는 게이트 전극막(미도시)을 형성하는 것, 및 상기 층간 절연막(130)의 상면이 노출될 때까지 상기 게이트 유전막 및 상기 게이트 전극막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 이 후, 상기 게이트 전극막이 상기 갭 영역(180) 내에 원하는 두께로 남을 때까지 상기 게이트 전극막의 상부가 식각되어 상기 게이트 전극(GE)이 형성될 수 있다. 더하여, 상기 게이트 전극(GE)에 의해 덮이지 않은 상기 게이트 유전막의 상부가 식각되어 상기 게이트 유전 패턴(GI)이 형성될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)과 상기 기판(100) 사이에 개재될 수 있고, 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP)의 각각 사이로 연장될 수 있다. 일부 실시예들에 따르면, 상기 게이트 유전 패턴(GI)의 최상부면은 상기 기판(100)에 대하여 상기 게이트 전극(GE)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)은 상기 갭 영역(180)의 하부 영역을 채울 수 있다.
도 7을 참조하면, 상기 층간 절연막(130) 상에 상기 갭 영역(180)의 상부 영역의 일부를 채우는 하부 캐핑막(182)이 형성될 수 있다. 상기 하부 캐핑막(182)은 상기 갭 영역(180)의 상기 상부 영역의 내면, 상기 게이트 전극(GE)의 상기 상면, 및 상기 게이트 유전 패턴(GI)의 상기 최상부면을 컨포멀하게 덮도록 형성될 수 있다. 상기 하부 캐핑막(182)을 형성하는 것은 제1 증착 공정을 수행하는 것을 포함하되, 상기 제1 증착 공정은 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 낮은 분위기에서 수행될 수 있다. 일 예로, 상기 제1 증착 공정은 간접 수소 플라즈마 처리(indirect H2 plasma treatment)를 포함하거나, 수소 플라즈마 처리를 포함하지 않을 수 있다. 상기 제1 증착 공정은 일 예로, 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 낮은 분위기에서 수행되는 원자층 증착 공정일 수 있다. 상기 하부 캐핑막(182)은 일 예로, 실리콘 질화물을 포함할 수 있다.
상기 갭 영역(180) 내에 상기 하부 캐핑막(182)의 일부를 덮는 마스크 패턴(185)이 형성될 수 있다. 상기 마스크 패턴(185)을 형성하는 것은, 상기 갭 영역(180)의 상기 상부 영역의 잔부를 채우는 마스크 막을 형성하는 것, 및 상기 마스크 막이 상기 갭 영역(180)의 상기 상부 영역 내에 원하는 두께로 남을 때까지 상기 마스크 막을 식각하는 것을 포함할 수 있다. 상기 마스크 패턴(185)은 일 예로, SOH(Spin on Hardmask) 물질(일 예로, 탄소 함유막)을 포함할 수 있다.
도 8을 참조하면, 상기 마스크 패턴(185)에 의해 노출된, 상기 하부 캐핑막(182)의 다른 일부가 제거되어 하부 캐핑 패턴(110)이 형성될 수 있다. 상기 하부 캐핑 패턴(110)은 상기 마스크 패턴(185)과 상기 게이트 전극(GE) 사이, 및 상기 마스크 패턴(185)과 상기 게이트 유전 패턴(GI) 사이에 개재할 수 있고, 상기 마스크 패턴(185)과 상기 게이트 스페이서들(GSP)의 각각 사이로 연장될 수 있다. 상기 하부 캐핑 패턴(110)의 최상부면(110U)은 상기 기판(100)에 대하여 상기 마스크 패턴(185)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 9를 참조하면, 상기 마스크 패턴(185)이 제거될 수 있다. 상기 마스크 패턴(185)은 에싱 및/또는 스트립 공정을 수행함으로써 제거될 수 있다. 상기 마스크 패턴(185)이 제거된 후, 상기 층간 절연막(130) 상에 상기 갭 영역(180)의 잔부를 채우는 상부 캐핑막(187)이 형성될 수 있다. 상기 상부 캐핑막(187)을 형성하는 것은 제2 증착 공정을 수행하는 것을 포함하되, 상기 제2 증착 공정은 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 높은 분위기에서 수행될 수 있다. 일 예로, 상기 제2 증착 공정은 직접 수소 플라즈마 처리(direct H2 plasma treatment)를 포함할 수 있다. 상기 제2 증착 공정은 일 예로, 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 높은 분위기에서 수행되는 원자층 증착 공정일 수 있다. 상기 상부 캐핑막(187)은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 제2 증착 공정이 상기 제1 증착 공정보다 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 높은 분위기에서 수행됨에 따라, 상기 상부 캐핑막(187) 내 불순물 함량은 상기 하부 캐핑막(182) 내 불순물 함량보다 낮을 수 있다. 이에 따라, 상기 상부 캐핑막(187)은 상기 하부 캐핑막(182)보다 큰 밀도(density)를 가지도록 형성될 수 있다.
도 10을 참조하면, 상기 층간 절연막(130)이 노출될 때까지 상기 상부 캐핑막(187)이 평탄화될 수 있다. 상기 평탄화 공정에 의해, 상부 캐핑 패턴(120)이 상기 갭 영역(180) 내에 국소적으로 형성될 수 있다. 상기 하부 캐핑 패턴(110) 및 상기 상부 캐핑 패턴(120)은 캐핑 패턴(CAP)을 구성할 수 있다. 상기 게이트 전극(GE), 상기 게이트 유전 패턴(GI), 상기 캐핑 패턴(CAP), 및 상기 게이트 스페이서들(GSP)은 게이트 구조체(GS)를 구성할 수 있다.
상기 게이트 구조체(GS)의 양 측의 상기 층간 절연막(130) 내에 콘택 홀들(140H)이 각각 형성될 수 있다. 상기 콘택 홀들(140H)은 상기 게이트 구조체(GS)의 양 측의 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 상기 콘택 홀들(140H)을 형성하는 것은, 상기 캐핑 패턴(CAP) 및 상기 게이트 스페이서들(GSP)에 대하여 식각 선택성을 갖는 식각 조건으로 상기 층간 절연막(130)을 식각하는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 상부 캐핑막(187)이 상기 하부 캐핑막(182)보다 큰 밀도(density)를 가지도록 형성됨에 따라, 상기 상부 캐핑 패턴(120)은 상기 콘택 홀들(140H)을 형성하는 상기 식각 공정에 대하여 상기 하부 캐핑 패턴(110)보다 큰 식각 내성(etching resistance)을 가질 수 있다.
일반적으로, 게이트 전극 상에 제공되는 캐핑 패턴은 실리콘 질화물을 포함하는 단일 패턴으로 형성될 수 있다. 상기 캐핑 패턴은 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 높은 분위기에서 수행되는 증착 공정에 의해 형성될 수 있다. 이 경우, 상기 증착 공정 단계에서 수소가 상기 게이트 전극 내부로 확산될 수 있고, 이에 따라, 상기 게이트 전극의 문턱 전압을 제어하는 것이 어려울 수 있다.
본 발명의 개념에 따르면, 상기 캐핑 패턴(CAP)은 상기 상부 캐핑 패턴(120) 및 상기 하부 캐핑 패턴(110)을 포함하는 다층 구조로 형성될 수 있다. 상기 상부 캐핑 패턴(120)은 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 높은 분위기에서 수행되는 상기 제2 증착 공정에 의해 형성될 수 있고, 상기 하부 캐핑 패턴(110)은 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 낮은 분위기에서 수행되는 상기 제1 증착 공정에 의해 형성될 수 있다. 이 경우, 상기 제1 증착 공정 동안 수소가 상기 게이트 전극(GE)으로 확산되는 것이 최소화될 수 있고, 이 후, 상기 하부 캐핑 패턴(110)은 상기 상부 캐핑 패턴(120)을 형성하기 위한 상기 제2 증착 공정 동안 수소가 상기 게이트 전극(GE)으로 확산되는 것을 억제 또는 방지할 수 있다. 이에 따라, 상기 게이트 전극(GE)의 문턱 전압을 제어하는 것이 용이할 수 있다.
더하여, 상기 상부 캐핑 패턴(120)은 상기 콘택 홀들(140H)을 형성하는 상기 식각 공정에 대하여 상기 하부 캐핑 패턴(110)보다 큰 식각 내성(etching resistance)을 가질 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)을 덮도록 형성될 수 있고, 이 경우, 상기 콘택 홀들(140H)의 형성을 위한 상기 식각 공정 동안 상기 하부 캐핑 패턴(110)의 노출이 최소화될 수 있다. 이에 따라, 상기 콘택 홀들(140H)의 형성을 위한 상기 식각 공정 동안 상기 캐핑 패턴(CAP)의 손실이 최소화될 수 있고, 상기 식각 공정의 공정 마진이 유지될 수 있다.
따라서, 반도체 소자의 제조를 위한 제조 공정의 공정 마진을 확보함과 동시에, 상기 반도체 소자의 전기적 특성이 개선될 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 콘택 홀들(140H) 내에 콘택들(140)이 형성될 수 있다. 상기 콘택들(140)을 형성하는 것은, 상기 층간 절연막(130) 상에 상기 콘택 홀들(140H)을 채우는 도전막을 형성하는 것, 및 상기 층간 절연막(130)이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 콘택들(140)은 일 예로, 도핑된 반도체, 금속, 금속 실리사이드, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 상기 층간 절연막(130) 상에 상기 콘택들(140)과 연결되는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 콘택들(140)을 통해 상기 소스/드레인 영역들(SD)에 전기적으로 연결될 수 있다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 11을 참조하면, 상기 캐핑 패턴(CAP)은 상기 상부 캐핑 패턴(120) 및 상기 하부 캐핑 패턴(110)을 포함할 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 더하여, 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)을 사이에 두고 상기 게이트 스페이서들(GSP)의 각각으로부터 이격될 수 있다.
상기 하부 캐핑 패턴(110)은 상기 게이트 전극(GE)과 상기 상부 캐핑 패턴(120) 사이의 상기 제1 부분(110P1), 및 상기 제1 부분(110P1)으로부터 상기 상부 캐핑 패턴(120)의 측면들 상으로 각각 연장되는 상기 제2 부분들(110P2)을 포함할 수 있다. 일 단면의 관점에서, 상기 하부 캐핑 패턴(110)은 U-형태를 가질 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 스페이서들(GSP)의 각각과 상기 게이트 전극(GE) 사이로 연장되어 상기 하부 캐핑 패턴(110)과 접할 수 있다. 더하여, 상기 게이트 스페이서들(GSP)의 각각의 최상부면은 상기 하부 캐핑 패턴(110)과 접할 수 있다.
상기 상부 캐핑 패턴(120)은 상기 바디부(120BP) 및 상기 바디부(120BP)로부터 상기 기판(100)을 향하여 돌출되는 상기 돌출부(120PP)를 포함할 수 있다. 상기 바디부(120BP)는 상기 제1 폭(W1)을 가질 수 있고, 상기 돌출부(120PP)는 상기 제1 폭(W1)보다 작은 상기 제2 폭(W2)을 가질 수 있다. 상기 상부 캐핑 패턴(120)의 상기 돌출부(120PP)는 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2) 사이에 개재될 수 있고, 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)는 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각의 상기 최상부면(110U)을 덮을 수 있다. 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)은 상기 기판(100)에 대하여 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)의 상기 상면(120U)보다 낮은 높이에 위치할 수 있다. 상기 상부 캐핑 패턴(120)의 상기 상면(120U)(즉, 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)의 상기 상면)은 상기 층간 절연막(130)의 상기 상면(130U)과 실질적으로 공면을 이룰 수 있다.
상기 게이트 구조체(GS)는, 그 양 측에 상기 콘택들(140)이 제공되는 상기 제1 영역(R1), 및 그 양 측에 상기 콘택들(140)이 제공되지 않는 상기 제2 영역(R2)을 포함할 수 있다. 상기 게이트 구조체(GS)의 상기 제1 영역(R1)에서, 상기 상부 캐핑 패턴(120)은 상기 콘택들(140)과 접할 수 있다. 구체적으로, 상기 게이트 구조체(GS)의 상기 제1 영역(R1)에서, 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)는 상기 콘택들(140)과 접할 수 있다. 상기 게이트 구조체(GS)의 상기 제2 영역(R2)에서, 상기 캐핑 패턴(CAP)은 상기 층간 절연막(130)과 접할 수 있다. 구체적으로, 상기 게이트 구조체(GS)의 상기 제2 영역(R2)에서, 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)의 각각은 상기 층간 절연막(130)과 접할 수 있고, 상기 상부 캐핑 패턴(120)의 상기 돌출부(120PP)와 상기 층간 절연막(130) 사이에 개재할 수 있다. 상기 상부 캐핑 패턴(120)의 상기 돌출부(120PP)는 상기 하부 캐핑 패턴(110)의 상기 제2 부분들(110P2)에 의해 상기 층간 절연막(130)으로부터 이격될 수 있다. 상기 게이트 구조체(GS)의 상기 제2 영역(R2)에서, 상기 상부 캐핑 패턴(120)의 상기 바디부(120BP)는 상기 층간 절연막(130)과 접할 수 있다.
도 12 및 도 13은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 4 내지 도 10을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
먼저, 도 4 내지 도 6을 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 활성 패턴(ACT)을 정의하는 상기 소자분리막(ST), 및 상기 활성 패턴(ACT)을 가로지르는 상기 희생 게이트 패턴(160)이 형성될 수 있다. 상기 희생 게이트 패턴(160) 아래에 상기 식각 정지 패턴(150)이 형성될 수 있고, 상기 희생 게이트 패턴(160)의 측면들 상에 상기 게이트 스페이서들(GSP)이 각각 형성될 수 있다. 상기 희생 게이트 패턴(160)의 양 측의 상기 활성 패턴(ACT) 내에 상기 소스/드레인 영역들(SD)이 형성될 수 있고, 상기 희생 게이트 패턴(160) 및 상기 소스/드레인 영역들(SD)을 덮는 상기 층간 절연막(130)이 형성될 수 있다. 상기 희생 게이트 패턴(160) 및 상기 식각 정지 패턴(150)이 제거되어, 상기 층간 절연막(130) 내 상기 게이트 스페이서들(GSP) 사이에 상기 갭 영역(180)이 형성될 수 있다. 이 후, 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)이 상기 갭 영역(180)의 하부 영역을 채우도록 형성될 수 있다.
도 12를 참조하면, 상기 게이트 스페이서들(GSP)의 상부들이 제거될 수 있고, 이에 따라, 상기 층간 절연막(130) 내에 상기 층간 절연막(130)의 내측면을 노출하는 리세스 영역(181)이 형성될 수 있다. 상기 리세스 영역(181)은 상기 층간 절연막(130)의 상기 내측면, 상기 게이트 전극(GE)의 상면, 상기 게이트 유전 패턴(GI)의 최상부면, 및 상기 게이트 스페이서들(GSP)의 최상부면들에 의해 정의될 수 있다. 상기 게이트 스페이서들(GSP)의 상기 상부들을 제거하는 것은, 상기 층간 절연막(130), 상기 게이트 전극(GE), 및 상기 게이트 유전 패턴(GI)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.
상기 층간 절연막(130) 상에 상기 리세스 영역(181)의 일부를 채우는 상기 하부 캐핑막(182)이 형성될 수 있다. 상기 하부 캐핑막(182)은 상기 리세스 영역(181)의 내면을 컨포멀하게 덮도록 형성될 수 있다. 이 후, 상기 리세스 영역(181) 내에 상기 하부 캐핑막(182)의 일부를 덮는 상기 마스크 패턴(185)이 형성될 수 있다. 상기 하부 캐핑막(182) 및 상기 마스크 패턴(185)을 형성하는 것은, 도 7을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
도 13을 참조하면, 상기 마스크 패턴(185)에 의해 노출된, 상기 하부 캐핑막(182)의 다른 일부가 제거되어 하부 캐핑 패턴(110)이 형성될 수 있다. 상기 하부 캐핑 패턴(110)은 상기 마스크 패턴(185)과 상기 게이트 전극(GE) 사이, 및 상기 마스크 패턴(185)과 상기 게이트 유전 패턴(GI) 사이에 개재할 수 있고, 상기 마스크 패턴(185)의 측면들 상으로 연장될 수 있다. 상기 하부 캐핑 패턴(110)의 최상부면(110U)은 상기 기판(100)에 대하여 상기 마스크 패턴(185)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
이 후의 공정은 도 2, 도 9 및 도 10을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 14를 참조하면, 상기 캐핑 패턴(CAP)은 상기 게이트 전극(GE) 상의 상기 상부 캐핑 패턴(120), 및 상기 게이트 전극(GE)과 상기 상부 캐핑 패턴(120) 사이의 상기 하부 캐핑 패턴(110)을 포함할 수 있다. 상기 하부 캐핑 패턴(110) 및 상기 상부 캐핑 패턴(120)의 각각은, 평면적 관점에서, 상기 게이트 전극(GE)의 상기 상면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 일 단면의 관점에서, 상기 하부 캐핑 패턴(110) 및 상기 상부 캐핑 패턴(120)의 각각은 사각형의 형태를 가질 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 스페이서들(GSP)의 각각과 상기 게이트 전극(GE) 사이로 연장되어 상기 하부 캐핑 패턴(110)과 접할 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 최상부면(110U)을 덮을 수 있고, 상기 층간 절연막(130)의 상면(130U)은 상기 상부 캐핑 패턴(120)의 상면(120U)과 실질적으로 공면을 이룰 수 있다. 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)은 상기 기판(100)에 대하여 상기 층간 절연막(130)의 상기 상면(130U)보다 낮은 높이에 위치할 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)과 접할 수 있다.
상기 게이트 구조체(GS)는, 그 양 측에 상기 콘택들(140)이 제공되는 상기 제1 영역(R1), 및 그 양 측에 상기 콘택들(140)이 제공되지 않는 상기 제2 영역(R2)을 포함할 수 있다. 상기 게이트 구조체(GS)의 상기 제1 영역(R1)에서, 상기 상부 캐핑 패턴(120)은 상기 콘택들(140)과 접할 수 있다. 상기 게이트 구조체(GS)의 상기 제2 영역(R2)에서, 상기 게이트 스페이서들(GSP)은 상기 캐핑 패턴(CAP)의 측면들 상으로 각각 연장될 수 있고, 상기 게이트 스페이서들(GSP)의 각각의 최상부면들은 상기 층간 절연막(130)의 상기 상면(130U)과 실질적으로 공면을 이룰 수 있다. 상기 게이트 스페이서들(GSP)의 각각은 상기 캐핑 패턴(CAP)과 상기 층간 절연막(130) 사이에 개재될 수 있고, 상기 하부 캐핑 패턴(110) 및 상기 상부 캐핑 패턴(120)과 접할 수 있다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 4 내지 도 10을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
먼저, 도 4 내지 도 6을 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 활성 패턴(ACT)을 정의하는 상기 소자분리막(ST), 및 상기 활성 패턴(ACT)을 가로지르는 상기 희생 게이트 패턴(160)이 형성될 수 있다. 상기 희생 게이트 패턴(160) 아래에 상기 식각 정지 패턴(150)이 형성될 수 있고, 상기 희생 게이트 패턴(160)의 측면들 상에 상기 게이트 스페이서들(GSP)이 각각 형성될 수 있다. 상기 희생 게이트 패턴(160)의 양 측의 상기 활성 패턴(ACT) 내에 상기 소스/드레인 영역들(SD)이 형성될 수 있고, 상기 희생 게이트 패턴(160) 및 상기 소스/드레인 영역들(SD)을 덮는 상기 층간 절연막(130)이 형성될 수 있다. 상기 희생 게이트 패턴(160) 및 상기 식각 정지 패턴(150)이 제거되어, 상기 게이트 스페이서들(GSP) 사이에 상기 갭 영역(180)이 형성될 수 있다. 이 후, 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)이 상기 갭 영역(180)의 하부 영역을 채우도록 형성될 수 있다.
도 15를 참조하면, 먼저, 상기 층간 절연막(130) 상에 상기 갭 영역(180)의 상부 영역을 채우는 하부 캐핑막(미도시)이 형성될 수 있다. 상기 하부 캐핑막은 상기 갭 영역(180)의 상부 영역을 실질적으로 완전히 채우도록 형성될 수 있다. 상기 하부 캐핑막을 형성하는 것은 제1 증착 공정을 수행하는 것을 포함할 수 있다. 상기 제1 증착 공정은 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 낮은 분위기에서 수행될 수 있다. 일 예로, 상기 제1 증착 공정은 간접 수소 플라즈마 처리(indirect H2 plasma treatment)를 포함하거나, 수소 플라즈마 처리를 포함하지 않을 수 있다. 상기 하부 캐핑막은 일 예로, 실리콘 질화물을 포함할 수 있다. 이 후, 상기 하부 캐핑막이 상기 갭 영역(180) 내에 원하는 두께로 남을 때까지 상기 하부 캐핑막이 식각되어 상기 하부 캐핑 패턴(110)이 형성될 수 있다.
이 후의 공정은 도 2, 도 9 및 도 10을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 16을 참조하면, 상기 캐핑 패턴(CAP)은 상기 게이트 전극(GE) 상의 상기 상부 캐핑 패턴(120), 및 상기 게이트 전극(GE)과 상기 상부 캐핑 패턴(120) 사이의 상기 하부 캐핑 패턴(110)을 포함할 수 있다. 상기 하부 캐핑 패턴(110) 및 상부 캐핑 패턴(120)의 각각은, 평면적 관점에서, 상기 게이트 전극(GE)의 상기 상면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 더하여, 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)을 사이에 두고 상기 게이트 스페이서들(GSP)의 각각으로부터 이격될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 스페이서들(GSP)의 각각과 상기 게이트 전극(GE) 사이로 연장되어 상기 하부 캐핑 패턴(110)과 접할 수 있다. 상기 게이트 스페이서들(GSP)의 각각의 최상부면은 상기 하부 캐핑 패턴(110)과 접할 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 최상부면(110U)을 덮을 수 있고, 상기 층간 절연막(130)의 상면(130U)은 상기 상부 캐핑 패턴(120)의 상면(120U)과 실질적으로 공면을 이룰 수 있다. 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)은 상기 기판(100)에 대하여 상기 층간 절연막(130)의 상기 상면(130U)보다 낮은 높이에 위치할 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)과 접할 수 있다.
상기 게이트 구조체(GS)는, 그 양 측에 상기 콘택들(140)이 제공되는 상기 제1 영역(R1), 및 그 양 측에 상기 콘택들(140)이 제공되지 않는 상기 제2 영역(R2)을 포함할 수 있다. 상기 게이트 구조체(GS)의 상기 제1 영역(R1)에서, 상기 상부 캐핑 패턴(120)은 상기 콘택들(140)과 접할 수 있다. 상기 게이트 구조체(GS)의 상기 제2 영역(R2)에서, 상기 하부 캐핑 패턴(110) 및 상기 상부 캐핑 패턴(120)은 상기 층간 절연막(130)과 접할 수 있다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 4 내지 도 10을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 차이점을 주로 설명한다.
먼저, 도 4 내지 도 6을 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 활성 패턴(ACT)을 정의하는 상기 소자분리막(ST), 및 상기 활성 패턴(ACT)을 가로지르는 상기 희생 게이트 패턴(160)이 형성될 수 있다. 상기 희생 게이트 패턴(160) 아래에 상기 식각 정지 패턴(150)이 형성될 수 있고, 상기 희생 게이트 패턴(160)의 측면들 상에 상기 게이트 스페이서들(GSP)이 각각 형성될 수 있다. 상기 희생 게이트 패턴(160)의 양 측의 상기 활성 패턴(ACT) 내에 상기 소스/드레인 영역들(SD)이 형성될 수 있고, 상기 희생 게이트 패턴(160) 및 상기 소스/드레인 영역들(SD)을 덮는 상기 층간 절연막(130)이 형성될 수 있다. 상기 희생 게이트 패턴(160) 및 상기 식각 정지 패턴(150)이 제거되어, 상기 게이트 스페이서들(GSP) 사이에 상기 갭 영역(180)이 형성될 수 있다. 이 후, 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)이 상기 갭 영역(180)의 하부 영역을 채우도록 형성될 수 있다.
도 17을 참조하면, 상기 게이트 스페이서들(GSP)의 상부들이 제거될 수 있고, 이에 따라, 상기 층간 절연막(130) 내에 상기 층간 절연막(130)의 내측면을 노출하는 리세스 영역(181)이 형성될 수 있다. 상기 리세스 영역(181)은 상기 층간 절연막(130)의 상기 내측면, 상기 게이트 전극(GE)의 상면, 상기 게이트 유전 패턴(GI)의 최상부면, 및 상기 게이트 스페이서들(GSP)의 최상부면들에 의해 정의될 수 있다. 상기 게이트 스페이서들(GSP)의 상기 상부들을 제거하는 것은, 상기 층간 절연막(130), 상기 게이트 전극(GE), 및 상기 게이트 유전 패턴(GI)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.
상기 층간 절연막(130) 상에 상기 리세스 영역(181)을 채우는 하부 캐핑막(미도시)이 형성될 수 있다. 상기 하부 캐핑막은 상기 리세스 영역(181)을 실질적으로 완전히 채우도록 형성될 수 있다. 상기 하부 캐핑막을 형성하는 것은 제1 증착 공정을 수행하는 것을 포함할 수 있다. 상기 제1 증착 공정은 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 낮은 분위기에서 수행될 수 있다. 일 예로, 상기 제1 증착 공정은 간접 수소 플라즈마 처리(indirect H2 plasma treatment)를 포함하거나, 수소 플라즈마 처리를 포함하지 않을 수 있다. 상기 하부 캐핑막은 일 예로, 실리콘 질화물을 포함할 수 있다. 이 후, 상기 하부 캐핑막이 상기 리세스 영역(181) 내에 원하는 두께로 남을 때까지 상기 하부 캐핑막이 식각되어 상기 하부 캐핑 패턴(110)이 형성될 수 있다.
이 후의 공정은 도 2, 도 9 및 도 10을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 19는 도 18의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 18 및 도 19를 참조하면, 상기 게이트 구조체(GS)는 제1 채널 영역(CH1)과 중첩하는 제1 게이트 구조체(GS1), 및 제2 채널 영역(CH2)과 중첩하는 제2 게이트 구조체(GS2)를 포함할 수 있다. 상기 제1 채널 영역(CH1)의 채널 길이(channel length)는 상기 제2 채널 영역(CH2)의 채널 길이보다 짧을 수 있다. 일부 실시예들에 따르면, 상기 제1 게이트 구조체(GS1) 및 상기 제2 게이트 구조체(GS2)의 각각은, 상기 게이트 전극(GE), 상기 게이트 유전 패턴(GI), 상기 게이트 스페이서들(GSP), 및 상기 캐핑 패턴(CAP)을 포함할 수 있다. 상기 캐핑 패턴(CAP)은 상기 상부 캐핑 패턴(120) 및 상기 하부 캐핑 패턴(110)을 포함할 수 있다. 상기 제1 게이트 구조체(GS1) 및 상기 제2 게이트 구조체(GS2)는, 서로 다른 게이트 길이(length)를 가지는 것을 제외하고, 실질적으로 서로 동일하게 구성될 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 소자를 설명하기 위한, 도 18의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 18 및 도 도 20을 참조하면, 상기 게이트 구조체(GS)는 제1 채널 영역(CH1)과 중첩하는 제1 게이트 구조체(GS1), 및 제2 채널 영역(CH2)과 중첩하는 제2 게이트 구조체(GS2)를 포함할 수 있다. 상기 제1 채널 영역(CH1)의 채널 길이(channel length)는 상기 제2 채널 영역(CH2)의 채널 길이보다 짧을 수 있다. 일부 실시예들에 따르면, 상기 제1 게이트 구조체(GS1) 및 상기 제2 게이트 구조체(GS2)의 각각은, 상기 게이트 전극(GE), 상기 게이트 유전 패턴(GI), 및 상기 게이트 스페이서들(GSP)을 포함할 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 캐핑 패턴(CAP)을 포함할 수 있다. 상기 캐핑 패턴(CAP)은 상기 상부 캐핑 패턴(120) 및 상기 하부 캐핑 패턴(110)을 포함할 수 있다. 이와 달리, 상기 제2 게이트 구조체(GS2)는 단일층의 캐핑 패턴(CAP_1)을 포함할 수 있다. 상기 단일층의 캐핑 패턴(CAP_1)은 상기 상부 캐핑 패턴(120)과 동일한 물질을 포함할 수 있고, 상기 상부 캐핑 패턴(120)을 형성하기 위한 증착 공정과 동일한 증착 공정을 수행하여 형성될 수 있다. 상기 하부 캐핑 패턴(110)은 상기 제1 게이트 구조체(GS1)에 한하여 선택적으로 제공될 수 있다. 상기 단일층의 캐핑 패턴(CAP_1)은 상기 제2 게이트 구조체(GS2)의 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)과 접할 수 있다. 상기 제2 게이트 구조체(GS2)의 상기 게이트 스페이서들(GSP)의 각각은, 상기 단일층의 캐핑 패턴(CAP_1)과 상기 층간 절연막(130) 사이에 개재될 수 있다.
본 발명의 개념에 따르면, 상기 캐핑 패턴(CAP)은 상기 상부 캐핑 패턴(120) 및 상기 하부 캐핑 패턴(110)을 포함하는 다층 구조로 형성될 수 있다. 상기 하부 캐핑 패턴(110)은 상대적으로 수소 플라즈마 밀도(H2 plasma density)가 낮은 분위기에서 수행되는 상기 제1 증착 공정에 의해 형성될 수 있다. 이 경우, 상기 제1 증착 공정 동안 수소가 상기 게이트 전극(GE)으로 확산되는 것이 최소화될 수 있고, 이 후, 상기 하부 캐핑 패턴(110)은 상기 상부 캐핑 패턴(120)을 형성하기 위한 상기 제2 증착 공정 동안 수소가 상기 게이트 전극(GE)으로 확산되는 것을 억제 또는 방지할 수 있다. 이에 따라, 상기 게이트 전극(GE)의 문턱 전압을 제어하는 것이 용이할 수 있다.
더하여, 상기 상부 캐핑 패턴(120)은 상기 콘택 홀들(140H)을 형성하는 상기 식각 공정에 대하여 상기 하부 캐핑 패턴(110)보다 큰 식각 내성(etching resistance)을 가질 수 있다. 상기 상부 캐핑 패턴(120)은 상기 하부 캐핑 패턴(110)의 상기 최상부면(110U)을 덮도록 형성될 수 있고, 이에 따라, 상기 콘택 홀들(140H)의 형성을 위한 상기 식각 공정 동안 상기 캐핑 패턴(CAP)의 손실이 최소화될 수 있다. 이에 따라, 상기 콘택 홀들(140H)의 형성을 위한 상기 식각 공정의 공정 마진이 유지될 수 있다.
따라서, 반도체 소자의 제조를 위한 제조 공정의 공정 마진을 확보함과 동시에, 상기 반도체 소자의 전기적 특성이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 ACT: 활성 패턴
ST: 소자분리막 GS: 게이트 구조체
GI: 게이트 유전패턴 GE: 게이트 전극
CAP: 캐핑패턴 GSP: 게이트 스페이서
110: 하부 캐핑 패턴 120: 상부 캐핑 패턴
130: 층간 절연막 140: 콘택들

Claims (20)

  1. 기판 상의 게이트 전극;
    상기 게이트 전극 상의 상부 캐핑 패턴; 및
    상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 하부 캐핑 패턴; 및
    상기 게이트 전극의 측면들 상에 있고, 상기 게이트 전극과 수평적으로 중첩하는 게이트 스페이서들을 포함하되,
    상기 하부 캐핑 패턴은 상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 제1 부분, 및 상기 제1 부분으로부터 상기 상부 캐핑 패턴의 측면들 상으로 각각 연장되는 제2 부분들을 포함하고,
    상기 상부 캐핑 패턴은 상기 하부 캐핑 패턴의 상기 제2 부분들 사이에 개재되는 돌출부, 및 상기 돌출부 상에 있고 상기 제2 부분들의 각각의 최상부면을 덮는 바디부를 포함하고,
    상기 상부 캐핑 패턴의 상기 바디부의 일 측면은 상기 하부 캐핑 패턴의 상기 제2 부분들의 각각의 일 측면에 정렬되고,
    상기 게이트 스페이서들의 각각은 상기 바디부의 상기 측면 및 상기 제2 부분들의 각각의 상기 측면과 접촉하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 상부 캐핑 패턴의 적어도 일부는 상기 하부 캐핑 패턴의 상기 제2 부분들 사이의 공간을 채우는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 하부 캐핑 패턴의 상기 제2 부분들의 각각의 상기 최상부면은 상기 기판에 대하여 상기 상부 캐핑 패턴의 상면보다 낮은 높이에 위치하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 기판 상에 제공되고, 상기 게이트 전극, 상기 하부 캐핑 패턴, 및 상기 상부 캐핑 패턴을 덮는 층간 절연막을 더 포함하되,
    상기 상부 캐핑 패턴의 상기 상면은 상기 층간 절연막의 상면과 공면을 이루고,
    상기 하부 캐핑 패턴의 상기 제2 부분들의 각각의 상기 최상부면은 상기 기판에 대하여 상기 층간 절연막의 상기 상면보다 낮은 높이에 위치하는 반도체 소자.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 게이트 전극의 양 측의 상기 기판에 전기적으로 연결되는 콘택들을 더 포함하되,
    상기 게이트 전극, 상기 하부 캐핑 패턴, 및 상기 상부 캐핑 패턴은 게이트 구조체를 구성하고,
    상기 게이트 구조체는 그 양 측에 상기 콘택들이 제공되는 제1 영역, 및 그 양 측에 상기 콘택들이 제공되지 않는 제2 영역을 포함하고,
    상기 게이트 구조체의 상기 제1 영역에서, 상기 상부 캐핑 패턴의 상기 바디부는 상기 콘택들과 접하는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 게이트 구조체의 상기 제2 영역에서, 상기 하부 캐핑 패턴의 상기 제2 부분들의 각각은 상기 상부 캐핑 패턴의 상기 돌출부와 상기 게이트 스페이서들의 각각 사이에 개재하고, 상기 상부 캐핑 패턴의 상기 바디부는 상기 게이트 스페이서들과 접하는 반도체 소자.
  8. 삭제
  9. 삭제
  10. 청구항 1에 있어서,
    상기 게이트 전극은 제1 게이트 전극이고, 상기 상부 캐핑 패턴 및 상기 하부 캐핑 패턴은 상기 제1 게이트 전극 상에 제공되는 다층 구조의 캐핑 패턴을 구성하고,
    상기 기판 상에 제공되는 제2 게이트 전극; 및
    상기 제2 게이트 전극 상의 추가적인 캐핑 패턴을 더 포함하되,
    상기 추가적인 캐핑 패턴은 상기 다층 구조의 캐핑 패턴과 다른 구조를 가지도록 제공되고,
    상기 제1 게이트 전극과 중첩하는 제1 채널 영역의 채널 길이는, 상기 제2 게이트 전극과 중첩하는 제2 채널 영역의 채널 길이보다 짧은 반도체 소자.
  11. 기판 상의 게이트 전극;
    상기 게이트 전극 상의 상부 캐핑 패턴;
    상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 하부 캐핑 패턴;
    상기 게이트 전극의 측면들 상에 있고, 상기 게이트 전극과 수평적으로 중첩하는 게이트 스페이서들; 및
    상기 기판 상에 제공되고, 상기 게이트 전극, 상기 상부 캐핑 패턴, 상기 하부 캐핑 패턴, 및 상기 게이트 스페이서들을 덮는 층간 절연막을 포함하되,
    상기 상부 캐핑 패턴의 상면은 상기 기판에 대하여 상기 층간 절연막의 상면과 동일한 높이에 위치하고,
    상기 하부 캐핑 패턴의 최상부면은 상기 기판에 대하여 상기 층간 절연막의 상기 상면보다 낮은 높이에 위치하고,
    상기 상부 캐핑 패턴은 바디부, 및 상기 바디부로부터 상기 하부 캐핑 패턴을 향하여 연장된 돌출부를 포함하고,
    상기 게이트 스페이서들의 각각은 상기 하부 캐핑 패턴, 및 상기 상부 캐핑 패턴의 상기 바디부와 접촉하고,
    상기 게이트 스페이서들의 각각은 상기 하부 캐핑 패턴을 사이에 두고 상기 상부 캐핑 패턴의 상기 돌출부로부터 이격되는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 상부 캐핑 패턴은 상기 하부 캐핑 패턴의 상기 최상부면과 접하는 반도체 소자.
  13. 청구항 11에 있어서,
    상기 하부 캐핑 패턴은 상기 게이트 전극과 상기 상부 캐핑 패턴 사이의 제1 부분, 및 상기 제1 부분으로부터 상기 상부 캐핑 패턴의 측면들 상으로 각각 연장되는 제2 부분들을 포함하고,
    상기 하부 캐핑 패턴의 상기 최상부면은 상기 하부 캐핑 패턴의 상기 제2 부분들의 각각의 최상부면인 반도체 소자.
  14. 청구항 13에 있어서,
    상기 상부 캐핑 패턴은 제1 폭을 갖는 상기 바디부, 및 상기 제1 폭보다 작은 제2 폭을 갖는 상기 돌출부를 포함하고,
    상기 돌출부는 상기 하부 캐핑 패턴의 상기 제2 부분들 사이에 개재되고, 상기 바디부는 상기 제2 부분들의 각각의 상기 최상부면을 덮는 반도체 소자.
  15. 청구항 14에 있어서,
    상기 하부 캐핑 패턴의 상기 제2 부분들의 각각의 상기 최상부면은 상기 기판에 대하여 상기 상부 캐핑 패턴의 상기 바디부의 상면보다 낮은 높이에 위치하는 반도체 소자.
  16. 청구항 14에 있어서,
    상기 하부 캐핑 패턴의 상기 제2 부분들의 각각은 상기 상부 캐핑 패턴의 상기 돌출부와 상기 게이트 스페이서들의 각각 사이에 개재하는 반도체 소자.
  17. 삭제
  18. 청구항 11에 있어서,
    상기 기판과 상기 게이트 전극 사이의 게이트 유전막을 더 포함하되,
    상기 게이트 유전막은 상기 게이트 전극의 측면들 상으로 연장되고 상기 상기 하부 캐핑 패턴과 접하는 반도체 소자.
  19. 청구항 11에 있어서,
    상기 게이트 전극은 제1 게이트 전극이고, 상기 상부 캐핑 패턴 및 상기 하부 캐핑 패턴은 상기 제1 게이트 전극 상에 제공되는 다층 구조의 캐핑 패턴을 구성하고,
    상기 기판 상에 제공되는 제2 게이트 전극; 및
    상기 제2 게이트 전극 상의 추가적인 캐핑 패턴을 더 포함하되,
    상기 추가적인 캐핑 패턴은 상기 상부 캐핑 패턴과 동일한 물질을 포함하는 단일층으로 구성되고,
    상기 제1 게이트 전극과 중첩하는 제1 채널 영역의 채널 길이는, 상기 제2 게이트 전극과 중첩하는 제2 채널 영역의 채널 길이보다 짧은 반도체 소자.
  20. 청구항 11에 있어서,
    상기 층간 절연막을 관통하고, 상기 게이트 전극의 양 측의 상기 기판에 전기적으로 연결되는 콘택들을 더 포함하되,
    상기 게이트 전극, 상기 하부 캐핑 패턴, 및 상기 상부 캐핑 패턴은 게이트 구조체를 구성하고,
    상기 게이트 구조체는 그 양 측에 상기 콘택들이 제공되는 제1 영역, 및 그 양 측에 상기 콘택들이 제공되지 않는 제2 영역을 포함하고,
    상기 게이트 구조체의 상기 제1 영역에서, 상기 상부 캐핑 패턴은 상기 콘택들과 접하는 반도체 소자.
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