CN109841673A - 半导体装置及其制造方法 - Google Patents

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Abstract

公开了半导体装置及其制造方法。半导体装置包括：栅电极，位于基底上；上覆盖图案，位于栅电极上；以及下覆盖图案，位于栅电极与上覆盖图案之间。下覆盖图案包括：第一部分，位于栅电极与上覆盖图案之间；以及多个第二部分，从第一部分延伸到上覆盖图案的对应的侧表面上。上覆盖图案覆盖第二部分中的每个的最顶表面。

Description

半导体装置及其制造方法
本申请要求于2017年11月29日在韩国知识产权局提交的第10-2017-016937号韩国专利申请的权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及半导体装置，更具体地，涉及包括场效应晶体管的半导体装置及其制造方法。
背景技术
半导体装置包括由金属氧化物半导体场效应晶体管(MOSFET)构成的集成电路。随着半导体装置的尺寸和设计规则逐渐减小，MOSFET的尺寸也逐渐缩小。MOSFET的缩小会使半导体装置的操作特性劣化。因此，正在开展各种研究来制造具有优异性能同时克服由于半导体装置的集成引起的限制的半导体装置。
发明内容
一些实施例提供了具有改善电特性的半导体装置及其制造方法。
一些实施例提供了半导体装置及其制造方法，其中，所述方法保持了工艺余量。
根据示例性实施例，本公开针对一种半导体装置，所述半导体装置包括：栅电极，位于基底上；上覆盖图案，位于栅电极上；以及下覆盖图案，位于栅电极与上覆盖图案之间，其中，下覆盖图案包括：第一部分，位于栅电极与上覆盖图案之间；以及多个第二部分，从第一部分延伸到上覆盖图案的对应的侧表面上，其中，上覆盖图案覆盖第二部分中的每个的最顶表面。
根据示例性实施例，本公开针对一种半导体装置，所述半导体装置包括：栅电极，位于基底上；上覆盖图案，位于栅电极上；下覆盖图案，位于栅电极与上覆盖图案之间；以及层间介电层，位于基底上并覆盖栅电极、上覆盖图案和下覆盖图案，其中，上覆盖图案的顶表面在竖直方向上相对于基底与层间介电层的顶表面位于同一高度处，其中，下覆盖图案的最顶表面在竖直方向上相对于基底位于比层间介电层的顶表面的高度低的高度处。
根据示例性实施例，本公开针对一种制造半导体装置的方法，所述方法包括：在基底上形成牺牲栅极图案和覆盖牺牲栅极图案的层间介电层；去除牺牲栅极图案以在层间介电层中形成间隙；在间隙中形成栅电极；在层间介电层上形成覆盖间隙的内表面和栅电极的顶表面的下覆盖层；在间隙中形成覆盖下覆盖层的一部分的掩模图案；去除下覆盖层的其它部分以在间隙中形成下覆盖图案，其中，下覆盖层的其它部分未被掩模图案覆盖；以及形成填充间隙的剩余部分的上覆盖图案。
附图说明
图1示出了示出根据示例性实施例的半导体装置的平面图。
图2示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图。
图3示出了示出图1的栅极结构的透视图。
图4至图10示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的制造半导体装置的方法。
图11示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的半导体装置。
图12和图13示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的制造半导体装置的方法。
图14示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的半导体装置。
图15示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的制造半导体装置的方法。
图16示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的半导体装置。
图17示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的制造半导体装置的方法。
图18示出了示出根据示例性实施例的半导体装置的平面图。
图19示出了沿图18的线I-I'和线II-II'截取的剖视图。
图20示出了沿图18的线I-I'和线II-II'截取的剖视图，所述剖视图示出了根据示例性实施例的半导体装置。
具体实施方式
在下文中，将结合附图详细描述一些实施例，以帮助清楚地理解发明构思。
图1示出了示出根据示例性实施例的半导体装置的平面图。图2示出了沿着图1的线I-I'、线II-II'和线II-III'截取的剖视图。图3示出了示出图1的栅极结构的透视图。
参照图1至图3，基底100可以在其上设置有限定有源图案ACT的器件隔离层ST。基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底，或者可以包括硅基底、锗基底或绝缘体上硅(SOI)基底。器件隔离层ST可以包括例如氧化物、氮化物或氮氧化物。有源图案ACT可以在与基底100的顶表面平行的方向D1上延伸。在一些实施例中，如图2中所示，器件隔离层ST可以具有与有源图案ACT的顶表面基本共面的顶表面。在其它实施例中，与图2中示出的不同，器件隔离层ST可以暴露有源图案ACT的上部的侧表面。在这种情况下，有源图案ACT可以包括被器件隔离层ST暴露的上部(或鳍)。
基底100可以在其上设置有跨过有源图案ACT的栅极结构GS。栅极结构GS可以在与基底100的顶表面平行的第二方向D2上延伸。第一方向D1和第二方向D2可以彼此交叉并且彼此垂直。栅极结构GS可以在基底100上设置为多个。多个栅极结构GS可以跨过有源图案ACT延伸，并且可以沿着第一方向D1彼此间隔开。
栅极结构GS可以包括跨过有源图案ACT延伸的栅电极GE、位于栅电极GE上的覆盖图案CAP、位于栅电极GE与基底100之间的栅极介电图案GI以及位于栅电极GE的侧表面上的栅极间隔件GSP。栅电极GE可以具有在第二方向D2上延伸的线性形状。栅极间隔件GSP可以对应地设置在栅电极GE的相对侧表面上，并且栅极间隔件GSP中的每个可以沿着栅电极GE的对应的侧表面在第二方向D2上延伸。栅极介电图案GI可以沿着栅电极GE的底表面在第二方向D2上延伸，并且可以沿着栅电极GE的在栅电极GE与每个栅极间隔件GSP之间的侧表面在第二方向D2上延伸。栅电极GE可以包括导电金属氮化物(例如，氮化钛、氮化钽等)和金属(例如，铝、钨等)中的一种或更多种。栅电极GE可以包括具有彼此不同的功函数的金属材料。栅极介电图案GI可以包括至少一层高k介电层。例如，栅极介电图案GI可以包括氧化铪、硅酸铪、氧化锆和硅酸锆中的一种或更多种。栅极间隔件GSP可以包括氮化物(例如，氮化硅)。
覆盖图案CAP可以沿着栅电极GE的顶表面在第二方向D2上延伸。覆盖图案CAP可以包括位于栅电极GE上的上覆盖图案120以及位于栅电极GE与上覆盖图案120之间的下覆盖图案110。当在平面图中观看时，下覆盖图案110和上覆盖图案120中的每个可以沿着栅电极GE的顶表面在第二方向D2上延伸。下覆盖图案110可以将上覆盖图案120与栅电极GE分开。例如，上覆盖图案120可以在竖直方向上跨过下覆盖图案110与栅电极GE间隔开。覆盖图案CAP还可以包括位于上覆盖图案120与下覆盖图案110之间的边界，并且上覆盖图案120与下覆盖图案110之间的边界可以包括氧化物。
下覆盖图案110可以包括在水平方向上位于栅电极GE与上覆盖图案120之间的第一部分110P1和在竖直方向上从第一部分110P1延伸到上覆盖图案120的对应的侧表面上的第二部分110P2。下覆盖图案110的第二部分110P2可以对应地设置在上覆盖图案120的相对侧表面上，并且第二部分110P2中的每个可以沿着上覆盖图案120的对应的侧表面在第二方向D2上延伸。下覆盖图案110的最顶表面可以是第二部分110P2中的每个的最顶表面。在其它实施例中，与所示的不同，下覆盖图案110的第二部分110P2中的每个可以具有在远离基底100的方向上逐渐变细的形状。例如，第二部分110P2中的每个可以具有在第一方向D1上的宽度，第二部分110P2中的每个的在第一方向D1上的宽度可以沿着远离基底100的方向(即，在竖直方向上)减小。当在剖面中观看时，下覆盖图案110可以成形为U形。栅极介电图案GI可以在栅极间隔件GSP中的每个与栅电极GE之间延伸，从而与下覆盖图案110接触。例如，栅极介电图案GI的最顶表面可以在第二部分110P2下方的区域处接触下覆盖图案110的下表面。
将理解的是，当元件被称为“连接”或“结合”到另一元件或“在”另一元件“上”时，该元件可以直接连接或直接结合到所述另一元件，或者直接在所述另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”另一元件、“直接结合”另一元件、或“直接在”另一元件“上”时，不存在中间元件。用于描述元件之间关系的其它词语应以类似的方式解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”等)。然而，除非上下文另有说明，否则如这里所使用的术语“接触”或“与……接触”表示直接连接(即，触碰)。
上覆盖图案120可以覆盖下覆盖图案110的最顶表面110U。例如，上覆盖图案120可以覆盖下覆盖图案110的第二部分110P2中的每个的最顶表面110U。上覆盖图案120可以与下覆盖图案110的最顶表面110U接触。下覆盖图案110的最顶表面110U可以在竖直方向上相对于基底100位于比上覆盖图案120的顶表面120U的高度低的高度处。上覆盖图案120的一部分可以置于下覆盖图案110的第二部分110P2之间。上覆盖图案120的所述一部分可以填充下覆盖图案110的第二部分110P2之间的空间。
上覆盖图案120可以包括主体120BP和从主体120BP朝向基底100突出的突起120PP。主体120BP可以具有第一宽度W1，突起120PP可以具有小于第一宽度W1的第二宽度W2。第一宽度W1可以是在沿着第一方向D1测量时主体120BP的最大宽度，第二宽度W2可以是在沿着第一方向D1测量时突起120PP的最大宽度。在图2中示出的示例中，主体120BP的宽度和突起120PP的宽度在竖直方向上可以是恒定的宽度。在一些实施例中，与所示的不同，当下覆盖图案110的第二部分110P2中的每个具有沿着竖直方向在远离基底100的方向上逐渐变细的形状时，突起120PP的第二宽度W2可以沿着竖直方向在远离基底100的方向上增大。上覆盖图案120的突起120PP可以置于下覆盖图案110的第二部分110P2之间，上覆盖图案120的主体120BP可以覆盖下覆盖图案110的第二部分110P2中的每个的最顶表面110U。上覆盖图案120的主体120BP可以与下覆盖图案110的第二部分110P2中的每个的最顶表面110U接触。下覆盖图案110的最顶表面110U可以在竖直方向上相对于基底100位于比上覆盖图案120的主体120BP的顶表面120U的高度低的高度处。下覆盖图案110和上覆盖图案120中的每个可以包括氮化物(例如，氮化硅)。
源/漏区SD可以在栅极结构GS的相对侧上设置在有源图案ACT中。例如，源/漏区SD可以在有源图案ACT中形成在栅极间隔件GSP中的相邻的栅极间隔件GSP之间。有源图案ACT可以具有位于栅极结构GS下方并且在竖直方向上与栅极结构GS叠置的部分，并且有源图案ACT的所述部分可以用作沟道区CH。层间介电层130可以设置在基底100上，且覆盖栅极结构GS和源/漏区SD。例如，在图2中，层间介电层130可以包围栅极结构GS的侧表面并覆盖源/漏区SD。层间介电层130可以具有与上覆盖图案120的顶表面120U(或与上覆盖图案120的主体120BP的顶表面120U)基本共面的顶表面130U。例如，层间介电层130的顶表面130U可以与上覆盖图案120的顶表面120U位于同一竖直高度处。下覆盖图案110的最顶表面110U(或下覆盖图案110的第二部分110P2中的每个的最顶表面110U)可以在竖直方向上相对于基底100位于比层间介电层130的顶表面130U的高度低的高度处。层间介电层130可以包括例如氧化硅层。
接触件140可以设置在栅极结构GS的相对侧上。接触件140可以穿透层间介电层130以与基底100电连接。接触件140可以在栅极结构GS的相对侧上电连接到对应的源/漏区SD。接触件140可以包括掺杂半导体、金属、金属硅化物和导电金属氮化物中的一种或更多种。
栅极结构GS可以包括第一区R1和第二区R2，第一区R1的相对侧设置有接触件140，第二区R2的相对侧设置为不具有接触件140。在栅极结构GS的第一区R1处，上覆盖图案120可以与接触件140接触。例如，在栅极结构GS的第一区R1处，上覆盖图案120的主体120BP可以与接触件140接触。在栅极结构GS的第二区R2处，栅极间隔件GSP可以延伸到覆盖图案CAP的对应的侧表面上，栅极间隔件GSP中的每个的最顶表面可以与层间介电层130的顶表面130U基本共面。在一些实施例中，栅极间隔件GSP可以具有随着栅极间隔件GSP更接近层间介电层130的顶表面130U而逐渐变细的形状。栅极间隔件GSP中的每个可以置于覆盖图案CAP与层间介电层130之间，并可以与覆盖图案CAP接触。例如，在栅极结构GS的第二区R2处，下覆盖图案110的第二部分110P2中的每个可以置于上覆盖图案120的突起120PP与栅极间隔件GSP中的每个之间，同时与栅极间隔件GSP中的每个接触。在栅极结构GS的第二区R2处，上覆盖图案120的主体120BP可以与栅极间隔件GSP接触。
栅极结构GS和源/漏区SD可以构成场效应晶体管。例如，栅极结构GS和源/漏区SD可以构成P型场效应晶体管。虽然未示出，但是层间介电层130可以在其上设置有连接到接触件140的布线。布线(未示出)可以通过接触件140电连接到源/漏区SD。
图4至图10示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的制造半导体装置的方法。
参照图4，可以在基底100上形成器件隔离层ST以限定有源图案ACT。可以使用STI(浅沟槽隔离)工艺以形成器件隔离层ST。有源图案ACT可以形成为在第一方向D1上延伸。
可以在基底100上顺序地形成蚀刻停止层(未示出)和牺牲栅极层(未示出)。蚀刻停止层可以包括例如氧化硅层。牺牲栅极层可以包括对于蚀刻停止层具有蚀刻选择性的材料。牺牲栅极层可以包括例如多晶硅。可以使牺牲栅极层图案化以形成牺牲栅极图案160。牺牲栅极图案160可以形成为在第二方向D2上延伸并且跨过有源图案ACT。牺牲栅极图案160的形成可以包括在牺牲栅极层上形成栅极掩模图案170以及通过使用栅极掩模图案170作为蚀刻掩模来蚀刻牺牲栅极层。栅极掩模图案170可以包括例如氮化硅。牺牲栅极层的蚀刻可以包括执行对于蚀刻停止层具有蚀刻选择性的蚀刻工艺。在形成牺牲栅极图案160之后，可以从牺牲栅极图案160的相对侧去除蚀刻停止层，使得可以在牺牲栅极图案160下方形成蚀刻停止图案150。蚀刻停止图案150可以沿着牺牲栅极图案160的底表面在第二方向D2上延伸。
可以在牺牲栅极图案160的侧表面上对应地形成栅极间隔件GSP。栅极间隔件GSP可以包括例如氮化硅。栅极间隔件GSP的形成可以包括在其上形成有牺牲栅极图案160的基底100上形成栅极间隔件层(未示出)以及各向异性地蚀刻栅极间隔件层。
可以在牺牲栅极图案160的相对侧上的有源图案ACT中形成源/漏区SD。源/漏区SD的形成可以包括例如执行选择性外延生长工艺以在牺牲栅极图案160的相对侧上的有源图案ACT中形成外延图案。可选择地，源/漏区SD的形成可以包括执行离子注入工艺以在牺牲栅极图案160的相对侧上的有源图案ACT中形成杂质掺杂区。
参照图5，可以在基底100上形成层间介电层130，以覆盖牺牲栅极图案160和源/漏区SD。层间介电层130可以包括例如氧化硅。可以使层间介电层130平坦化以暴露牺牲栅极图案160的顶表面和栅极间隔件GSP的顶表面。可以在使层间介电层130平坦化时去除栅极掩模图案170。
参照图6，可以去除牺牲栅极图案160和蚀刻停止图案150。因此，可以在层间介电层130中的栅极间隔件GSP之间形成间隙180。例如，可以在每对栅极间隔件GSP之间形成间隙180。间隙180的形成可以包括通过执行对于层间介电层130和栅极间隔件GSP具有蚀刻选择性的蚀刻工艺来蚀刻牺牲栅极图案160和蚀刻停止图案150。
可以在间隙180中形成栅极介电图案GI和栅电极GE。例如，栅极介电图案GI和栅电极GE的形成可以包括在层间介电层130上形成部分地填充间隙180的栅极介电层(未示出)，在栅极介电层上形成完全填充间隙180的栅电极层(未示出)，并且使栅极介电层和栅电极层平坦化直到层间介电层的顶表面130被暴露。平坦化工艺可以暴露栅极间隔件GSP的顶表面。可以在栅电极层的上部上蚀刻栅电极层，直到栅电极层在间隙180中达到期望的厚度以形成栅电极GE。此外，可以在栅极介电层的未被栅电极GE覆盖的上部上蚀刻栅极介电层，以形成栅极介电图案GI。栅极介电图案GI可以置于栅电极GE与基底100之间，并且可以在栅电极GE与栅极间隔件GSP中的每个之间延伸。在一些实施例中，栅极介电图案GI可以具有在竖直方向上相对于基底100与栅电极GE的顶表面位于基本同一水平处的最顶表面。栅电极GE和栅极介电图案GI可以填充间隙180的下部。
参照图7，可以在层间介电层130上形成下覆盖层182，以部分地填充间隙180的上部。下覆盖层182可以形成为共形地覆盖间隙180的上部的内表面、栅电极GE的顶表面以及栅极介电图案GI的最顶表面。下覆盖层182的形成可以包括在H2等离子体密度相对低的气氛下执行第一沉积工艺。例如，第一沉积工艺可以包括间接H2等离子体处理或不包括H2等离子体处理。第一沉积工艺可以是(或可以包括)在H2等离子体密度相对低的气氛下执行的原子层沉积工艺。下覆盖层182可以包括例如氮化硅。
可以在间隙180中形成掩模图案185以覆盖下覆盖层182的一部分。掩模图案185的形成可以包括形成填充间隙180的上部的剩余部分的掩模层以及蚀刻掩模层直到掩模层在间隙180的上部中在竖直方向上达到期望的厚度。掩模图案185可以包括例如旋涂硬掩模(SOH)材料(例如，含碳层)。
参照图8，可以去除下覆盖层182的未被掩模图案185覆盖的其它部分，以形成下覆盖图案110。下覆盖图案110可以置于掩模图案185与栅电极GE之间以及掩模图案185与栅极介电图案GI之间，并且可以在掩模图案185与每个栅极间隔件GSP之间延伸。下覆盖图案110的最顶表面110U可以在竖直方向上相对于基底100与掩模图案185的顶表面位于基本同一水平处。
参照图9，可以去除掩模图案185。可以通过执行灰化工艺和/或剥离工艺来去除掩模图案185。在去除掩模图案185之后，可以在层间介电层130上形成上覆盖层187以填充间隙180的剩余部分。上覆盖层187的形成可以包括在H2等离子体密度相对高的气氛下执行第二沉积工艺。例如，第二沉积工艺可以包括直接H2等离子体处理。第二沉积工艺可以是(或可以包括)在H2等离子体密度相对高的气氛下执行的原子层沉积工艺。上覆盖层187可以包括例如氮化硅。由于在H2等离子体密度比执行第一沉积工艺的气氛的H2等离子体密度相对高的气氛下执行第二沉积工艺，因此上覆盖层187可以具有比下覆盖层182的杂质含量小的杂质含量。因此，上覆盖层187可以形成为具有比下覆盖层182的密度大的密度。
参照图10，可以使上覆盖层187平坦化直到暴露层间介电层130。作为平坦化工艺的结果，可以在间隙180中局部地形成上覆盖图案120。下覆盖图案110和上覆盖图案120可以构成覆盖图案CAP。栅极结构GS可以由栅电极GE、栅极介电图案GI、覆盖图案CAP和栅极间隔件GSP构成或形成。
可以在栅极结构GS的相对侧上的层间介电层130中形成接触孔140H。接触孔140H可以在栅极结构GS的相对侧上暴露源/漏区SD。接触孔140H的形成可以包括执行蚀刻工艺以在对于覆盖图案CAP和栅极间隔件GSP具有蚀刻选择性的蚀刻条件下蚀刻层间介电层130。由于上覆盖层187形成为具有比下覆盖层182的密度大的密度，因此当执行蚀刻工艺以形成接触孔140H时，上覆盖图案120可以表现出比下覆盖图案110的抗蚀刻性大的抗蚀刻性。
通常，栅电极上的覆盖图案可以形成为包括氮化硅的单个图案。可以通过在H2等离子体密度相对高的气氛下执行的沉积工艺来形成覆盖图案。在这种情况下，当执行沉积工艺时，氢会扩散到栅电极中，因此，会难以控制栅电极的阈值电压。
根据某些实施例，覆盖图案CAP可以形成为包括上覆盖图案120和下覆盖图案110的多层结构。可以通过在H2等离子体密度相对高的气氛下执行第二沉积工艺来形成上覆盖图案120，并且可以通过在H2等离子体密度相对低的气氛下执行第一沉积工艺来形成下覆盖图案110。在这种情况下，可以在第一沉积工艺期间使氢扩散到栅电极GE中最小化或者减少氢扩散到栅电极GE中，此后，下覆盖图案110可以在用于形成上覆盖图案120的第二沉积工艺期间抑制或防止氢扩散到栅电极GE中。因此，可以更容易地控制栅电极GE的阈值电压。
此外，当执行蚀刻工艺以形成接触孔140H时，上覆盖图案120可以表现出比下覆盖图案110的抗蚀刻性大的抗蚀刻性。上覆盖图案120可以形成为覆盖下覆盖图案110的最顶表面110U，在这种情况下，下覆盖图案110可以在用于形成接触孔140H的蚀刻工艺期间最少地暴露。因此，在用于形成接触孔140H的蚀刻工艺期间，可以能够使覆盖图案CAP的损失最小化或防止覆盖图案CAP的损失，并且能够保持蚀刻工艺的工艺余量。
因此，不仅可以在制造半导体装置中安全地获得工艺余量，而且半导体装置还可以具有电特性的改善。
返回参照图1和图2，可以在接触孔140H中形成接触件140。接触件140的形成可以包括在层间介电层130上形成填充接触孔140H的导电层以及使导电层平坦化直到暴露层间介电层130。接触件140可以包括例如掺杂半导体、金属、金属硅化物和导电金属氮化物中的一种或更多种。虽然未示出，但是可以在层间介电层130上形成布线(未示出)以与接触件140连接。布线可以通过接触件140电连接到源/漏区SD。
图11示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的半导体装置。为了简化说明，下面的描述将集中于与参照图1至图3所讨论的半导体装置的差异。
参照图1和图11，覆盖图案CAP可以包括上覆盖图案120和下覆盖图案110。上覆盖图案120可以跨过下覆盖图案110与栅电极GE间隔开。此外，上覆盖图案120可以跨过下覆盖图案110与栅极间隔件GSP中的每个间隔开。例如，下覆盖图案110可以位于上覆盖图案120与栅电极GE之间以及位于上覆盖图案120与栅极间隔件GSP之间。
下覆盖图案110可以包括位于栅电极GE与上覆盖图案120之间的第一部分110P1和从第一部分110P1延伸到上覆盖图案120的对应的侧表面上的第二部分110P2。当在剖面中观看时，下覆盖图案110可以成形为U形。栅极介电图案GI可以在栅极间隔件GSP中的每个与栅电极GE之间延伸，从而与下覆盖图案110接触。例如，栅极介电图案GI的最顶表面可以与下覆盖图案110的下表面接触。另外，栅极间隔件GSP中的每个可以具有与下覆盖图案110接触的最顶表面。在一些实施例中，栅极间隔件GSP的最顶表面可以是从栅极间隔件GSP的一个侧表面延伸到栅极间隔件GSP的另一侧表面并且面向下覆盖图案110的倾斜表面。
上覆盖图案120可以包括主体120BP和从主体120BP朝向基底100突出的突起120PP。主体120BP可以具有第一宽度W1，突起120PP可以具有比第一宽度W1小的第二宽度W2。在一些实施例中，第一宽度W1可以是第一宽度范围，第二宽度W2可以是第二宽度范围，第一宽度范围可以比第二宽度范围大。例如，主体120BP可以具有在竖直方向上减小的第一宽度W1(例如，第一宽度在主体120BP的底部处较大并且在主体120BP的顶部处较小)，突起120PP可以具有在竖直方向上增大的第二宽度W2(例如，第二宽度在突起120PP的底部处较小并且在突起120PP的顶部处较大)。在该示例中，主体120BP的最宽的第一宽度W1比突起120PP的最宽的第二宽度W2大。
上覆盖图案120的突起120PP可以置于下覆盖图案110的第二部分110P2之间，上覆盖图案120的主体120BP的一部分可以覆盖下覆盖图案110的第二部分110P2中的每个的最顶表面110U。下覆盖图案110的最顶表面110U可以在竖直方向上相对于基底100位于比上覆盖图案120的主体120BP的顶表面120U的高度低的高度处。层间介电层130的顶表面130U可以与上覆盖图案120的顶表面120U(或者与上覆盖图案120的主体120BP的顶表面120U)基本共面。
栅极结构GS可以包括第一区R1和第二区R2，第一区R1的相对侧设置有接触件140，第二区R2的相对侧设置为不具有接触件140。在栅极结构GS的第一区R1处，覆盖图案CAP可以与接触件140接触。例如，在栅极结构GS的第一区R1处，下覆盖图案110可以与接触件140接触。例如，在栅极结构GS的第一区R1处，下覆盖图案110的第二部分110P2中的每个可以与接触件140接触，并且可以置于接触件140与上覆盖图案120的突起120PP之间。下覆盖图案110的第二部分110P2可以将上覆盖图案120的突起120PP与接触件140分开。在栅极结构GS的第一区R1处，上覆盖图案120的主体120BP可以与接触件140接触。在栅极结构GS的第二区R2处，覆盖图案CAP可以与层间介电层130接触。例如，在栅极结构GS的第二区R2处，下覆盖图案110的第二部分110P2中的每个可以与层间介电层130接触，并且可以置于层间介电层130与上覆盖图案120的突起120PP之间。下覆盖图案110的第二部分110P2可以将上覆盖图案120的突起120PP与层间介电层130分开。在栅极结构GS的第二区R2处，上覆盖图案120的主体120BP可以与层间介电层130接触。
图12和图13示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的制造半导体装置的方法。例如，图12和图13示出了制造图11的半导体装置的示例性方法。为了简化说明，下面的描述将集中于与参照图4至图10所讨论的制造方法的差异。
如参照图4至图6所讨论的，基底100可以在其上设置有限定有源图案ACT的器件隔离层ST和跨过有源图案ACT延伸的牺牲栅极图案160。可以在牺牲栅极图案160下方形成蚀刻停止图案150，并且可以在牺牲栅极图案160的对应的侧表面上形成栅极间隔件GSP。可以在牺牲栅极图案160的相对侧上的有源图案ACT中形成源/漏区SD，可以形成层间介电层130以覆盖牺牲栅极图案160和源/漏区SD。可以去除牺牲栅极图案160和蚀刻停止图案150以在层间介电层130中的栅极间隔件GSP之间形成间隙180。可以形成栅电极GE和栅极介电图案GI以填充间隙180的下部。
参照图12，可以去除栅极间隔件GSP的上部，因此，层间介电层130可以在其中设置有暴露层间介电层130的内表面的凹陷区域181。凹陷区域181可以由层间介电层130的内表面、栅电极GE的顶表面、栅极介电图案GI的最顶表面以及栅极间隔件GSP的最顶表面限定。栅极间隔件GSP的上部的去除可以包括执行对于层间介电层130、栅电极GE和栅极介电图案GI具有蚀刻选择性的蚀刻工艺。
可以在层间介电层130上形成下覆盖层182，以部分地填充凹陷区域181。下覆盖层182可以形成为共形地覆盖凹陷区域181的内表面。可以在凹陷区域181中形成掩模图案185，以部分地覆盖下覆盖层182。下覆盖层182和掩模图案185的形成可以与参照图7所讨论的制造方法基本相同。
参照图13，可以去除下覆盖层182的未被掩模图案185覆盖的其它部分，以形成下覆盖图案110。下覆盖图案110可以置于掩模图案185与栅电极GE之间以及掩模图案185与栅极介电图案GI之间，并且可以延伸到掩模图案185的侧表面上。下覆盖图案110的最顶表面110U可以在竖直方向上相对于基底100与掩模图案185的顶表面位于基本同一水平处。
后续工艺可以与参照图2、图9和图10所讨论的制造方法基本相同。
图14示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的半导体装置。为了简化说明，下面的描述将集中于与参照图1至图3所讨论的半导体装置的差异。
参照图1和图14，覆盖图案CAP可以包括位于栅电极GE上的上覆盖图案120和位于栅电极GE与上覆盖图案120之间的下覆盖图案110。当在平面中观看时，下覆盖图案110和上覆盖图案120中的每个可以沿着栅电极GE的顶表面在第二方向D2上延伸。上覆盖图案120可以跨过下覆盖图案110与栅电极GE间隔开。例如，下覆盖图案110可以位于上覆盖图案120与栅电极GE之间以及位于上覆盖图案120与栅极介电图案GI之间。
当在剖面中观看时，下覆盖图案110和上覆盖图案120中的每个可以具有矩形形状。栅极介电图案GI可以在栅极间隔件GSP中的每个与栅电极GE之间延伸，从而与下覆盖图案110接触。例如，栅极介电图案GI的最顶表面可以与下覆盖图案110的底表面接触。上覆盖图案120可以覆盖下覆盖图案110的最顶表面110U，层间介电层130的顶表面130U可以与上覆盖图案120的顶表面120U基本共面。下覆盖图案110的最顶表面110U可以在竖直方向上相对于基底100位于比层间介电层130的顶表面130U的高度低的高度处。上覆盖图案120可以与下覆盖图案110的最顶表面110U接触。
栅极结构GS可以包括第一区R1和第二区R2，第一区R1的相对侧设置有接触件140，第二区R2的相对侧设置为不具有接触件140。在栅极结构GS的第一区R1处，上覆盖图案120可以与接触件140接触。在栅极结构GS的第二区R2处，栅极间隔件GSP可以延伸到覆盖图案CAP的对应的侧表面上，栅极间隔件GSP中的每个的最顶表面可以与层间介电层130的顶表面130U基本共面。栅极间隔件GSP中的每个可以置于覆盖图案CAP与层间介电层130之间，并且与下覆盖图案110和上覆盖图案120接触。
图15示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的制造半导体装置的方法。例如，图15示出了制造图14的半导体装置的示例性方法。为了简化说明，下面的描述将集中于与参照图4至图10所讨论的制造方法的差异。
如参照图4至图6所讨论的，基底100可以在其上设置有限定有源图案ACT的器件隔离层ST和跨过有源图案ACT的牺牲栅极图案160。可以在牺牲栅极图案160下方形成蚀刻停止图案150，并且可以在牺牲栅极图案160的对应的侧表面上形成栅极间隔件GSP。可以在牺牲栅极图案160的相对侧上的有源图案ACT中形成源/漏区SD，可以形成层间介电层130以覆盖牺牲栅极图案160和源/漏区SD。可以去除牺牲栅极图案160和蚀刻停止图案150以在栅极间隔件GSP之间形成间隙180。可以形成栅电极GE和栅极介电图案GI以填充间隙180的下部。
参照图15，可以在层间介电层130上形成下覆盖层(未示出)以填充间隙180的上部。下覆盖层可以形成为基本上完全填充间隙180的上部。下覆盖层的形成可以包括执行第一沉积工艺。可以在其H2等离子体密度相对低的气氛下执行第一沉积工艺。例如，第一沉积工艺可以包括间接H2等离子体处理或不包括H2等离子体处理。下覆盖层可以包括例如氮化硅。可以蚀刻下覆盖层直到在间隙180中在竖直方向上达到期望的厚度或深度，以形成下覆盖图案110。
后续工艺可以与参照图2、图9和图10所讨论的制造方法基本相同。
图16示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的半导体装置。为了简化说明，下面的描述将集中于与参照图1至图3所讨论的半导体装置的差异。
参照图1和图16，覆盖图案CAP可以包括栅电极GE上的上覆盖图案120和栅电极GE与上覆盖图案120之间的下覆盖图案110。在平面图中观看时，下覆盖图案110和上覆盖图案120中的每个可以沿着栅电极GE的顶表面在第二方向D2上延伸。上覆盖图案120可以跨过下覆盖图案110与栅电极GE间隔开。此外，上覆盖图案120可以跨过下覆盖图案110与栅极间隔件GSP中的每个间隔开。例如，下覆盖图案110可以位于上覆盖图案120与栅电极GE之间以及位于上覆盖图案120与栅极间隔件GSP之间。
栅极介电图案GI可以在栅极间隔件GSP中的每个与栅电极GE之间延伸，从而与下覆盖图案110接触。栅极间隔件GSP中的每个可以具有与下覆盖图案110接触的最顶表面。上覆盖图案120可以覆盖下覆盖图案110的最顶表面110U，层间介电层130的顶表面130U可以与上覆盖图案120的顶表面120U基本共面。下覆盖图案110的最顶表面110U可以在竖直方向上相对于基底100位于比层间介电层130的顶表面130U的高度低的高度处。上覆盖图案120可以与下覆盖图案110的最顶表面110U接触。在一些实施例中，栅极间隔件GSP的最顶表面可以是从栅极间隔件GSP的一个侧表面延伸到栅极间隔件GSP的另一侧表面并且面向下覆盖图案110的倾斜表面。
栅极结构GS可以包括第一区R1和第二区R2，第一区R1的相对侧设置有接触件140，第二区R2的相对侧设置为不具有接触件140。在栅极结构GS的第一区R1处，下覆盖图案110和上覆盖图案120可以与接触件140接触。在栅极结构GS的第二区R2处，下覆盖图案110和上覆盖图案120可以与层间介电层130接触。
图17示出了沿图1的线I-I'、线II-II'和线III-III'截取的剖视图，所述剖视图示出了根据示例性实施例的制造半导体装置的方法。例如，图17示出了制造图16的半导体装置的示例性方法。为了简化说明，下面的描述将集中于与参照图4至图10所讨论的制造方法的差异。
如参照图4至图6所讨论的，基底100可以在其上设置有限定有源图案ACT的器件隔离层ST和跨过有源图案ACT的牺牲栅极图案160。可以在牺牲栅极图案160下方形成蚀刻停止图案150，并且可以在牺牲栅极图案160的对应的侧表面上形成栅极间隔件GSP。可以在牺牲栅极图案160的相对侧上的有源图案ACT中形成源/漏区SD，可以形成层间介电层130以覆盖牺牲栅极图案160和源/漏区SD。可以去除牺牲栅极图案160和蚀刻停止图案150以在栅极间隔件GSP之间形成间隙180。可以形成栅电极GE和栅极介电图案GI以填充间隙180的下部。
参照图17，可以去除栅极间隔件GSP的上部，因此，层间介电层130可以在其中设置有暴露层间介电层130的内表面的凹陷区域181。凹陷区域181可以由层间介电层130的内表面、栅电极GE的顶表面、栅极介电图案GI的最顶表面和栅极间隔件GSP的最顶表面限定。栅极间隔件GSP的上部的去除可以包括执行对于层间介电层130、栅电极GE和栅极介电图案GI具有蚀刻选择性的蚀刻工艺。
可以在层间介电层130上形成下覆盖层(未示出)，以填充凹陷区域181。下覆盖层可以形成为基本上完全填充凹陷区域181。下覆盖层的形成可以包括执行第一沉积工艺。可以在H2等离子体密度相对低的气氛下执行第一沉积工艺。例如，第一沉积工艺可以包括间接H2等离子体处理或不包括H2等离子体处理。下覆盖层可以包括例如氮化硅。可以蚀刻下覆盖层直到在凹陷区域181中在竖直方向上达到期望的厚度或深度，以形成下覆盖图案110。
后续工艺可以与参照图2、图9和图10所讨论的制造方法基本相同。
图18示出了示出根据示例性实施例的半导体装置的平面图。图19示出了沿图18的线I-I'和线II-II'截取的剖视图。为了简化说明，下面的描述将集中于与参照图1至图3所讨论的半导体装置的差异。
参照图18和图19，栅极结构GS可以包括与第一沟道区CH1叠置的第一栅极结构GS1和与第二沟道区CH2叠置的第二栅极结构GS2。第一沟道区CH1可以具有比第二沟道区CH2的沟道长度(例如，在方向D1上的长度)小的沟道长度(例如，在方向D1上的长度)。在一些实施例中，第一栅极结构GS1和第二栅极结构GS2中的每个可以包括栅电极GE、栅极介电图案GI、栅极间隔件GSP和覆盖图案CAP。覆盖图案CAP可以包括上覆盖图案120和下覆盖图案110。除了彼此不同的栅极长度之外，第一栅极结构GS1和第二栅极结构GS2可以被构造为彼此基本相同。例如，在图18和图19的实施例中，第一栅极结构GS1在方向D1上的宽度可以比第二栅极结构GS2在方向D1上的宽度小。
图20示出了沿图18的线I-I'和线II-II'截取的剖视图，所述剖视图示出了根据示例性实施例的半导体装置。为了简化说明，下面的描述将集中于与参照图1至图3所讨论的半导体装置的差异。
参照图18和图20，栅极结构GS可以包括与第一沟道区CH1叠置的第一栅极结构GS1和与第二沟道区CH2叠置的第二栅极结构GS2。第一沟道区CH1可以具有比第二沟道区CH2的沟道长度(例如，在方向D1上的长度)小的沟道长度(例如，在方向D1上的长度)。在一些实施例中，第一栅极结构GS1和第二栅极结构GS2中的每个可以包括栅电极GE、栅极介电图案GI和栅极间隔件GSP。第一栅极结构GS1可以包括覆盖图案CAP。覆盖图案CAP可以包括上覆盖图案120和下覆盖图案110。相反，第二栅极结构GS2可以包括单层覆盖图案CAP_1。单层覆盖图案CAP_1可以包括与上覆盖图案120的材料相同的材料，并且可以通过执行与用于形成上覆盖图案120的沉积工艺相同的沉积工艺来形成。下覆盖图案110可以选择性地仅提供给第一栅极结构GS1。单层覆盖图案CAP_1可以与包括在第二栅极结构GS2中的栅电极GE和栅极介电图案GI接触。包括在第二栅极结构GS2中的栅极间隔件GSP中的每个可以置于单层覆盖图案CAP_1与层间介电层130之间。
根据某些示例性实施例，覆盖图案CAP可以形成为包括上覆盖图案120和下覆盖图案110的多层结构。下覆盖图案110可以通过在H2等离子体密度相对低的气氛下执行的第一沉积工艺来形成。在这种情况下，可以在第一沉积工艺期间使氢扩散到栅电极GE中最小化或者减少氢扩散到栅电极GE中，此后，下覆盖图案110可以在用于形成上覆盖图案120的第二沉积工艺期间抑制或防止氢扩散到栅电极GE中。因此，可以容易控制栅电极GE的阈值电压。
此外，当执行蚀刻工艺以形成接触孔140H时，上覆盖图案120可以表现出比下覆盖图案110的抗蚀刻性大的抗蚀刻性。上覆盖图案120可以形成为覆盖下覆盖图案110的最顶表面110U，因此，在用于形成接触孔140H的蚀刻工艺期间，可以使覆盖图案CAP损失最小化，或者防止覆盖图案CAP损失。因此，在用于形成接触孔140H的蚀刻工艺期间可以保持工艺余量。
因此，不仅可以在制造半导体装置中安全地获得工艺余量，而且半导体装置可以具有电特性的改善。
前述描述提供了用于解释发明构思的示例性实施例。因此，发明构思不限于上述实施例，并且本领域普通技术人员将理解的是，在不脱离发明构思的精神和基本特征的情况下，可以在其中进行形式和细节上的变化。

Claims (25)

1.一种半导体装置，所述半导体装置包括：
栅电极，位于基底上；
上覆盖图案，位于栅电极上；以及
下覆盖图案，位于栅电极与上覆盖图案之间，
其中，下覆盖图案包括：
第一部分，位于栅电极与上覆盖图案之间；以及
多个第二部分，从第一部分延伸到上覆盖图案的对应的侧表面上，
其中，上覆盖图案覆盖第二部分中的每个的最顶表面。
2.根据权利要求1所述的半导体装置，其中，上覆盖图案的至少一部分填充下覆盖图案的第二部分之间的空间。
3.根据权利要求2所述的半导体装置，其中，下覆盖图案的第二部分中的每个的最顶表面在竖直方向上相对于基底位于比上覆盖图案的顶表面的高度低的高度处。
4.根据权利要求3所述的半导体装置，所述半导体装置还包括：
层间介电层，位于基底上并覆盖栅电极、下覆盖图案和上覆盖图案，
其中，上覆盖图案的顶表面与层间介电层的顶表面共面，并且
其中，下覆盖图案的第二部分中的每个的最顶表面在竖直方向上相对于基底位于比层间介电层的顶表面的高度低的高度处。
5.根据权利要求1所述的半导体装置，其中，所述上覆盖图案包括：
主体，具有第一宽度；以及
突起，具有比第一宽度小的第二宽度，突起从主体朝向基底延伸，
其中，突起置于下覆盖图案的第二部分之间，并且
其中，主体覆盖第二部分中的每个的最顶表面。
6.根据权利要求5所述的半导体装置，所述半导体装置还包括：
多个接触件，在栅电极的相对侧上电连接到基底，
其中，栅电极、下覆盖图案和上覆盖图案构成栅极结构，
其中，栅极结构包括：
第一区，其相对侧设置有接触件；以及
第二区，其相对侧设置为不具有接触件，并且
其中，上覆盖图案的主体在栅极结构的第一区处与接触件接触。
7.根据权利要求6所述的半导体装置，所述半导体装置还包括：
多个栅极间隔件，位于栅电极的对应的侧表面上，
其中，在栅极结构的第二区处，下覆盖图案的第二部分中的每个置于上覆盖图案的突起与栅极间隔件中的对应的栅极间隔件之间，并且
其中，上覆盖图案的主体与栅极间隔件接触。
8.根据权利要求6所述的半导体装置，所述半导体装置还包括：
多个栅极间隔件，位于栅电极的对应的侧表面上；以及
层间介电层，位于基底上并覆盖栅电极、下覆盖图案、上覆盖图案、多个接触件和多个栅极间隔件，
其中，上覆盖图案跨过下覆盖图案与栅极间隔件间隔开，并且
其中，下覆盖图案的第二部分中的每个和上覆盖图案的主体在栅极结构的第二区处与层间介电层接触。
9.根据权利要求8所述的半导体装置，其中，栅极间隔件中的每个的最顶表面与下覆盖图案接触。
10.根据权利要求1所述的半导体装置，其中，栅电极是第一栅电极，
其中，上覆盖图案和下覆盖图案在第一栅电极上构成多层覆盖图案，
其中，半导体装置还包括：
第二栅电极，位于基底上；以及
附加覆盖图案，位于第二栅电极上，
其中，附加覆盖图案具有与多层覆盖图案的结构不同的结构，并且
其中，与第一栅电极叠置的第一沟道区在水平方向上的第一沟道长度小于与第二栅电极叠置的第二沟道区在水平方向上的第二沟道长度。
11.一种半导体装置，所述半导体装置包括：
栅电极，位于基底上；
上覆盖图案，位于栅电极上；
下覆盖图案，位于栅电极与上覆盖图案之间；以及
层间介电层，位于基底上并覆盖栅电极、上覆盖图案和下覆盖图案，
其中，上覆盖图案的顶表面在竖直方向上相对于基底与层间介电层的顶表面位于同一高度处，并且
其中，下覆盖图案的最顶表面在竖直方向上相对于基底位于比层间介电层的顶表面的高度低的高度处。
12.根据权利要求11所述的半导体装置，其中，上覆盖图案与下覆盖图案的最顶表面接触。
13.根据权利要求11所述的半导体装置，其中，下覆盖图案包括：
第一部分，位于栅电极与上覆盖图案之间；以及
多个第二部分，从第一部分延伸到上覆盖图案的对应的侧表面上，
其中，下覆盖图案的最顶表面是下覆盖图案的第二部分中的每个的最顶表面。
14.根据权利要求13所述的半导体装置，其中，上覆盖图案包括：
主体，在水平方向上具有第一宽度；以及
突起，在水平方向上具有比第一宽度小的第二宽度，突起在竖直方向上从主体朝向基底延伸，
其中，突起置于下覆盖图案的第二部分之间，并且
其中，主体覆盖第二部分中的每个的最顶表面。
15.根据权利要求14所述的半导体装置，其中，下覆盖图案的第二部分中的每个的最顶表面在竖直方向上相对于基底位于比上覆盖图案的主体的顶表面的高度低的高度处。
16.根据权利要求14所述的半导体装置，所述半导体装置还包括：
多个栅极间隔件，位于栅电极的对应的侧表面上；
其中，下覆盖图案的第二部分中的每个置于上覆盖图案的突起与栅极间隔件中的对应的栅极间隔件之间，并且
其中，上覆盖图案的主体与栅极间隔件接触。
17.根据权利要求14所述的半导体装置，所述半导体装置还包括：
多个栅极间隔件，位于栅电极的对应的侧表面上，
其中，上覆盖图案跨过下覆盖图案与栅极间隔件间隔开，
其中，下覆盖图案的第二部分将上覆盖图案的突起与层间介电层分开，并且
其中，上覆盖图案的主体与层间介电层接触。
18.根据权利要求11所述的半导体装置，所述半导体装置还包括：
栅极介电图案，位于基底与栅电极之间，
其中，栅极介电图案在竖直方向上延伸到栅电极的侧表面上并与下覆盖图案接触。
19.根据权利要求11所述的半导体装置，其中，栅电极是第一栅电极，
其中，上覆盖图案和下覆盖图案在第一栅电极上构成多层覆盖图案，
其中，半导体装置还包括：
第二栅电极，位于基底上；以及
附加覆盖图案，位于第二栅电极上，
其中，附加覆盖图案包括单层结构，所述单层结构包括与上覆盖图案的材料相同的材料，并且
其中，与第一栅电极叠置的第一沟道区在水平方向上的第一沟道长度小于与第二栅电极叠置的第二沟道区在水平方向上的第二沟道长度。
20.根据权利要求11所述的半导体装置，所述装置还包括：
多个接触件，穿透层间介电层并在栅电极的相对侧上电连接到基底，
其中，栅电极、下覆盖图案和上覆盖图案构成栅极结构，
其中，栅极结构包括第一区和第二区，第一区的相对侧设置有接触件，第二区的相对侧设置为不具有接触件，并且
其中，上覆盖图案在栅极结构的第一区处与接触件接触。
21.根据权利要求11所述的半导体装置，其中，上覆盖图案与下覆盖图案之间的边界包括氧化物。
22.一种制造半导体装置的方法，所述方法包括：
在基底上形成牺牲栅极图案和覆盖牺牲栅极图案的层间介电层；
去除牺牲栅极图案以在层间介电层中形成间隙；
在间隙中形成栅电极；
在层间介电层上形成覆盖间隙的内表面和栅电极的顶表面的下覆盖层；
在间隙中形成覆盖下覆盖层的一部分的掩模图案；
去除下覆盖层的其它部分以在间隙中形成下覆盖图案，其中，下覆盖层的所述其它部分未被掩模图案覆盖；以及
形成填充间隙的剩余部分的上覆盖图案。
23.根据权利要求22所述的方法，其中，形成下覆盖层的步骤包括执行第一沉积工艺，
其中，第一沉积工艺包括间接H2等离子体处理或者不包括H2等离子体处理。
24.根据权利要求23所述的方法，其中，形成上覆盖图案的步骤包括：
在层间介电层上形成填充间隙的所述剩余部分的上覆盖层；以及
使上覆盖层平坦化直到暴露层间介电层的顶表面，
其中，形成上覆盖层的步骤包括执行第二沉积工艺，第二沉积工艺包括直接H2等离子体处理。
25.根据权利要求22所述的方法，其中，形成下覆盖层的步骤包括执行第一沉积工艺，
其中，形成上覆盖图案的步骤包括执行第二沉积工艺以形成上覆盖层，并且
其中，在比执行第二沉积工艺下的气氛的H2等离子体密度小的H2等离子体密度气氛下执行第一沉积工艺。
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