CN107689347B - 制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法包括：图案化衬底以形成有源鳍，在衬底上形成交叉有源鳍的牺牲栅极图案，去除牺牲栅极图案以形成暴露有源鳍的间隙区，以及在由间隙区暴露的有源鳍中形成分离区。形成分离区包括在暴露的有源鳍中形成氧化物层、以及以杂质注入到暴露的有源鳍中而形成杂质区。

Description

制造半导体器件的方法
技术领域
示例实施方式涉及制造半导体器件的方法，更具体地，涉及制造包括鳍式场效应晶体管(FINFET)的半导体器件的方法。
背景技术
半导体器件可以包括包含金属氧化物半导体场效应晶体管(MOS-FET)的集成电路(IC)。随着这样的半导体器件的尺寸和设计规则减小，MOS-FET正越来越被按比例缩小。MOS-FET的尺寸的减小可能导致半导体器件的操作性能劣化。正在进行各种各样的研究以克服与半导体器件的按比例缩小相关的技术限制并实现半导体器件的高性能。
发明内容
示例实施方式能提供制造能够改善电特性的半导体器件的方法。
在一些实施方式中，本公开涉及一种制造半导体器件的方法，该方法包括：图案化衬底以形成有源鳍；在衬底上形成交叉有源鳍的牺牲栅极图案；去除牺牲栅极图案以形成暴露有源鳍的间隙区；以及在由间隙区暴露的有源鳍中形成分离区，其中形成分离区包括在暴露的有源鳍中形成氧化物层以及以杂质注入到暴露的有源鳍中而形成杂质区。
在一些实施方式中，本公开涉及一种制造半导体器件的方法，该方法包括：在衬底上形成在第一方向上延伸的有源鳍；在衬底上在垂直于第一方向的第二方向上形成覆盖有源鳍并彼此间隔开的第一牺牲栅极图案、第二牺牲栅极图案和第三牺牲栅极图案；去除第一牺牲栅极图案、第二牺牲栅极图案和第三牺牲栅极图案以形成暴露有源鳍的部分的第一间隙区、第二间隙区和第三间隙区；仅在有源鳍的由第二间隙区暴露的部分中形成氧化物层，其中第二间隙区设置在第一间隙区与第三间隙区之间；以及形成分别填充第一间隙区、第二间隙区和第三间隙区的第一栅极图案、第二栅极图案和第三栅极图案。
在一些实施方式中，本公开涉及一种制造半导体器件的方法，该方法包括：图案化衬底以形成从衬底的表面突出的有源鳍；在衬底上在垂直于第一方向的第二方向上形成覆盖有源鳍并彼此间隔开的第一牺牲栅极图案、第二牺牲栅极图案和第三牺牲栅极图案；去除第一牺牲栅极图案、第二牺牲栅极图案和第三牺牲栅极图案以形成暴露有源鳍的部分的第一间隙区、第二间隙区和第三间隙区；以及在有源鳍的由第二间隙区暴露的部分中形成隔离区，其中形成隔离区包括在有源鳍的由第二间隙区暴露的部分中形成氧化物层。
附图说明
示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示了如在此描述的非限制性的示例实施方式。
图1A是示出根据示例实施方式的半导体器件的俯视图。
图1B是沿图1A的线I-I'截取的剖视图。
图1C是沿图1A的线II-II'截取的剖视图。
图2是示出根据示例实施方式的制造半导体器件的方法的流程图。
图3A、4A、5A、6A、7A、8A和9A是示出根据示例实施方式的制造半导体器件的方法的俯视图。
图3B、4B、5B、6B、7B、8B和9B分别是沿图3A、4A、5A、6A、7A、8A和9A的线I-I'截取的剖视图。
图3C、4C、5C、6C、7C、8C和9C分别是沿图3A、4A、5A、6A、7A、8A和9A的线II-II'截取的剖视图。
图10A和10B是示出根据示例实施方式的形成用于半导体器件的分离区的方法的分别沿图9A的线I-I'和II-II'截取的剖视图。
图11A和11B是示出根据示例实施方式的形成用于半导体器件的分离区的方法的分别沿图9A的线I-I'和II-II'截取的剖视图。
不同的附图中相似或相同的附图标记的使用旨在指示相似或相同的元件或特征的存在。
具体实施方式
现在将参照其中示出了示例实施方式的附图更充分地描述示例实施方式。当在这里使用时，术语“材料连续”和“材料上连续”可以指同时且由相同材料形成的结构、图案和/或层，而不破坏它们由其所形成的材料的连续性。作为一个示例，处于“材料连续”或“材料上连续”的结构、图案和/或层可以是均匀的整体结构。
当在这里使用时，描述为“电连接”的项目被配置为使得电信号能从一个项目传递到另一项目。因此，物理地连接到无源电绝缘部件(例如印刷电路板的预浸材料层、连接两个器件的电绝缘粘合剂、电绝缘的底部填充物或模制层等)的无源导电部件(例如导线、焊盘、内部电线等)不被电连接到该部件。此外，彼此“直接电连接”的项目通过诸如例如导线、焊盘、内部电线、穿通通路等的一个或更多个无源元件被电连接。照此，直接电连接的部件不包括通过诸如晶体管或二极管的有源元件而电连接的部件。
虚设栅极或虚设栅极结构可以是形成在相同的等级处并与一般栅线或电极(例如一般字线)相邻的导电线或电极。虚设栅极可以从形成这样的一般字线的相同的导电层(们)被图案化。例如，虚设栅极可以用沉积和图案化形成一般字线的导电层(们)的相同的工艺与一般栅线同时形成。存储器件中的虚设栅线不能有效地将数据传输到外部设备。例如，虚设栅线可以不被电连接到存储单元的栅极，或者如果虚设栅线被电连接到虚设存储单元的栅极，则这样的虚设栅线可以不被激活，或者如果被激活则可以不引起这样的虚设存储单元中的任何数据到存储器件外部的源的通信。
当在这里使用时，当涉及取向、布局、位置、形状、尺寸、量或另外的度量时，诸如“相同的”、“相等的”、“平面的”或“共面的”的术语不必须意为精确相同的取向、布局、位置、形状、尺寸、量或另外的度量，而是旨在涵盖在例如由于制造工艺而可能发生的可接受的变化内的几乎相同的取向、布局、位置、形状、尺寸、量或另外的度量。除非上下文或另外的陈述另行指示，术语“基本上”可以在此用于强调这种含义。例如，描述为“基本上相同的”、“基本上相等的”或“基本上平面的”的项目可以是精确相同的、相等的或平面的，或者可以在例如由于制造工艺而可能发生的可接受的变化内是相同的、相等的或平面的。
将理解，虽然术语第一、第二、第三等可以在此用于描述各种各样的元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受这些术语的限制。除非上下文另行指示，这些术语例如作为命名约定仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开。因此，下面在说明书的一个部分中所讨论的第一元件、部件、区域、层或部分能在说明书的另一部分中或在权利要求中被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。此外，在某些情况下，即使术语在说明书中不使用“第一”、“第二”等来描述，但其在权利要求中仍可以被称为“第一”或“第二”，从而将不同的要求保护的元件彼此区分开。
图1A是示出根据示例实施方式的半导体器件的俯视图。图1B是沿图1A的线I-I'截取的剖视图。图1C是沿图1A的线II-II'截取的剖视图。
参照图1A至1C，有源图案AP和交叉有源图案AP的栅极结构GS可以提供在衬底100上。衬底100可以是半导体衬底。例如，衬底100可以是体硅晶片或绝缘体上硅(SOI)晶片。有源图案AP的每个可以具有在一方向上延伸的形状。为了方便描述，以下描述将参照其中有源图案AP的每个在第一方向X上延伸的一示例。在下文中，第二方向Y被定义为垂直于第一方向X的方向，第三方向Z被定义为垂直于第一方向X和第二方向Y两者的方向。有源图案AP的每个可以在第三方向Z上从衬底100突出。例如，它们可以从衬底100的顶表面突出。应注意，在一些实施方式中，有源图案AP可以是衬底的一部分，并以这种方式，从衬底突出指突出越过衬底的顶表面(例如，其中衬底本身具有延伸超过其主表面的突起)。
器件隔离图案102的每个可以覆盖有源图案AP的侧壁的一部分。例如，器件隔离图案102可以被提供为暴露有源图案AP的每个的上部。有源图案AP的由器件隔离图案102暴露的上部可以被定义为有源鳍AF。例如，有源鳍AF可以是有源图案AP的从衬底100突出并在Z方向上在器件隔离图案102的顶表面之上延伸、具有高于器件隔离图案102的顶表面的垂直高度的部分。在一些实施方式中，有源鳍AF可以延伸高于器件隔离图案102的最上水平表面。有源鳍AF和有源图案AP可以构成一体，其间没有界面。例如，有源鳍AF可以与有源图案AP材料连续。此外，有源鳍AF和有源图案AP可以与衬底100的主体材料连续。
多个栅极结构GS可以被提供为在第二方向Y上延伸并在第一方向X上彼此间隔开。栅极结构GS可以包括第一栅极结构GS1、第二栅极结构GS2、以及插置在第一栅极结构GS1与第二栅极结构GS2之间的虚设栅极结构DGS。在一些实施方式中，虚设栅极结构DGS不被电连接到第一栅极结构GS1或第二栅极结构GS2。
第一栅极结构GS1可以交叉有源图案AP并覆盖有源鳍AF的顶表面和两个侧壁。有源鳍AF可以位于第一栅极结构GS1下面。有源鳍AF可以包括沟道区R1。第一栅极结构GS1可以包括交叉有源图案AP的栅电极GE、设置在栅电极GE的侧壁上的栅极间隔物GSP、以及插置于栅电极GE与栅极间隔物GSP之间的栅极电介质图案GI。栅极电介质图案GI的一部分可以在栅电极GE的底表面下面并在沟道区R1之上延伸。栅电极GE可以由包含导电金属氮化物(例如钛氮化物、钽氮化物等)和金属(例如铝、钨等)中的至少一种的导电材料形成或者包括包含导电金属氮化物(例如钛氮化物、钽氮化物等)和金属(例如铝、钨等)中的至少一种的导电材料。栅极电介质图案GI可以包括高k电介质材料中的至少一种。例如，栅极电介质图案GI可以由铪氧化物、铪硅酸盐、锆氧化物和锆硅酸盐中的至少一种形成或包括铪氧化物、铪硅酸盐、锆氧化物和锆硅酸盐中的至少一种，但本发明构思不限于此。栅极间隔物GSP可以由氮化物(例如硅氮化物)形成或包括氮化物(例如硅氮化物)。第二栅极结构GS2具有与第一栅极结构GS1基本上相同的材料和结构，因此为了简单起见，将省略仅仅重复的描述。
虚设栅极结构DGS可以交叉有源图案AP并覆盖有源鳍AF的顶表面和两个侧壁。有源鳍AF可以位于虚设栅极结构DGS下面。有源鳍AF可以包括分离区150。在一些实施方式中，分离区150可以沿着虚设栅极结构DGS不连续地形成。例如，分离区150可以形成在有源鳍AF和虚设栅极结构DGS的每个交叉处，在沿着相同的有源鳍AF形成的相邻晶体管之间提供局部的分离区150，电隔离相邻的晶体管并防止相邻的晶体管之间(例如相邻晶体管的源极/漏极区之间)的电流泄漏。
分离区150可以包括氧化物层152和杂质区154。参照图1B，氧化物层152可以形成在有源鳍AF的表面中，杂质区154可以形成在氧化物层152下面。然而，当有源鳍AF的宽度细小或小时，氧化物层152可以不仅形成在有源鳍AF的表面中，而且可以形成在有源鳍AF的整个内部。杂质区154的最下表面可以形成为比氧化物层152的底表面更深地朝向衬底100的内部(例如在衬底100的底表面的方向上延伸)。例如，杂质区154的最下表面的垂直高度可以低于源极/漏极区300的最下表面的垂直高度。
虚设栅极结构DGS可以包括栅电极GE、栅极间隔物GSP、插置于栅电极GE与栅极间隔物GSP之间的栅极电介质图案GI、以及插置于栅极电介质图案GI与栅极间隔物GSP之间的阻挡间隔物410。栅极电介质图案GI可以在栅电极GE的底表面下面延伸。例如，栅极电介质图案GI可以被插置于栅电极GE与器件隔离图案102之间。虚设栅极结构DGS的栅电极GE、栅极电介质图案GI和栅极间隔物GSP可以分别为与第一栅极结构GS1的栅电极GE、栅极电介质图案GI和栅极间隔物GSP相同或相似的材料。阻挡间隔物410可以沿着栅极间隔物GSP形成。阻挡间隔物410可以包括例如硅氮化物或硅氧化物。由于阻挡间隔物410的存在，虚设栅极结构DGS的栅电极GE可以具有比第一栅极结构GS1的栅电极GE的宽度更窄的宽度。在一些实施方式中，包括栅电极GE的虚设栅极结构DGS的宽度可以与包括栅电极GE的第一栅极结构GS1的宽度基本上相同，但是相应栅电极GE的宽度可以不同。
源极/漏极区300可以包括使用有源图案AP作为籽晶层生长的外延图案。源极/漏极区300可以包括硅锗(SiGe)、硅(Si)和硅碳化物(SiC)中的至少一种。
根据一实施方式，第一栅极结构GS1、设置在第一栅极结构GS1下面的沟道区R1、以及设置在第一栅极结构GS1两侧的源极/漏极区300可以构成第一晶体管TR1，第二栅极结构GS2、设置在第二栅极结构GS2下面的沟道区R1、以及设置在第二栅极结构GS2的两侧的源极/漏极区300可以构成第二晶体管TR2。第一晶体管TR1和第二晶体管TR2可以通过形成在其间的分离区150彼此电分离，使第一晶体管TR1和第二晶体管TR2彼此绝缘。例如，分离区150可以在相邻的第一晶体管TR1和第二晶体管TR2之间提供局部的接合隔离区(localizedjunction isolation region)。
下部层间绝缘层350可以被提供在衬底100上以覆盖栅极结构GS的每个的两个侧壁以及源极/极漏区300。下部层间绝缘层350可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一种。
根据一实施方式，上部层间绝缘层(未示出)可以被进一步提供在衬底100上。例如，上部层间绝缘层可以被提供在下部层间绝缘层350之上。上部层间绝缘层可以包括氧化物、氮化物和/或氮氧化物。接触孔可以形成为穿透上部层间绝缘层和下部层间绝缘层350，然后，源极/漏极区300可以被接触孔暴露。接触插塞可以形成为分别填充接触孔。互连线(未示出)可以形成在上部层间绝缘层上。互连线可以分别通过接触插塞电连接到源极/漏极区300。接触插塞和互连线可以包括导电材料。
图2是示出根据示例实施方式的制造半导体器件的方法的流程图。图3A至9A是示出根据示例实施方式的制造半导体器件的方法的俯视图。图3B至9B是分别沿图3A至9A的线I-I'截取的剖视图。图3C至9C是分别沿图3A至9A的线II-II'截取的剖视图。
参照图3A至3C，衬底100可以被图案化以形成限定有源图案AP的沟槽101。衬底100可以包括体硅衬底、绝缘体上硅(SOI)衬底或III-V化合物半导体衬底。沟槽101的每个可以在第一方向X上延伸并在交叉第一方向X的第二方向Y上彼此间隔开。例如，沟槽101的每个可以具有在X方向上测量的长度以及在Y方向上测量的宽度，相邻的沟槽101可以在Y方向上彼此间隔开。因此，有源图案AP的每个可以具有在第一方向X上延伸的线形形状。
形成沟槽101可以包括在衬底100上形成第一掩模图案110以及使用掩模图案作为蚀刻掩模各向异性地蚀刻衬底100。有源图案AP可以通过形成沟槽101被限定。第一掩模图案110可以包括顺序地堆叠在衬底100上的缓冲氧化物图案111和硬掩模图案113。第一掩模图案110可以在形成沟槽101或形成稍后将描述的器件隔离图案102之后被去除。根据一实施方式，沟槽101的每个可以形成为具有向下减小的宽度，因此，有源图案AP的每个可以形成为具有向上减小的宽度。例如，沟槽101可以具有梯形形状，其具有在底部处(例如离衬底100更近)更窄且在顶部处(例如离衬底100更远)更宽的宽度。有源图案AP可以具有随着有源图案AP离衬底100更近而变得更宽且随着有源图案AP离衬底100更远而更小的宽度。
参照图1和4A至4C，有源鳍AF可以通过在沟槽101中形成器件隔离图案102而形成(图2，S10)。
形成器件隔离图案102可以包括形成器件隔离层以填充衬底100上的沟槽101，以及平坦化器件隔离层和使器件隔离层凹入从而暴露有源图案AP的每个的上部。使器件隔离图案102的每个凹入可以使用例如相对于有源图案AP具有蚀刻选择性的湿蚀刻工艺被执行。有源图案AP的由器件隔离图案102暴露的上部将用作有源鳍AF。在一个实施方式中，有源鳍AF和有源图案AP可以根据一实施方式构成一体，其间没有界面。例如，有源鳍AF和有源图案AP可以彼此材料连续。
参照图1和5A至5C，牺牲栅极图案200可以形成在衬底100上以交叉有源鳍AF(图2，S20)。
形成牺牲栅极图案200可以包括在有源区AF和器件隔离图案102上形成蚀刻停止层、在蚀刻停止层上形成牺牲栅极层、以及图案化牺牲栅极层。图案化牺牲栅极层可以使用相对于蚀刻停止层具有蚀刻选择性的蚀刻工艺被执行。牺牲栅极图案200可以包括沿着第一方向X顺序地形成的第一牺牲栅极图案200a、第二牺牲栅极图案200b和第三牺牲栅极图案200c。
在形成牺牲栅极图案200a、200b和200c之后，蚀刻停止层可以被蚀刻以在牺牲栅极图案200a、200b和200c下面形成蚀刻停止图案210。蚀刻停止图案210可以沿着牺牲栅极图案200a、200b和200c的每个的底表面延伸，并且部分地覆盖器件隔离图案102的每个的顶表面。在一些实施方式中，蚀刻停止图案210可以覆盖有源鳍AF的顶部和侧表面。
因为第一牺牲栅极图案200a形成为交叉有源鳍AF，所以沟道区R1和牺牲区R2可以分别被限定在有源鳍AF中。沟道区R1可以是有源鳍AF的位于第一牺牲栅极图案200a下面并由第一牺牲栅极图案200a交叠的部分。牺牲区R2可以是有源鳍AF的位于第一牺牲栅极图案200a的两侧并通过沟道区R1彼此水平地隔开的另外的部分。例如，沟道区R1可以被插置在两个牺牲区R2之间。
类似地，沟道区R1和牺牲区R2也可以形成在第三牺牲栅极图案200c下面。
初始分离区R3可以是有源鳍AF的位于插置在第一牺牲栅极图案200a与第三牺牲栅极图案200c之间的第二牺牲栅极图案200b下面并由第二牺牲栅极图案200b交叠的部分。稍后将描述的分离区150可以在初始分离区R3中形成。
此后，栅极间隔物GSP可以形成在牺牲栅极图案200的两个侧壁上(例如在牺牲栅极图案200a的彼此相反的侧壁上、在牺牲栅极图案200b的彼此相反的侧壁上、以及在牺牲栅极图案200c的彼此相反的侧壁上)。例如，栅极间隔物GSP可以包括硅氮化物(SiN)。形成栅极间隔物GSP可以包括在衬底100上形成栅极间隔物层，然后，执行各向异性蚀刻工艺以形成栅极间隔物GSP。栅极间隔物层可以通过例如化学气相沉积工艺形成。
参照图1、6A至6C，源极/漏极区300可以形成在牺牲栅极图案200的两侧处(图2，S30)。源极/漏极区300可以形成在有源鳍AF的牺牲区R2处。形成源极/漏极区300可以包括蚀刻位于牺牲栅极图案200的两侧处的牺牲区R2，然后对衬底100执行外延工艺。源极/漏极区300可以包括外延地生长在衬底100上的例如硅锗(SiGe)、硅(Si)和硅碳化物(SiC)中的至少一种。在其中半导体器件是CMOS型器件的示例实施方式中，用于用作NMOSFET的源/漏电极的第一外延层以及用于用作PMOSFET的源/漏电极的第二外延层可以形成在衬底100上。第一外延层可以由能够在NMOSFET的沟道区上施加拉伸应力的材料形成，第二外延层可以由能够在PMOSFET的沟道区上施加压缩应力的材料形成。第一外延层和第二外延层可以分别由硅碳化物(SiC)和硅锗(SiGe)形成，但本构思可以不限于此。在外延工艺期间或之后，源极/漏极区300可以由杂质掺杂。虽然未示出，但源极/漏极区300可以包括多个外延层。
参照图1和7A至7C，下部层间绝缘层350可以形成在包括源极/漏极区300的所得结构上。下部层间绝缘层350可以形成为覆盖源极/漏极区300以及第一牺牲栅极图案200a、第二牺牲栅极图案200b和第三牺牲栅极图案200c。下部层间绝缘层350可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一种。下部层间绝缘层350可以被蚀刻以暴露牺牲栅极图案200的每个的顶表面。随后，第一牺牲栅极图案200a、第二牺牲栅极图案200b和第三牺牲栅极图案200c可以被去除。因此，间隙区Ga、Gb和Gc可以形成在栅极间隔物GSP之间以暴露有源鳍AF(图2，S40)。例如，第一牺牲栅极图案200a、第二牺牲栅极图案200b和第三牺牲栅极图案200c可以被去除以分别形成第一间隙区Ga、第二间隙区Gb和第三间隙区Gc。
形成间隙区Ga、Gb和Gc可以包括执行相对于栅极间隔物GSP和下部层间绝缘层350具有蚀刻选择性的蚀刻工艺以蚀刻牺牲栅极图案200。此外，形成间隙区Ga、Gb和Gc可以包括去除蚀刻停止图案210以暴露器件隔离图案102的每个的顶表面的部分以及有源鳍AF。
参照图1和8A至8C，第二掩模图案400可以形成为使第二间隙区Gb敞开，然后阻挡间隔物410可以被形成(图2，S52)。
更详细地，第二掩模图案400可以形成为覆盖第一间隙区Ga和第三间隙区Gc并且形成为使第二间隙区Gb敞开。第二掩模图案400可以包括旋涂硬(SOH)掩模层。随后，阻挡层(未示出)可以形成在第二掩模图案400上以及由第二掩模图案400敞开的第二间隙区Gb中。阻挡层可以被各向异性地蚀刻以形成阻挡间隔物410。阻挡间隔物410可以包括例如硅氮化物(SiN)或硅氧化物(SiO2)。
参照图1和9A至9C，分离区150可以形成在由阻挡间隔物410暴露的有源鳍AF中(图2，S50)。此外，由于阻挡间隔物410的存在，形成在衬底100中的分离区150可以与源极/漏极区300中的相邻的源极/漏极区间隔开。例如，形成在衬底100中的分离区150可以被插置在相邻的源极/漏极区300之间并与相邻的源极/漏极区300间隔开。
首先，可以对由阻挡间隔物410暴露的有源鳍AF执行氧化工艺，从而形成氧化物层152(图2，S54)。例如，氧化物层152可以使用热氧化工艺在衬底100上形成。通过热氧化工艺提供的氧原子可以提供在由第二间隙区Gb暴露的有源鳍AF中。在氧化工艺期间，有源鳍AF和在有源鳍AF下面的衬底的至少部分可以被氧化以形成氧化物层152。例如，氧化物层152可以形成在有源鳍AF的表面中。在氧化工艺期间，与有源鳍AF相邻的源极/漏极区300可以由阻挡间隔物410保护免受氧化影响。
杂质区154可以通过使用阻挡间隔物410作为离子注入掩模执行离子注入工艺而在衬底100中形成(图2，S56)。杂质区154可以通过倾斜离子注入工艺形成。作为一示例，杂质区154可以用与源极/漏极区300中的杂质不同导电类型的杂质掺杂。例如，当源极/漏极区300包括n型杂质时，杂质区154可以包括p型杂质，当源极/漏极区300包括p型杂质时，杂质区154可以包括n型杂质。杂质区154可以在氧化物层中并朝衬底100的内部区域形成。杂质区154的最下表面的高度可以低于源极/漏极区300的最下表面的高度。
再参照图1A至1C和2，间隙区Ga、Gb和Gc可以被填充以形成栅极电介质图案GI和栅电极GE(图2，S60)。
在去除第二掩模图案400之后，栅极电介质层可以形成在衬底100上以部分地填充间隙区Ga、Gb和Gc。栅极电介质层可以形成为覆盖有源鳍AF。栅极电介质层可以包括高k电介质材料中的至少一种。例如，栅极电介质层可以包括铪氧化物、铪硅酸盐、锆氧化物和锆硅酸盐中的至少一种，但本发明构思不限于此。栅极电介质层可以通过例如原子层沉积(ALD)工艺形成。栅极层可以形成在栅极电介质层上以填充间隙区Ga、Gb和Gc的每个的剩余空间。栅极层可以包括导电金属氮化物(例如钛氮化物或钽氮化物)和金属(例如铝或钨)中的至少一种。在一些实施方式中，栅极层可以连接到电压源以允许偏压。
可以对顺序地堆叠在衬底100上的栅极电介质层和栅极层执行平坦化工艺，因此，栅极电介质图案GI和栅电极GE可以被形成。平坦化工艺可以被执行以暴露下部层间绝缘层350的顶表面和栅极间隔物GSP的顶表面。栅极电介质图案GI可以沿着栅电极GE的底表面延伸。栅极电介质图案GI可以形成在栅电极GE的侧壁上，并且可以被插置在栅电极GE与栅极间隔物GSP之间。在其中根据一示例实施方式的半导体器件是CMOS型器件的情况下，形成栅电极GE可以包括单独形成用于NMOSFET和PMOSFET的栅电极，但本发明构思不限于此。
参照图1A至1C，分离区150可以形成在彼此相邻的第一晶体管TR1与第二晶体管TR2之间。虚设栅极结构DGS可以形成在分离区150上。例如，分离区150可以被插置在沿着相同有源鳍AF的第一晶体管TR1与第二晶体管TR2之间。
上部层间绝缘层可以形成在包括栅极结构GS的所得结构上。接触孔可以穿透上部层间绝缘层和下部层间绝缘层350，从而暴露源极/漏极区300。接触插塞可以形成为填充接触孔。互连线可以形成在上部层间绝缘层上以连接到接触插塞中的至少一个。互连线可以通过接触插塞连接到源极/漏极区300。
根据示例实施方式，分离区150可以形成在晶体管之间以使晶体管彼此电分离。例如，分离区150可以被插置在相邻的晶体管之间，使相邻的晶体管彼此电隔离。
图10A和10B是示出根据示例实施方式的形成分离区150a的方法的剖视图。图11A和11B是示出根据示例实施方式的形成分离区150b的方法的剖视图。图10A和10B分别是沿图9A的线I-I'和II-II'截取的剖视图。图11A和11B分别是沿图9A的线I-I'和II-II'截取的剖视图。
参照图3A至9A、3B至9B和3C至9C，已经描述了使用氧化工艺和离子注入工艺形成的分离区150。然而，在图10A和10B的实施方式中，分离区150a可以仅使用氧化工艺而未使用离子注入工艺被形成。氧化物层可以形成在有源鳍AF的表面中。然而，当有源鳍AF的宽度细小或窄时，氧化物层可以在有源鳍AF的整个内部中形成。氧化物层可以用作分离区150a。此外，在图11A和11B的实施方式中，分离区150b可以仅使用离子注入工艺而未使用氧化工艺被形成。
虽然已经参照示例实施方式描述了本发明构思的方面，但对于本领域技术人员来说将是明显的，可以进行各种各样的改变和修改而不背离本发明构思的精神和范围。因此，应理解，以上实施方式不是限制性的，而是说明性的。
本申请要求享有2016年8月5日在韩国知识产权局提交的韩国专利申请第10-2016-0100036号的优先权，其内容通过引用全文合并于此。

Claims (18)

1.一种制造半导体器件的方法，所述方法包括：
图案化衬底以形成有源鳍；
在所述衬底上形成交叉所述有源鳍的牺牲栅极图案；
去除所述牺牲栅极图案以形成暴露所述有源鳍的间隙区；以及
在由所述间隙区暴露的所述有源鳍中形成分离区，
其中形成所述分离区包括在所述暴露的有源鳍中形成氧化物层，以及以杂质注入到所述暴露的有源鳍中形成杂质区。
2.根据权利要求1所述的方法，还包括：
在所述牺牲栅极图案的侧壁上形成栅极间隔物；以及
在去除所述牺牲栅极图案之后在所述栅极间隔物的内侧壁上形成阻挡间隔物，
其中形成所述杂质区包括使用所述阻挡间隔物作为离子注入掩模执行离子注入工艺。
3.根据权利要求2所述的方法，其中所述有源鳍包括第一区域和第二区域，所述第一区域设置在所述牺牲栅极图案下面，以及所述第二区域设置在所述牺牲栅极图案的两侧处，所述方法还包括蚀刻所述有源鳍的所述第二区域以及在所述牺牲栅极图案的所述两侧处形成源极/漏极区。
4.根据权利要求3所述的方法，其中所述分离区的最下表面的高度低于所述源极/漏极区的最下表面的高度。
5.根据权利要求3所述的方法，其中形成所述源极/漏极区包括在所述衬底上生长外延层。
6.根据权利要求2所述的方法，其中所述阻挡间隔物包括硅氮化物或硅氧化物。
7.根据权利要求1所述的方法，其中形成所述分离区包括在所述暴露的有源鳍的表面中形成所述氧化物层之后，在所述氧化物层下面形成所述杂质区。
8.根据权利要求1所述的方法，还包括：
在形成所述分离区之后，形成填充所述间隙区的栅极图案。
9.根据权利要求8所述的方法，其中所述栅极图案对应于虚设栅极图案。
10.根据权利要求1所述的方法，其中所述牺牲栅极图案是多个牺牲栅极图案，以及所述间隙区是多个间隙区，所述方法还包括：
在所述衬底上设置在第一方向上延伸的所述有源鳍；
提供在所述衬底上在垂直于所述第一方向的第二方向上延伸并彼此间隔开的所述多个牺牲栅极图案；
去除所述多个牺牲栅极图案以形成所述多个间隙区；以及
形成多个栅极图案以分别填充所述多个间隙区，
其中所述分离区仅形成在所述多个间隙区中的一些下面，以及不形成在所述多个间隙区中的其它间隙区下面。
11.根据权利要求10所述的方法，其中所述多个栅极图案的形成在所述多个间隙区中的所述一些中的第一部分对应于虚设栅极图案，以及所述多个栅极图案的形成在所述多个间隙区中的所述其它间隙区中的第二部分对应于有源栅极图案。
12.一种制造半导体器件的方法，所述方法包括：
在衬底上形成在第一方向上延伸的有源鳍；
在所述衬底上形成覆盖所述有源鳍并在所述第一方向上彼此间隔开的第一牺牲栅极图案、第二牺牲栅极图案和第三牺牲栅极图案；
去除所述第一牺牲栅极图案、所述第二牺牲栅极图案和所述第三牺牲栅极图案以形成暴露所述有源鳍的部分的第一间隙区、第二间隙区和第三间隙区；
仅在所述有源鳍的由所述第二间隙区暴露的部分中形成氧化物层，其中所述第二间隙区设置在所述第一间隙区与所述第三间隙区之间；以及
分别形成填充所述第一间隙区、所述第二间隙区和所述第三间隙区的第一栅极图案、第二栅极图案和第三栅极图案，
所述方法还包括：
在所述第一牺牲栅极图案、所述第二牺牲栅极图案和所述第三牺牲栅极图案的每个的侧壁上形成栅极间隔物；
分别去除所述第一牺牲栅极图案、所述第二牺牲栅极图案和所述第三牺牲栅极图案以形成所述第一间隙区、所述第二间隙区和所述第三间隙区；
形成使所述第二间隙区敞开的掩模图案；
在由所述第二间隙区暴露的所述栅极间隔物的内侧壁上形成阻挡间隔物；以及
通过使用所述阻挡间隔物作为掩模的离子注入形成杂质区。
13.根据权利要求12所述的方法，其中在所述氧化物层形成在由所述第二间隙区暴露的所述有源鳍的表面上之后，所述杂质区形成在所述氧化物层中或所述氧化物层下面。
14.根据权利要求12所述的方法，其中所述第一栅极图案和所述第三栅极图案对应于有源栅极图案，以及所述第二栅极图案对应于虚设栅极图案。
15.一种制造半导体器件的方法，所述方法包括：
图案化衬底以形成从所述衬底的表面突出并在第一方向上延伸的有源鳍；
在所述衬底上形成覆盖所述有源鳍并在所述第一方向上彼此间隔开的第一牺牲栅极图案、第二牺牲栅极图案和第三牺牲栅极图案；
去除所述第一牺牲栅极图案、所述第二牺牲栅极图案和所述第三牺牲栅极图案以形成暴露所述有源鳍的部分的第一间隙区、第二间隙区和第三间隙区；以及
在所述有源鳍的由所述第二间隙区暴露的部分中形成隔离区，
其中形成所述隔离区包括在所述有源鳍的由所述第二间隙区暴露的所述部分中形成氧化物层，
所述方法还包括：
在所述第一牺牲栅极图案、所述第二牺牲栅极图案和所述第三牺牲栅极图案的每个的侧壁上形成栅极间隔物；
分别去除所述第一牺牲栅极图案、所述第二牺牲栅极图案和所述第三牺牲栅极图案以形成所述第一间隙区、所述第二间隙区和所述第三间隙区；
形成使所述第二间隙区敞开的掩模图案；
在由所述第二间隙区暴露的所述栅极间隔物的内侧壁上形成阻挡间隔物；以及
在所述有源鳍的由所述第二间隙区暴露的所述部分中通过使用所述阻挡间隔物作为掩模的离子注入形成杂质区。
16.根据权利要求15所述的方法，其中在所述氧化物层形成在由所述第二间隙区暴露的所述有源鳍的表面上之后，所述杂质区形成在所述氧化物层中或在所述氧化物层下面。
17.根据权利要求15所述的方法，还包括：
分别形成填充所述第一间隙区、所述第二间隙区和所述第三间隙区的第一栅极图案、第二栅极图案和第三栅极图案，
其中所述第一栅极图案和所述第三栅极图案对应于有源栅极图案，以及所述第二栅极图案对应于虚设栅极图案。
18.根据权利要求15所述的方法，其中所述第二间隙区设置在所述第一间隙区与所述第三间隙区之间。
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