KR102559010B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판을 패터닝하여 활성 핀을 형성하는 것, 상기 기판 상에, 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴을 제거하여, 상기 활성 핀을 노출하는 갭 영역을 형성하는 것, 상기 갭 영역에 의해 노출된 상기 활성 핀에 분리 영역을 형성하는 것을 포함하되, 상기 분리 영역을 형성하는 것은 상기 노출된 활성 핀에 산화막을 형성하는 것 및 상기 노출된 활성 핀에 이온 주입하여 불순물 영역을 형성하는 것을 포함한다.

Description

반도체 소자 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판을 패터닝하여 활성 핀을 형성하는 것, 상기 기판 상에, 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴을 제거하여, 상기 활성 핀을 노출하는 갭 영역을 형성하는 것, 상기 갭 영역에 의해 노출된 상기 활성 핀에 분리 영역을 형성하는 것을 포함하되, 상기 분리 영역을 형성하는 것은 상기 노출된 활성 핀에 산화막을 형성하는 것 및 상기 노출된 활성 핀에 이온 주입하여 불순물 영역을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자 제조 방법은, 기판 상에 제 1 방향으로 활성 핀을 형성하는 것, 상기 기판 상에 상기 제 1 방향과 수직하는 제 2 방향으로 서로 이격되게 배치되고, 상기 활성 핀을 덮는 제 1, 제 2, 및 제 3 희생 게이트 패턴들을 형성하는 것, 상기 제 1, 제 2, 및 제 3 희생 게이트 패턴들을 제거하여 상기 활성 핀의 일부 영역들을 노출하는 제 1, 제 2, 및 제 3 갭 영역들을 형성하는 것, 상기 제 1, 제 2, 및 제 3 갭 영역들에 노출된 활성 핀의 일부 영역들 중 상기 제 1 및 제 3 갭 영역들 사이의 상기 제 2 갭 영역에 의해 노출된 일부 영역에 산화막을 형성하는 것, 그리고 상기 제 1, 제 2, 및 제 3 갭 영역들을 각각 채우는 제 1, 제 2, 및 제 3 게이트 패턴들을 형성하는 것을 포함하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 인접하는 트랜지스터들 간에 분리 영역이 형성되어 트랜지스터들을 전기적으로 분리시킬 수 있다. 이에 따라, 숏 채널 효과(short channel effect) 및 누설 전류 특성이 개선될 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b는 도 1a의 I-I'에 따른 단면도이다.
도 1c는 도 1a의 II-II'에 따른 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 3a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 9b는 도 3a 내지 도 9a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 3c 내지 도 9c는 도 3a 내지 도 9a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 10a 및 도 10b는 각각 일 실시예에 따른 분리 영역을 형성하는 방법을 나타내는 단면도들로서, 도 9a의 I-I' 및 II-II'에 따른 단면도들이다.
도 11a 및 도 11b는 일 실시예에 따른 분리 영역을 형성하는 방법을 나타내는 단면도들로서, 도 9a의 I-I' 및 II-II'에 따른 단면도들이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 1b는 도 1a의 I-I'에 따른 단면도이고, 도 1c는 도 1a의 II-II'에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(100) 상에 활성 패턴들(AP), 및 활성 패턴들(AP)을 가로지르는 게이트 구조체들(GS)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 벌크 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 활성 패턴들(AP)의 각각은, 일 방향으로 연장된 형태일 수 있다. 설명의 편의를 위해, 활성 패턴들(AP)의 각각이, 제 1 방향(X)으로 연장된 형태임을 가정하여 본 발명을 설명한다. 이하에서, 제 1 방향(X)과 수직하는 방향을 제 2 방향(Y), 제 1 방향(X) 및 제 2 방향(Y)과 수직하는 방향을 제 3 방향(Z)으로 정의한다. 활성 패턴들(AP)의 각각은, 제3 방향(Z)으로 돌출될 수 있다.
소자 분리 패턴들(102)의 각각은, 활성 패턴(AP)의 측벽의 일부를 덮을 수 있다. 즉, 소자 분리 패턴들(102)에 의해 활성 패턴(AP)의 각각의 상부가 노출될 수 있다. 소자 분리 패턴들(102)에 의해 노출된 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 즉, 활성 핀(AF)과 활성 패턴(AP)은 하나의 바디(body)를 이룰 수 있다.
게이트 구조체들(GS)의 각각은 제 2 방향(Y)으로 연장될 수 있고, 제 1 방향(X)을 따라 서로 이격될 수 있다. 게이트 구조체들(GS)은 제 1 게이트 구조체(GS1), 제 2 게이트 구조체(GS2), 그리고 제 1 및 제 2 게이트 구조체들(GS1,GS2) 사이에 배치된 더미 게이트 구조체(DGS)를 포함할 수 있다.
제 1 게이트 구조체(GS1)는 활성 패턴(AP)을 가로지를 수 있고, 활성 핀(AF)의 상면 및 양 측벽들을 덮을 수 있다. 활성 핀(AF)은 제 1 게이트 구조체(GS1) 아래에 국소적으로 배치될 수 있다. 활성 핀(AF)은 채널 영역(R1)을 포함할 수 있다. 제 1 게이트 구조체(GS1)는 활성 패턴(AP)을 가로지르는 게이트 전극(GE), 게이트 스페이서들(GSP), 게이트 전극(GE)과 게이트 스페이서(GSP) 사이의 게이트 유전 패턴(GI)을 포함할 수 있다. 게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 유전 패턴(GI)은 적어도 하나의 고유전막을 포함할 수 있다. 일 예로, 게이트 유전 패턴들(GI)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 스페이서들(GSP)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 제 2 게이트 구조체(GS2)의 구성 및 구조는 제 1 게이트 구조체(GS1)와 동일하므로, 중복되는 설명은 생략한다.
더미 게이트 구조체(DGS)는 활성 패턴(AP)을 가로지를 수 있고, 활성 핀(AF)의 상면 및 양 측벽들을 덮을 수 있다. 활성 핀(AF)은 더미 게이트 구조체(DGS) 아래에 국소적으로 배치될 수 있다. 활성 핀(AF)은 분리 영역(150)을 포함할 수 있다. 분리 영역(150)은 산화막(152) 및 불순물 영역(154)을 포함할 수 있다. 도 1b를 참조하면, 산화막(152)은 활성 핀(AF)의 표면에 형성되고, 불순물 영역(154)은 산화막(152)의 아래에 형성될 수 있다. 그러나, 이와 달리, 활성 핀(AF)의 폭이 미세하여, 산화막(152)은 활성 핀(AF)의 표면뿐만이 아닌, 활성 핀(AF)의 전 영역에 형성될 수 있다. 불순물 영역(154)은 산화막(152)보다 기판(100) 내부를 향해 깊게 형성될 수 있다. 일 예로, 불순물 영역(154)의 최하면의 레벨은 소스/드레인 영역(300)의 최하면의 레벨보다 낮을 수 있다.
더미 게이트 구조체(DGS)는 활성 패턴(AP)을 가로지르는 게이트 전극(GE), 게이트 스페이서들(GSP), 게이트 전극(GE)과 게이트 스페이서(GSP) 사이의 게이트 유전 패턴(GI), 그리고 게이트 유전 패턴(GI)과 게이트 스페이서(GSP) 사이의 배리어 스페이서(410)를 포함할 수 있다. 더미 게이트 구조체(DGS)의 게이트 전극(GE), 게이트 유전 패턴(GI), 그리고 게이트 스페이서(GSP)는 상술한 제 1 게이트 구조체(GS1)의 게이트 전극(GE), 게이트 유전 패턴(GI), 그리고 게이트 스페이서(GSP)의 각각과 동일 또는 유사한 물질을 포함할 수 있다. 배리어 스페이서(410)는 게이트 스페이서(GSP)를 따라 형성될 수 있다. 배리어 스페이서(410)는 SiN 또는 SiO2를 포함할 수 있다. 배리어 스페이서(410)에 의해, 더미 게이트 구조체(DGS)의 게이트 전극(GE)의 폭은 제 1 게이트 구조체(GS1)의 게이트 전극(GE)의 폭에 비해 얇을 수 있다.
소스/드레인 영역들(300)은 활성 패턴(AP)을 시드로 하여 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(300)은 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
상술한 제 1 게이트 구조체(GS1), 제 1 게이트 구조체(GS1) 아래의 채널 영역(R1) 및 제 1 게이트 구조체(GS1)의 양 측의 소스/드레인 영역들(300)은 제 1 트랜지스터(TR1)로 정의되고, 제 2 게이트 구조체(GS2), 제 2 게이트 구조체(GS2) 아래의 채널 영역(R1) 및 제 2 게이트 구조체(GS2)의 양 측의 소스/드레인 영역들(300)은 제 2 트랜지스터(TR2)로 정의될 수 있다. 제 1 및 제 2 트랜지스터들(TR1,TR2) 사이에 형성되는 분리 영역(150)에 의해, 제 1 및 제 2 트랜지스터들(TR1,TR2)은 전기적으로 분리될 수 있다.
기판(100) 상에, 게이트 구조체들(GS)의 각각의 양 측벽들과 소스/드레인 영역들(300)을 덮는 하부 층간 절연막(350)이 배치될 수 있다. 하부 층간 절연막(350)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 게이트 구조체들(GS)을 포함하는 기판(100) 상에 상부 층간 절연막이 추가로 배치될 수 있다. 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(350)을 관통하여 소스/드레인 영역들(300)을 노출시키는 콘택 홀들이 배치될 수 있다. 콘택 홀들 내에 콘택 플러그들이 배치되고, 상부 층간 절연막 상에 콘택 플러그들에 접속하는 배선들이 배치될 수 있다. 배선들은 콘택 플러그들을 통해 소스/드레인 영역들(300)에 각각 연결될 수 있다. 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다. 도 3a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이고, 도 3b 내지 도 9b는 도 3a 내지 도 9a의 Ⅰ-Ⅰ'에 따른 단면도들, 도 3c 내지 도 9c는 도 3a 내지 도 9a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
먼저, 도 3a 내지 도 3c를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP)을 정의하는 트렌치들(101)이 형성될 수 있다. 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 또는 III-V족 화합물 반도체 기판일 수 있다. 트렌치들(101)의 각각은 제 1 방향(X)으로 연장될 수 있고, 제 1 방향(X)에 교차하는 제 2 방향(Y)을 따라 서로 이격될 수 있다. 이에 따라, 활성 패턴들(AP)의 각각은 제 1 방향(X)으로 연장되는 형태로 형성될 수 있다.
트렌치(101)를 형성하는 것은, 반도체 기판(100) 상에 반도체 기판(100)의 소정 영역들을 노출시키는 제 1 마스크 패턴(110)을 형성하는 것과, 제 1 마스크 패턴(110)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각함으로써 활성 패턴들(AP)을 정의하는 것을 포함할 수 있다. 제 1 마스크 패턴(110)은 차례로 적층된 버퍼 산화막 패턴(111) 및 하드 마스크 패턴(113)을 포함할 수 있다. 제 1 마스크 패턴(110)은 트렌치(101)를 형성한 후 제거되거나, 후술하는 소자 분리 패턴(102)을 형성한 후에 제거될 수 있다. 도시하지 않았으나, 트렌치들(101)의 각각의 폭은 아래로 갈수록 좁아지도록 형성될 수 있고, 이에 따라, 활성 패턴들(AP)의 각각의 폭은 위로 갈수록 좁아지도록 형성될 수 있다.
도 1, 도 4a 내지 도 4c를 참조하면, 트렌치들(101) 내에 소자 분리 패턴들(102)을 형성함으로써, 활성 핀들(AF)을 형성할 수 있다(S10).
보다 구체적으로, 소자 분리 패턴들(102)을 형성하는 것은, 기판(100) 상에 트렌치들(101)을 채우는 소자 분리막을 형성하는 것, 소자 분리막을 평탄화하여 활성 패턴들(AP)의 각각의 상부를 노출시키는 것을 포함할 수 있다. 소자 분리 패턴들(102)의 각각의 상면을 리세스하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있고, 활성 패턴들(AP)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 소자 분리 패턴들(102)에 의해 노출된 활성 패턴(AP)의 상부는 활성 핀(AF)으로 정의될 수 있다. 즉, 활성 핀(AF)과 활성 패턴(AP)은 하나의 바디(body)를 이룰 수 있다.
도 1, 도 5a 내지 도 5c를 참조하면, 기판(100) 상에 활성 핀들(AF)을 가로지르는 희생 게이트 패턴들(200)이 형성될 수 있다(S20). 먼저, 활성 핀들(AF)과 소자 분리 패턴들(102) 상에 식각 정지막을 형성하고, 식각 정지막 상에 희생 게이트 막이 형성한 후, 희생 게이트 막을 패터닝하여 희생 게이트 패턴들(200)이 형성될 수 있다. 희생 게이트막을 식각하는 것은, 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 희생 게이트 패턴들(200)은 제 1 방향(X)을 따라 순차적으로 형성된 제 1, 제 2, 및 제 3 희생 게이트 패턴들(200a,200b,200c)을 포함할 수 있다.
희생 게이트 패턴들(200a,200b,200c)이 형성된 후, 희생 게이트 패턴들(200a,200b,200c)의 각각의 양 측의 식각 정지막을 제거하여, 희생 게이트 패턴들(200a,200b,200c) 각각의 아래에 식각 정지 패턴(210)이 각각 형성될 수 있다. 식각 정지 패턴(210)은 희생 게이트 패턴들(200a,200b,200c) 각각의 바닥면을 따라 연장되어, 소자 분리 패턴들(102)의 각각의 상면의 일부를 덮을 수 있다.
제 1 희생 게이트 패턴(200a)이 활성 핀(AF)을 가로지르도록 형성됨에 따라, 채널 영역(R1) 및 희생 영역들(R2)이 활성 핀(AF)에 각각 정의될 수 있다. 채널 영역(R1)은, 제 1 희생 게이트 패턴(200a) 아래에 위치하고 제 1 희생 게이트 패턴(200a)과 중첩되는, 활성 핀(AF)의 일부분이다. 희생 영역들(R2)은, 제 1 희생 게이트 패턴(200a)의 양측에 위치하고 채널 영역(R1)에 의해 수평적으로 분리된, 활성 핀(AF)의 다른 부분들이다. 제 3 희생 게이트 패턴(200c)의 아래에도, 상술한 채널 영역(R1) 및 희생 영역들(R2)이 형성될 수 있고, 중복되는 설명은 생략한다.
제 1 및 제 3 희생 게이트 패턴들(200a,200c)의 사이에 배치된 제 2 희생 게이트 패턴(200b)의 아래에 제 2 희생 게이트 패턴(200b)과 중첩되는 영역은, 예비 분리 영역(R3)으로 정의될 수 있다. 예비 분리 영역(R3)에는, 후술하는 분리 영역(150)이 형성될 수 있다.
이 후, 희생 게이트 패턴들(200)의 양 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 게이트 스페이서들(GSP)은, 일 예로, SiN을 포함할 수 있다. 희생 게이트 패턴들(200)을 포함하는 결과물 상에 게이트 스페이서막(미도시)을 형성한 후, 이를 식각하여 소자 분리 패턴들(102)의 상부면을 노출할 수 있다. 게이트 스페이서막 및 스페이서 희생막은 일 예로, 화학 기상 증착 공정 등을 수행하여 형성될 수 있다.
도 1, 도 6a 내지 도 6c를 참조하면, 희생 게이트 패턴들(200)의 양측에 소스/드레인 영역들(300)이 형성될 수 있다(S30). 소스/드레인 영역들(300)은 활성 핀(AF)의 희생 영역들(R2)의 위치에 형성될 수 있다. 먼저, 희생 게이트 패턴들(200) 양측의 희생 영역들(R2)을 식각한 후, 기판(100) 상에 에피택시얼 공정을 수행하여 소스/드레인 영역들(300)이 형성될 수 있다. 일 예로, 소스/드레인 영역들(300)은 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, NMOSFET의 소스/드레인을 위한 제 1 에피택시얼 층, 및 PMOSFET의 소스/드레인을 위한 제 2 에피택시얼 층이 형성될 수 있다. 제 1 에피택시얼 층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성되고, 제 2 에피택시얼 층은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있다. 제 1 에피택시얼 층은 실리콘 카바이드(SiC)로 형성되고, 제 2 에피택시얼 층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 에피택시얼 공정과 동시에 또는 에피택시얼 공정 후, 소스/드레인 영역들(300)에 불순물이 도핑될 수 있다. 도시되지 않았지만, 소스/드레인 영역들(300)은 각각 복수의 에피택시얼층들을 포함할 수 있다.
도 1, 도 7a 내지 도 7c를 참조하면, 소스/드레인 영역들(300)이 형성된 결과물 상에 하부 층간 절연막(350)이 형성될 수 있다. 하부 층간 절연막(350)은 소스/드레인 영역들(300) 및 희생 게이트 패턴들(200)을 덮도록 형성될 수 있다. 하부 층간 절연막(350)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 하부 층간 절연막(350)을 식각하여, 희생 게이트 패턴들(200)의 상부면이 노출될 수 있다. 이 후, 희생 게이트 패턴들(200)을 제거하여, 게이트 스페이서들(GSP) 사이에서 활성 핀(AF)을 노출하는 갭 영역들(Ga,Gb,Gc)이 형성될 수 있다(S40). 다시 말해서, 제 1, 제 2, 및 제 3 희생 게이트 패턴들(200a,200b,200c)이 제거되어 각각 제 1, 제 2, 및 제 3 갭 영역들(Ga,Gb,Gc)이 형성될 수 있다.
갭 영역들(Ga,Gb,Gc)을 형성하는 것은, 게이트 스페이서들(GSP), 하부 층간 절연막(350)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 희생 게이트 패턴들(200)을 식각하는 것을 포함할 수 있다. 또한, 갭 영역들(Ga,Gb,Gc)을 형성하는 것은, 활성 핀들(AF) 상의 식각 정지 패턴(210) 제거하여 활성 핀(AF)을 노출하는 것을 포함할 수 있다.
도 1, 도 8a 내지 도 8c를 참조하면, 제 2 갭 영역(Gb)을 오픈하는 제 2 마스크 패턴(400)을 형성하고, 배리어 스페이서(410)를 형성한다(G52).
보다 구체적으로, 제 1 및 제 3 갭 영역들(Ga,Gc)을 덮고 제 2 갭 영역(Gb)을 오픈하는 제 2 마스크 패턴(400)을 형성한다. 제 2 마스크 패턴(400)은 일 예로, SOH막일 수 있다. 이후, 제 2 마스크 패턴(400)과 제 2 마스크 패턴(400)에 의해 오픈된 제 2 갭 영역(Gb)에 배리어 막(미도시)을 증착하고, 배리어 막(미도시)을 이방성 식각하여 배리어 스페이서(410)를 형성할 수 있다. 배리어 스페이서(410)는 제 2 갭 영역(Gb)의 게이트 스페이서들(GSP)의 내측벽에 형성될 수 있다. 일 예로, 배리어 스페이서(410)는 SiN 또는 SiO2을 포함할 수 있다. 도시하지 않았으나, 제 2 마스크 패턴(400)의 내측벽에 스페이서가 형성될 수 있다.
도 1, 도 9a 내지 도 9c를 참조하면, 배리어 스페이서(410)에 의해 노출된 활성 핀(AF)에 분리 영역(150)을 형성한다(S50). 이 때, 배리어 스페이서(410)에 의해, 기판(100) 내에 형성되는 분리 영역(150)은 인접하는 소스/드레인 영역들(300)과 이격될 수 있다.
먼저, 배리어 스페이서(410)에 의해 노출된 활성 핀(AF)에 산화 공정을 수행하여 산화막(152)을 형성할 수 있다(S54). 예를 들어, 산화막(152)은 기판(100)을 열 산화(thermal oxidation)시켜 형성될 수 있다. 산화 공정에 의해 제공된 산소 원자들은, 제 2 갭 영역(Gb)에 의해 노출된 활성 핀(AF)에 제공될 수 있다. 산화 공정 동안, 활성 핀(AF) 및 활성 핀(AF) 아래의 기판(100)의 적어도 일부가 산화되어 산화막(152)이 형성될 수 있다. 일 예로, 산화막(152)은 활성 핀(AF)의 표면에 형성될 수 있다. 배리어 스페이서(410)에 의해, 산화 공정 동안 인접하는 소스/드레인 영역들(300)이 노출되지 않고 보호될 수 있다.
이어서, 배리어 스페이서(410)를 이온 주입 마스크로 이온 주입하여 불순물 영역(154)을 형성할 수 있다. 불순물 영역(154)은 경사 이온 주입(tilted ion implantation)에 의하여 형성될 수 있다. 일 예로, 불순물 영역(154)은 인접하는 소스/드레인 영역들(300)과 다른 도전형의 불순물을 주입하여 형성될 수 있다. 예를 들어, 소스/드레인 영역들(300)이 N형 불순물을 포함하면, 불순물 영역(154)은 P형 불순물을 포함하고, 소스/드레인 영역들(300)이 P형 불순물을 포함하면, 불순물 영역(154)은 N형 불순물을 포함할 수 있다. 불순물 영역(154)은 산화막(152)의 내부에, 기판(100)의 내부를 향해 형성될 수 있다. 불순물 영역(154)의 최하면의 레벨은, 소스/드레인 영역들(300)의 최하면의 레벨보다 낮을 수 있다.
이후에, 다시 도 1a 내지 도 1c 및 도 2를 참조하면, 갭 영역들(Ga,Gb,Gc)의 각각을 채우는 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다(S60).
구체적으로, 제 2 마스크 패턴(400)을 제거하고, 갭 영역들(Ga,Gb,Gc)을 포함하는 결과물 상에 게이트 유전막(미도시)을 형성하여 갭 영역들(Ga,Gb,Gc)의 일부를 채울 수 있다. 게이트 유전막은 활성 핀(AF)을 덮도록 형성될 수 있다. 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 게이트 유전막 상에 게이트 막(미도시)이 형성되어, 갭 영역들(Ga,Gb,Gc)의 잔부를 채울 수 있다. 게이트 막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
차례로 적층된 게이트 유전막 및 게이트 막을 평탄화하여 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 평탄화 공정에 의해 하부 층간 절연막(350) 및 게이트 스페이서들(GSP)의 상부면들이 노출될 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)의 양 측벽들 상에 배치되어 게이트 전극(GE)과 게이트 스페이서(GSP) 사이에 개재될 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, 게이트 전극(GE)을 형성하는 것은 NMOSFET의 게이트 전극을 형성하는 것 및 이와 독립적으로 실시되는 PMOSFET의 게이트 전극을 형성하는 것을 포함할 수 있다. 하지만, 본 발명의 실시예들이 NMOSFET 및 PMOSFET의 게이트 전극들을 독립적으로 형성하는 상술한 예들에 한정되는 것은 아니다.
도 1a 내지 도 1c를 참조하여 상술한 바와 같이, 인접하는 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2) 사이에 분리 영역(150)이 형성되고, 분리 영역(150) 상에 더미 게이트 구조체(DGS)가 형성될 수 있다.
도시되지 않았지만, 게이트 전극을 포함하는 결과물 상에 상부 층간 절연막이 형성될 수 있다. 상부 층간 절연막 및 하부 층간 절연막(350)을 관통하여 소스/드레인 영역들(300)을 노출시키는 콘택 홀들이 형성될 수 있고, 콘택 홀들을 채우는 콘택 플러그들이 형성될 수 있다. 상부 층간 절연막 상에 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 그 결과, 배선들은 상부 층간 절연막 상에 형성되어, 콘택 플러그들을 통해 소스/드레인 영역들(300)과 연결될 수 있다.
본 발명의 개념에 따르면, 인접하는 트랜지스터들 간에 분리 영역(150)이 형성되고, 트랜지스터들을 전기적으로 분리시킬 수 있다. 특히, 희생 게이트 패턴들을 제거하고 게이트 패턴들을 채우기 전에, 산화 공정 및/또는 이온 주입 공정을 선택적으로 진행하는 것으로, 별도의 추가 공정 없이 트랜지스터를 분리시킬 수 있다. 이에 따라, 숏 채널 효과(short channel effect) 및 누설 전류 특성이 개선될 수 있다.
도 10a 및 도 10b는 일 실시예에 따른 분리 영역(150a)을 형성하는 방법을 나타내는 단면도들이고, 도 11a 및 도 11b는 일 실시예에 따른 분리 영역(150b)을 형성하는 방법을 나타내는 단면도들이다. 도 10a 및 도 10b는 각각, 도 9a의 I-I' 및 II-II'에 따른 단면도들이고, 도 11a 및 도 11b는 각각, 도 9a의 I-I' 및 II-II'에 따른 단면도들이다.
도 3a 내지 도 9a, 도 3b 내지 도 9b, 그리고 도 3c 내지 도 9c를 참조하여, 산화 공정 및 이온 주입 공정을 이용하여 분리 영역(150)을 형성하는 것을 설명하였으나, 이와 달리, 도 10a 및 도 10b를 참조하면, 산화 공정만을 이용하여 분리 영역(150a)을 형성할 수 있다. 산화막(150a)은 활성 핀(AF)의 표면에 형성될 수 있으나, 활성 핀(AF)의 폭이 미세하여 활성 핀(AF)의 전 영역에 산화막(150a)이 형성될 수 있다. 또한, 도 11a 및 도 11b를 참조하면, 이온 주입 공정만을 이용하여 분리 영역(150b)을 형성할 수 있다. 이하, 상술한 내용과 중복되는 설명들은 생략한다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (10)

  1. 기판을 패터닝하여 활성 핀을 형성하는 것;
    상기 기판 상에, 제1 방향을 따라서 상기 활성 핀을 가로지르고, 상기 제1 방향과 교차하는 제2 방향을 따라서 나란히 배치되는 제1 희생 게이트 패턴, 제2 희생 게이트 패턴, 및 제3 희생 게이트 패턴을 형성하는 것, 상기 제2 희생 게이트 패턴은 상기 제1 희생 게이트 패턴 및 상기 제3 희생 게이트 패턴 사이에 개재되고;
    상기 제1 내지 제3 희생 게이트 패턴들을 동시에 제거하여, 상기 활성 핀을 노출시키는 제1 갭 영역, 제2 갭 영역, 및 제3 갭 영역을 형성하는 것;
    상기 제1 갭 영역 및 상기 제3 갭 영역을 채우고, 상기 제2 갭 영역을 오픈하는 마스크 패턴을 형성하는 것;
    상기 제2 갭 영역에 의해 노출된 상기 활성 핀에 분리 영역을 형성하는 것; 및
    상기 분리 영역을 형성한 후에 상기 마스크 패턴을 제거하는 것을 포함하되,
    상기 분리 영역을 형성하는 것은:
    상기 제2 갭 영역에 의해 노출된 상기 활성 핀에 산화막을 형성하는 것; 및
    상기 제2 갭 영역에 의해 노출된 상기 활성 핀에 이온 주입하여 불순물 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 내지 제3 희생 게이트 패턴들 각각의 외측벽에 게이트 스페이서들을 형성하는 것;
    상기 제1 내지 제3 희생 게이트 패턴들을 동시에 제거한 후에, 상기 제2 갭 영역에 의해 오픈된 상기 게이트 스페이서의 내측벽에 배리어 스페이서를 형성하는 것을 더 포함하되,
    상기 불순물 영역을 형성하는 것은, 상기 배리어 스페이서를 이온 주입 마스크로 하여 이온 주입하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 분리 영역을 형성하는 것은, 상기 산화막을 상기 제2 갭 영역에 의해 노출된 상기 활성 핀의 표면에 형성한 후, 상기 산화막의 아래에 상기 불순물 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 분리 영역을 형성한 후에, 상기 제1 내지 제3 갭 영역들 각각을 채우는 제1 게이트 패턴, 제2 게이트 패턴, 및 제3 게이트 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2 게이트 패턴은 더미 게이트 패턴인 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 활성 핀은 상기 제2 희생 게이트 패턴 아래의 제 1 영역 및 상기 제2 희생 게이트 패턴 양측의 제 2 영역들을 포함하되,
    상기 제2 희생 게이트 패턴을 형성한 후에, 상기 활성 핀의 상기 제 2 영역들을 식각하여 상기 제2 희생 게이트 패턴의 양측에 소스/드레인 영역들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 분리 영역의 최하면의 레벨은 상기 소스/드레인 영역들의 최하면의 레벨보다 낮은 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 소스/드레인 영역들을 형성하는 것은, 상기 기판으로부터 에피택시얼 층을 성장시키는 것을 포함하는 반도체 장치의 제조 방법.
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