KR20160072965A - 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

수분 방지 구조물은 액티브 핀, 게이트 구조물 및 도전성 구조물을 포함한다. 액티브 핀은 칩 영역 및 상기 칩 영역을 둘러싸는 실링(sealing) 영역을 포함하는 기판의 실링 영역 상에 형성되며, 상면에서 보았을 때 칩 영역을 굴곡진 형태로 연속적으로 둘러싼다. 게이트 구조물은 액티브 핀을 커버하면서 칩 영역을 둘러싼다. 도전성 구조물은 게이트 구조물 상에 형성되어 칩 영역을 둘러싼다.

Description

수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법{MOISTURE BLOCKING STRUCTURE AND/OR GUARD RING, SEMICONDUCTOR DEVICE INCLUDING THE SAME, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
칩 영역 주변의 실링(sealing) 영역에는 웨이퍼 다이싱(wafer dicing) 공정에서 발생하는 수분(moisture)이나 크랙(crack)으로부터 상기 칩을 보호하기 위한 수분 방지 구조물과, 상기 칩을 접지시키기 위한 가드 링(guard ring)이 형성될 수 있다. 최근 고집적화 경향에 따라 상기 칩 영역에는 핀펫(finFET)이 형성될 수 있으며, 이를 위해 액티브 핀(active fin)을 형성하기 위한 화학 기계적 연마(CMP) 공정에서 디싱(dishing) 현상에 의해 상기 칩 영역과 상기 실링 영역 사이에 절연막 단차가 발생하여, 상기 실링 영역에 수분 방지 구조물 및/또는 가드 링을 형성하기가 어렵다.
본 발명의 일 목적은 우수한 특성을 갖는 수분 방지 구조물 및/또는 가드 링을 제공하는 데 있다.
본 발명의 다른 목적은 상기 수분 방지 구조물 및/또는 가드 링을 포함하는 반도체 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 수분 방지 구조물 및/또는 가드 링을 포함하는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 수분 방지 구조물은 액티브 핀, 게이트 구조물 및 도전성 구조물을 포함한다. 상기 액티브 핀은 칩 영역 및 상기 칩 영역을 둘러싸는 실링(sealing) 영역을 포함하는 기판의 상기 실링 영역 상에 형성되며, 상면에서 보았을 때 상기 칩 영역을 굴곡진 형태로 연속적으로 둘러싼다. 상기 게이트 구조물은 상기 액티브 핀을 커버하면서 상기 칩 영역을 둘러싼다. 상기 도전성 구조물은 상기 게이트 구조물 상에 형성되어 상기 칩 영역을 둘러싼다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 복수 개로 형성될 수 있으며, 상기 게이트 구조물은 상기 복수 개의 액티브 핀들 중에서 서로 인접하는 두 개의 액티브 핀들을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 서로 인접하는 두 개의 액티브 핀들은 서로 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 구조물은, 상기 게이트 구조물 상에 형성되어 상기 칩 영역을 둘러싸는 콘택 플러그 및 상기 콘택 플러그 상에 형성되어 상기 칩 영역을 둘러싸는 비아(via)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀, 상기 게이트 구조물 및 상기 도전성 구조물은 각각 복수 개로 형성될 수 있으며, 상기 수분 방지 구조물은 상기 복수 개의 도전성 구조물들 상에 형성된 금속판(metal plate)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수분 방지 구조물은 상기 게이트 구조물과 상기 도전성 구조물 사이에 절연 물질을 포함하는 블로킹막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 액티브 핀 상에 순차적으로 적층된 게이트 절연막 패턴 및 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막 패턴은 고유전 물질을 포함하고, 상기 게이트 전극은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀은, 상기 기판 상면에 평행한 제1 방향으로 각각 연장되는 제1 부분들 및 상기 기판 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 각각 연장되는 제2 부분들을 포함할 수 있으며, 상기 제1 및 제2 부분들은 그 말단들이 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 물결 형상(wave type)으로 연장될 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 가드 링은 액티브 핀 및 도전성 구조물을 포함한다. 상기 액티브 핀은 칩 영역 및 상기 칩 영역을 둘러싸는 실링(sealing) 영역을 포함하는 기판의 상기 실링 영역 상에 형성되며, 상면에서 보았을 때 상기 칩 영역을 굴곡진 형태로 연속적으로 둘러싼다. 상기 도전성 구조물은 상기 액티브 핀 상에 형성되어 상기 칩 영역을 둘러싼다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 복수 개로 형성될 수 있으며, 상기 도전성 구조물은 상기 복수 개의 액티브 핀들 중에서 서로 인접하는 두 개의 액티브 핀들을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 서로 인접하는 두 개의 액티브 핀들은 서로 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 구조물은, 상기 액티브 핀 상에 형성되어 상기 칩 영역을 둘러싸는 콘택 플러그 및 상기 콘택 플러그 상에 형성되어 상기 칩 영역을 둘러싸는 비아(via)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀 및 상기 도전성 구조물은 각각 복수 개로 형성될 수 있으며, 상기 가드 링은 상기 복수 개의 도전성 구조물들 상에 형성된 금속판(metal plate)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가드 링은 상기 액티브 핀과 상기 도전성 구조물 사이에 순차적으로 적층된 소스/드레인 층 및 금속 실리사이드 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 불순물이 도핑된 에피택시얼 층일 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 실리콘-게르마늄 혹은 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀은, 상기 기판 상면에 평행한 제1 방향으로 각각 연장되는 제1 부분들 및 상기 기판 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 각각 연장되는 제2 부분들을 포함할 수 있으며, 상기 제1 및 제2 부분들은 그 말단들이 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 물결 형상(wave type)으로 연장될 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 반도체 장치는 기판, 제1 액티브 핀, 제1 가드 링 및 수분 방지 구조물을 포함한다. 상기 기판은 제1 영역, 상기 제1 영역을 둘러싸는 제2 영역, 및 상기 제2 영역을 둘러싸는 제3 영역을 포함한다. 상기 제1 액티브 핀은 상기 기판의 제1 영역 상에 형성된다. 상기 제1 가드 링은 상기 기판의 제2 영역 상에 형성되며 상면에서 보았을 때 상기 제1 영역을 굴곡진 형태로 연속적으로 둘러싸는 제2 액티브 핀, 및 상기 제2 액티브 핀 상에 형성되어 상기 제1 영역을 둘러싸는 제1 도전성 구조물을 포함한다. 상기 수분 방지 구조물은 상기 제3 영역 상에 형성되며 상면에서 보았을 때 상기 제2 영역을 굴곡진 형태로 연속적으로 둘러싸는 제3 액티브 핀, 상기 제3 액티브 핀을 커버하면서 상기 제2 영역을 둘러싸는 제2 게이트 구조물, 및 상기 제2 게이트 구조물 상에 형성되어 상기 제2 영역을 둘러싸는 제2 도전성 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 각 제2 및 제3 액티브 핀들은 복수 개로 형성될 수 있으며, 상기 제1 도전성 구조물은 상기 복수 개의 제2 액티브 핀들 중에서 서로 인접하는 두 개의 제2 액티브 핀들 상에 형성될 수 있으며, 상기 제2 게이트 구조물은 상기 복수 개의 제3 액티브 핀들 중에서 서로 인접하는 두 개의 제3 액티브 핀들을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 서로 인접하는 두 개의 제2 액티브 핀들 및 상기 서로 인접하는 두 개의 제3 액티브 핀들은 각각 서로 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 구조물은, 상기 제2 액티브 핀 상에 형성되어 상기 제1 영역을 둘러싸는 제1 콘택 플러그, 및 상기 제1 콘택 플러그 상에 형성되어 상기 제1 영역을 둘러싸는 제1 비아(via)를 포함할 수 있으며, 상기 제2 도전성 구조물은, 상기 제1 게이트 구조물 상에 상기 제2 영역을 둘러싸는 제2 콘택 플러그, 및 상기 제2 콘택 플러그 상에 형성되어 상기 제2 영역을 둘러싸는 제2 비아(via)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 플러그들은 서로 실질적으로 동일한 물질을 포함하고 그 상면이 실질적으로 동일한 높이에 위치할 수 있으며, 상기 제1 및 제2 비아들은 서로 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 액티브 핀들, 상기 제1 및 제2 도전성 구조물들 및 상기 제2 게이트 구조물은 각각 복수 개로 형성될 수 있으며, 상기 반도체 장치는 상기 복수 개의 제1 및 제2 도전성 구조물들 상에 형성된 금속판(metal plate)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제2 액티브 핀과 상기 제1 도전성 구조물 사이에 순차적으로 적층된 소스/드레인 층 및 금속 실리사이드 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제2 게이트 구조물과 상기 제2 도전성 구조물 사이에 절연 물질을 포함하는 블로킹막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 구조물은 상기 제3 액티브 핀 상에 순차적으로 적층된 제2 게이트 절연막 패턴 및 제2 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 액티브 핀은 상기 기판 상면에 평행한 제1 방향으로 연장될 수 있으며, 상기 제2 액티브 핀은, 상기 제1 방향으로 각각 연장되는 제1 부분들 및 상기 기판 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 각각 연장되는 제2 부분들을 포함할 수 있고, 상기 제1 및 제2 부분들은 그 말단들이 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 액티브 핀은, 상기 제1 방향으로 각각 연장되는 제3 부분들 및 상기 제2 방향으로 각각 연장되는 제4 부분들을 포함할 수 있으며, 상기 제3 및 제4 부분들은 그 말단들이 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 액티브 핀 상에 순차적으로 적층된 제1 게이트 절연막 패턴 및 제1 게이트 전극을 포함하는 제1 게이트 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 구조물들은 서로 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제2 및 제3 액티브 핀들은 물결 형상(wave type)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 액티브 핀은 복수 개로 형성될 수 있으며, 상기 반도체 장치는 상기 복수 개의 제3 액티브 핀들 중 적어도 하나, 및 상기 적어도 하나의 제3 액티브 핀 상에 형성되어 상기 제2 영역을 둘러싸는 제3 도전성 구조물을 포함하는 제2 가드 링을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 영역은 반도체 칩이 형성되는 칩 영역일 수 있고, 상기 제2 및 제3 영역들은 상기 칩 영역을 둘러싸서 보호하는 실링 영역일 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위한 실시예들에 따른 반도체 장치 제조 방법에서, 제1 영역, 상기 제1 영역을 둘러싸는 제2 영역, 및 상기 제2 영역을 둘러싸는 제3 영역을 포함하는 기판 상에 소자 분리막 패턴을 형성하여, 상면이 상기 소자 분리막 패턴에 의해 커버되는 필드 영역 및 상면이 상기 소자 분리막 패턴에 의해 커버되지 않으며 상기 소자 분리막 패턴 상부로 돌출되는 제1 내지 제3 액티브 핀들을 상기 제1 내지 제3 영역들 상에 각각 형성한다. 이때, 상기 제2 액티브 핀은 상면에서 보았을 때 상기 제1 영역을 굴곡진 형태로 연속적으로 둘러싸도록 형성되고, 상기 제3 액티브 핀은 상면에서 보았을 때 상기 제2 영역을 굴곡진 형태로 연속적으로 둘러싸도록 형성된다. 상기 제3 액티브 핀을 커버하면서 상기 제2 영역을 둘러싸는 제2 게이트 구조물을 형성한다. 상기 제2 액티브 핀 및 상기 제2 게이트 구조물 상에 상기 제1 및 제2 영역들을 각각 둘러싸는 제1 및 제2 도전성 구조물을 각각 형성한다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 액티브 핀들을 상기 기판의 제1 내지 제3 영역들 상에 형성할 때, 상기 기판의 제1 내지 제3 영역들 상에 각각 제1 내지 제3 마스크들을 형성할 수 있다. 상기 제1 내지 제3 마스크들을 식각 마스크로 사용하여 상기 기판을 식각함으로써, 상기 기판의 제1 내지 제3 영역들 상에 제1 내지 제3 트렌치들을 형성할 수 있다. 상기 제1 내지 제3 트렌치들을 충분히 채우는 소자 분리막을 상기 기판 상에 형성할 수 있다. 상기 기판의 상면이 노출될 때까지 기계 화학적 연마(CMP) 공정을 통해 상기 소자 분리막을 평탄화할 수 있다. 상기 소자 분리막 상부를 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 마스크들을 상기 기판의 제1 내지 제3 영역들 상에 각각 형성할 때, 상기 기판 상에 마스크 막을 형성할 수 있다. 상기 마스크 막 상에 제1 내지 제3 희생막 패턴들을 상기 제1 내지 제3 영역들 상에 형성하되, 상기 각 제2 및 제3 희생막 패턴들은 각각 상기 제1 및 제2 영역들을 굴곡진 형태로 연속적으로 둘러싸도록 형성될 수 있다. 상기 제1 내지 제3 희생막 패턴들의 양 측벽에 제1 내지 제3 스페이서들을 각각 형성할 수 있다. 상기 제1 내지 제3 희생막 패턴들을 제거한 후, 상기 제1 내지 제3 스페이서들을 식각 마스크로 사용하여 상기 마스크 막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제2 및 제3 액티브 핀들은 복수 개로 형성될 수 있으며, 상기 제2 게이트 구조물을 형성할 때, 상기 복수 개의 제3 액티브 핀들 중에서 서로 인접하는 두 개의 제3 액티브 핀들을 커버하도록 상기 제2 게이트 구조물을 형성할 수 있다. 상기 제1 도전성 구조물을 형성할 때, 상기 복수 개의 제2 액티브 핀들 중에서 서로 인접하는 두 개의 제2 액티브 핀들 상에 상기 제1 도전성 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 서로 인접하는 두 개의 제2 액티브 핀들 및 상기 서로 인접하는 두 개의 제3 액티브 핀들은 각각 서로 평행하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 액티브 핀은 상기 기판 상면에 실질적으로 평행한 제1 방향으로 각각 연장될 수 있으며, 상기 기판 상면에 실질적으로 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 구조물을 형성할 때, 상기 제1 액티브 핀들 및 상기 소자 분리막 패턴 상에 상기 제2 방향으로 연장되는 제1 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전성 구조물들을 형성할 때, 상기 제2 액티브 핀 및 상기 제2 게이트 구조물 상에 각각 상기 제1 및 제2 영역들을 둘러싸는 제1 및 제2 콘택 플러그들을 형성할 수 있다. 상기 제1 및 제2 콘택 플러그 상에 각각 상기 제1 및 제2 영역들을 둘러싸는 제1 및 제2 비아들(vias)을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 실링 영역에 형성되는 액티브 핀들이 직선적으로 연장되는 것이 아니라 굴곡진 형태로 연장됨으로써, 이들 미세한 패턴들을 형성하기 위한 더블 패터닝 공정을 안정적으로 수행할 수 있다. 또한, 칩 영역뿐만 아니라 상기 실링 영역에도 상기 액티브 핀들을 형성함으로써, 추후 수행되는 평탄화 공정도 용이하게 수행할 수 있다. 한편, 상기 칩 영역에 형성되는 트랜지스터와 동일 공정을 통해 가드 링 및 수분 방지 구조물을 상기 실링 영역에 용이하게 형성할 수 있으며, 상기 가드 링 및 상기 수분 방지 구조물은 안정적으로 형성되어 접지 기능 및 수분 및 충격 전파 방지 기능을 충실히 수행할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 4는 예시적인 실시예들에 따른 수분 방지 구조물 및 제1 가드 링을 설명하기 위한 평면도 및 단면도들이고, 도 5 내지 도 11은 상기 수분 방지 구조물 및 상기 제1 가드 링 의 구조를 설명하기 위한 확대 평면도들이다.
도 12 내지 도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 17 내지 도 65는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 4는 예시적인 실시예들에 따른 수분 방지 구조물(moisture blocking structure) 및 제1 가드 링(guard ring)을 설명하기 위한 평면도 및 단면도들이고, 도 5 내지 도 11은 상기 수분 방지 구조물 및 상기 제1 가드 링 의 구조를 설명하기 위한 확대 평면도들이다. 구체적으로 도 1은 상기 수분 방지 구조물 및 제1 가드 링을 설명하기 위한 평면도이고, 도 2 내지 도 4는 도 1의 L-L'선을 따라 절단한 단면도들이다. 또한, 도 5 및 도 7 내지 11은 도 1의 Z 영역의 확대 평면도이고, 도 6은 도 1의 Y 영역의 확대 평면도이다.
먼저 도 1 내지 도 3 및 도 5 내지 도 7을 참조하면, 제1 가드 링(404) 및 제1 수분 방지 구조물(406)은 기판(100)의 제2 영역(II)에 형성된다.
기판(100)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 예를 들어, GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있으며, 제2 영역(II)은 제3 및 제4 영역들(III, IV)을 포함할 수 있다. 또한, 제3 영역(III)은 제5 내지 제7 영역들(V, VI, VII)을 포함할 수 있고, 제4 영역(IV)은 제8 내지 제10 영역들(VIII, IX, X)을 포함할 수 있다.
이때, 제1 영역(I)은 반도체 칩이 형성되는 칩 영역일 수 있고, 제2 영역(II)은 상기 반도체 칩을 둘러싸면서 보호하는 실링(sealing) 영역일 수 있다. 제2 영역(II) 중에서 제3 영역(III)은 상기 반도체 칩을 접지시키기 위한 제1 가드 링(404)이 형성되는 가드 링 영역일 수 있으며, 제4 영역(IV)은 웨이퍼(wafer)에 복수 개의 반도체 칩들을 제조한 후 이들을 분리시키기 위한 다이싱(dicing) 공정에서 상기 반도체 칩들에 수분이 침투하거나 크랙(crack)이 발생하지 않도록 상기 반도체 칩들을 보호하는 제1 수분 방지 구조물(406)이 형성되는 영역일 수 있다.
한편, 제3 영역(III)은 제1 영역(I)을 둘러쌀 수 있으며, 도면 상에서는 예시적으로 8각형 형상을 갖도록 도시되어 있으나 반드시 이에 한정되지는 않으며, 제1 영역(I)을 둘러쌀 수 있다면 어떤 형상이라도 가능하다. 제3 영역(III)이 상기 8각형 형상을 갖는 경우, 기판(100) 상면에 실질적으로 평행한 제1 방향으로 연장되는 제5 영역(V), 기판(100) 상면에 실질적으로 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되는 제6 영역(VI), 및 상기 제5 및 제6 영역들(V, VI)을 연결하면서 상기 제1 및 제2 방향들과 예각을 이루는 방향으로 연장되는 제7 영역(VII)을 포함할 수 있다.
또한, 제4 영역(IV)은 제3 영역(III)을 둘러쌀 수 있으며, 도면 상에서는 예시적으로 4각형 형상 및 이에 더하여 제7 영역(VII) 외측을 커버하도록 연장된 바(bar) 형상을 갖도록 도시되어 있으나 반드시 이에 한정되지는 않으며, 제3 영역(III)을 둘러쌀 수 있다면 어떤 형상이라도 가능하다. 도면 상에 도시된 제4 영역(IV)은, 상기 제1 방향으로 연장되는 제8 영역(VII), 상기 제2 방향으로 연장되는 제9 영역(IX), 및 상기 제8 및 제9 영역들(VIII, IX)에 연결되면서 제7 영역(VII)과 실질적으로 동일한 방향으로 연장되는 제10 영역(X)을 포함할 수 있다.
제1 가드 링(404)은 기판(100)의 제3 영역(III) 상에 형성되어, 상면에서 보았을 때, 제1 영역(I)을 굴곡진 형태로 연속적으로 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 제1 가드 링(404)은 상기 제1 방향으로 연장되는 제1 부분들 및 상기 제2 방향으로 연장되는 제2 부분들을 포함할 수 있으며, 상기 제1 부분들의 각 양단과 상기 제2 부분들의 각 양단이 서로 연결된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 가드 링(404)은 복수 개로 형성될 수 있으며, 이들은 제1 영역(I)의 중심으로부터 바깥 방향으로 배열될 수 있다. 각 제1 가드 링 들(404)이 굴곡진 형태로 연장되므로 요철이 형성될 수 있으며, 일 실시예에 있어서, 동일한 방향을 기준으로 할 때, 하나의 제1 가드 링(404)에 형성된 오목부와 볼록부는 이에 인접하는 다른 하나의 제1 가드 링(404)에 형성된 볼록부 및 오목부에 각각 대향하도록 배치될 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 도 10을 참조하면, 하나의 제1 가드 링(404)에 형성된 오목부와 볼록부는 이에 인접하는 다른 하나의 가드 링(404)에 형성된 오목부와 볼록부에 각각 대향하도록 배치될 수도 있다. 또한, 제1 가드 링들(404)에 포함된 오목부들 및 볼록부들이 일 방향을 따라 서로 정확하게 대응하지 않을 수도 있다.
다른 실시예들에 있어서, 도 8을 참조하면, 제1 가드 링(404)은 상기 제1 및 제2 방향들과 예각을 이루는 제3 및 제4 방향으로 각각 연장되는 제3 및 제4 부분들을 포함할 수 있으며, 상기 제3 부분들의 각 양단과 상기 제4 부분들의 각 양단이 서로 연결된 형상을 가질 수 있다.
또 다른 실시예들에 있어서, 도 9를 참조하면, 제1 가드 링(404)은 직선 형태가 아닌 곡선 형태, 예를 들어, 물결 형상(wave type)으로 연장될 수도 있다.
즉, 제1 가드 링(404)은 각 제5 내지 제7 영역들(V, VI, VII)에서 직선(line) 또는 바(bar) 형상만 아니라면, 어떠한 형태의 굴곡진 형상도 가질 수 있다.
예시적인 실시예들에 있어서, 제1 가드 링(404)은 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 액티브 핀(104) 및 제1 도전성 구조물을 포함할 수 있다. 이때, 제2 액티브 핀(104)은 제1 영역(I)을 굴곡진 형태로 연속적으로 둘러쌀 수 있으며, 상기 제1 도전성 구조물은 제2 액티브 핀(104)에 대응하는 형상을 가질 수 있다. 제2 액티브 핀(104)이 직선 형상이 아니라 굴곡진 형상을 가지므로, 후술하는 바와 같이, 이를 형성하기 위한 더블 패터닝 공정 시 맨드럴(mandrel) 혹은 마스크 스페이서가 쓰러지지 않고 안정적으로 형성될 수 있으며, 또한 소자 분리막 패턴(125) 형성을 위한 기계 화학적 연마(CMP) 공정에서 연마 스트레스도 효율적으로 분산되어 제2 액티브 핀(104)이 안정적으로 형성될 수 있다.
제2 액티브 핀(104)은 기판(100) 상부로 돌출될 수 있으며, 하부 측벽은 소자 분리막 패턴(125)에 의해 커버될 수 있고, 상부는 소자 분리막 패턴(125) 상으로 돌출될 수 있다. 제2 액티브 핀(104)의 양 측벽에는, 예를 들어 실리콘 질화물과 같은 질화물 혹은 실리콘 산화물과 같은 산화물을 포함하는 제2 스페이서(184)가 형성될 수 있다.
제2 액티브 핀(104)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 액티브 핀(104)에는 예를 들어, 붕소나 인과 같은 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 제2 액티브 핀(104)은 제1 영역(I)의 중심으로부터 바깥 방향을 따라 복수 개로 형성될 수 있으며, 이들 중 서로 인접하는 2개의 제2 액티브 핀들(104) 상에 1개의 상기 제1 도전성 구조물이 형성될 수 있다.
상기 제1 도전성 구조물은 순차적으로 적층된 제1 콘택 플러그(294) 및 제1 비아(via)(314)를 포함할 수 있다. 제1 콘택 플러그(294)는 제2 액티브 핀(104) 및 제2 스페이서(184)를 커버하면서 기판(100) 상에 형성된 제1 층간 절연막(200)과, 제1 층간 절연막(200) 상에 형성된 제2 층간 절연막(270)을 관통할 수 있다. 제1 비아(314)는 제2 층간 절연막(270) 상에 형성된 제3 층간 절연막(300)을 관통할 수 있다. 제1 콘택 플러그(294) 및 제1 비아(314)는 텅스텐, 구리, 알루미늄 등과 같은 금속 혹은 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 구조물은 제1 영역(I)의 중심으로부터 바깥 방향을 따라 복수 개로 형성될 수 있으며, 상기 복수 개의 제1 도전성 구조물들 상에는 금속판(metal plate)(320)이 형성될 수 있다. 이에 따라 상기 복수 개의 제1 도전성 구조물들은 금속판(320)을 통해 서로 전기적으로 연결될 수 있다. 즉, 제2 액티브 핀(104), 제1 콘택 플러그(294) 및 제1 비아(314)를 포함하는 제1 가드 링(404)을 통해서, 금속판(320) 및 이에 연결되는 다른 상부 배선들(도시되지 않음)을 흐르는 전류가 기판(100)으로 접지될 수 있다.
한편, 제2 액티브 핀(104)과 제1 콘택 플러그(294) 사이에는 제2 소스/드레인 층(204) 및 제2 금속 실리사이드 패턴(284)이 더 형성될 수 있다.
제2 소스/드레인 층(204)은 제2 액티브 핀(204) 및 제2 스페이서(104) 상에 형성될 수 있으며, 제2 액티브 핀(204)을 시드로 사용하는 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 소스/드레인 층(204)은 불순물이 도핑된 단결정 실리콘-게르마늄 층, 불순물이 도핑된 실리콘 탄화물 층, 불순물이 도핑된 실리콘 층 등일 수 있다.
제2 금속 실리사이드 패턴(284)은 제2 소스/드레인 층(204)을 금속막과 반응시켜 형성될 수 있다. 제2 금속 실리사이드 패턴(284)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
제2 소스/드레인 층(204) 및 제2 금속 실리사이드 패턴(284)은 경우에 따라 형성되지 않고 생략될 수 있으며, 이 경우에는 제1 콘택 플러그(294)가 제2 액티브 핀(104)에 직접 접촉할 수 있다.
제1 수분 방지 구조물(406)은 기판(100)의 제4 영역(IV) 상에 형성되어, 상면에서 보았을 때, 제3 영역(III)을 굴곡진 형태로 연속적으로 둘러쌀 수 있다.
제1 수분 방지 구조물(406)은 상면에서 보았을 때, 제1 가드 링(404)의 형상과 유사할 수 있다. 즉, 예를 들어, 도 11을 참조하면, 제8 영역(IIIV)에 형성되는 제1 수분 방지 구조물(406)은 도 5를 참조로 설명한 제1 가드 링(404)의 형상과 유사할 수 있다. 이에 따라, 제1 수분 방지 구조물(406)은 상기 제1 방향으로 연장되는 제5 부분들 및 상기 제2 방향으로 연장되는 제6 부분들을 포함할 수 있으며, 상기 제5 부분들의 각 양단과 상기 제6 부분들의 각 양단이 서로 연결된 형상을 가질 수 있다. 또한 제9 및 제10 영역들(IX, X)에 형성된 제1 수분 방지 구조물(406) 부분의 형상은 제5 및 제6 영역들(V, VI)에 형성된 제1 가드 링(404) 부분의 형상과 각각 유사할 수 있다.
제1 수분 방지 구조물(406)은 복수 개로 형성되어 제1 영역(I)의 중심으로부터 바깥 방향으로 배열될 수 있다. 또한, 제1 수분 방지 구조물(406)은 직선 형태가 아닌 곡선 형태, 예를 들어, 물결 형상(wave type)으로 연장될 수도 있다. 즉, 제1 수분 방지 구조물(406)은 각 제8 내지 제10 영역들(IIIV, IX, X)에서 직선(line) 또는 바(bar) 형상만 아니라면, 어떠한 형태의 굴곡진 형상도 가질 수 있다.
예시적인 실시예들에 있어서, 제1 수분 방지 구조물(406)은 기판(100)의 제4 영역(IV) 상에 순차적으로 적층된 제3 액티브 핀(106), 제2 게이트 구조물(256) 및 제2 도전성 구조물을 포함할 수 있다.
이때, 제3 액티브 핀(106)은 제3 영역(III)을 굴곡진 형태로 연속적으로 둘러쌀 수 있으며, 제2 게이트 구조물(256) 및 상기 제2 도전성 구조물은 제3 액티브 핀(106)에 대응하는 형상을 가질 수 있다. 제3 액티브 핀(106)이 직선 형상이 아니라 굴곡진 형상을 가지므로, 이를 형성하기 위한 더블 패터닝 공정 시 맨드럴(mandrel) 혹은 마스크 스페이서가 쓰러지지 않고 안정적으로 형성될 수 있으며, 또한 소자 분리막 패턴(125) 형성을 위한 기계 화학적 연마(CMP) 공정에서 연마 스트레스도 효율적으로 분산되어 제3 액티브 핀(106)이 안정적으로 형성될 수 있다.
제3 액티브 핀(106)은 기판(100) 상부로 돌출될 수 있으며, 하부 측벽은 소자 분리막 패턴(125)에 의해 커버될 수 있고, 상부는 소자 분리막 패턴(125) 상으로 돌출될 수 있다. 제3 액티브 핀(106)은 기판(100) 및 제2 액티브 패턴(104)과 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제3 액티브 핀(106)에는 예를 들어, 붕소나 인과 같은 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 제3 액티브 핀(106)은 제1 영역(I)의 중심으로부터 바깥 방향을 따라 복수 개로 형성될 수 있으며, 이들 중 서로 인접하는 2개의 제3 액티브 핀들(106)을 커버하도록 1개의 제2 게이트 구조물(256)이 형성될 수 있다. 이때, 제2 게이트 구조물(256)은 상기 2개의 제3 액티브 핀들(106) 사이의 소자 분리막 패턴(125) 부분 및 이들의 외측에 각각 인접한 소자 분리막 패턴(125) 부분들도 커버할 수 있다.
제2 게이트 구조물(256)은 제3 액티브 핀(106) 상에 순차적으로 적층된 제2 인터페이스 막 패턴(226), 제2 게이트 절연막 패턴(236) 및 제2 게이트 전극(246)을 포함할 수 있다. 한편, 제2 게이트 구조물(256)의 양 측벽에는 제2 게이트 스페이서(176)가 형성될 수 있으며, 제2 게이트 구조물(256) 및 제2 게이트 스페이서(176)의 상면에는 제2 블로킹막 패턴(266)이 형성될 수 있다.
제2 인터페이스 막 패턴(226)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일 실시예에 있어서, 제2 인터페이스 막 패턴(226)은 제3 액티브 패턴(106) 상면에만 형성될 수 있다. 혹은 도시되지는 않았으나, 제2 인터페이스 막 패턴(226)은 제3 액티브 패턴(106) 뿐만 아니라 소자 분리막 패턴(125) 상에도 형성될 수 있다. 이와는 달리, 제2 인터페이스 막 패턴(226)은 형성되지 않을 수도 있다.
제2 게이트 절연막 패턴(236)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 제2 게이트 절연막 패턴(236)은 제2 인터페이스 막 패턴(226), 소자 분리막 패턴(125) 및 제2 게이트 스페이서(176)의 내측벽 상에 형성될 수 있으며, 제2 게이트 전극(246)의 저면 및 측벽을 감쌀 수 있다.
제2 게이트 전극(246)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 같은 저 저항 금속, 혹은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 제2 게이트 구조물(256)은 제2 인터페이스 막 패턴(226), 제2 게이트 절연막 패턴(236) 및 제2 게이트 전극(246) 대신에, 예를 들어 실리콘 산화물을 포함하는 더미 게이트 절연막 패턴(도시되지 않음) 및 폴리실리콘을 포함하는 더미 게이트 전극(도시되지 않음)을 포함할 수도 있다.
제2 게이트 스페이서(176) 및 제2 블로킹막 패턴(266)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제2 도전성 구조물은 순차적으로 적층된 제2 콘택 플러그(296) 및 제2 비아(via)(316)를 포함할 수 있다. 제2 콘택 플러그(296)는 제2 층간 절연막(270)을 관통할 수 있다. 제2 비아(316)는 제3 층간 절연막(300)을 관통할 수 있다. 제2 콘택 플러그(296) 및 제2 비아(316)는 제1 콘택 플러그(294) 및 제1 비아(314)와 실질적으로 동일한 물질, 즉 텅스텐, 구리, 알루미늄 등과 같은 금속 혹은 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전성 구조물은 제1 영역(I)의 중심으로부터 바깥 방향을 따라 복수 개로 형성될 수 있으며, 이들 상면은 금속판(320)에 접촉할 수 있다. 이에 따라 상기 복수 개의 제2 도전성 구조물들은 금속판(320)을 통해 서로 전기적으로 연결될 수 있으며, 또한 상기 제1 도전성 구조물들과도 전기적으로 연결될 수 있다.
제3 액티브 핀(106), 제2 게이트 구조물(256), 제2 블로킹막 패턴(266), 제2 콘택 플러그(296) 및 제2 비아(316)를 포함하는 제1 수분 방지 구조물(406)에서, 제2 게이트 구조물(256)이 2개의 제3 액티브 핀들(106)을 커버하도록 형성되므로, 외부로부터 수분 유입 경로가 길어져 효과적으로 수분을 차단할 수 있으며, 외부로부터의 충격 전파를 효과적으로 방지할 수 있다.
한편, 도 4를 참조하면, 제2 수분 방지 구조물(407)은 제2 게이트 구조물(256) 상에 블로킹막 패턴을 포함하지 않을 수도 있으며, 이 경우에는, 제2 게이트 구조물(256)이 제4 콘택 플러그(297)와 직접 접촉할 수 있다.
지금까지는, 가드 링이 기판(100)의 제3 영역(III) 상에만 형성하는 것을 설명하였으나, 기판(100)의 제4 영역(IV) 상에도 가드 링이 형성될 수도 있으며, 이는 제2 가드 링(도시되지 않음)으로 지칭하기로 한다. 즉, 상기 제2 가드 링은 순차적으로 적층된 제3 액티브 핀(106), 제1 콘택 플러그(294) 및 제1 비아(314)를 포함하도록 형성될 수 있으며, 기판(100)의 제4 영역(IV) 상에 형성되어 전류의 접지 기능뿐만 아니라, 수분 및 충격 전파 방지 기능도 함께 수행할 수 있다.
도 12 내지 도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 12는 상기 반도체 장치를 설명하기 위한 평면도이고, 도 13은 도 12의 X, Y, Z 영역의 확대 단면을 포함하는 확대 단면도이며, 도 14 내지 도 16은 도 13의 A-A', B-B' 및 C-C'선들을 따라 각각 절단한 단면도들이다. 상기 반도체 장치는 도 1 내지 도 11을 참조로 설명한 제1 수분 방지 구조물 및 제1 가드 링을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 12 내지 도 16을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 트랜지스터, 제1 가드 링(404) 및 제1 수분 방지 구조물(406)을 포함한다.
기판(100)은 제1 내지 제10 영역들(I ~ X)을 포함할 수 있다. 이때, 제1 영역(I)은 상기 트랜지스터를 포함하는 반도체 칩이 형성되는 칩 영역일 수 있고, 제2 영역(II)은 상기 반도체 칩을 둘러싸면서 보호하는 실링(sealing) 영역일 수 있다. 또한, 제2 영역(II) 중에서 제3 영역(III)은 상기 반도체 칩을 접지시키기 위한 제1 가드 링(404)이 형성되는 가드 링 영역일 수 있으며, 제4 영역(IV)은 상기 반도체 칩들에 수분이 침투하거나 크랙(crack)이 발생하지 않도록 상기 반도체 칩들을 보호하는 제1 수분 방지 구조물(406)이 형성되는 영역일 수 있다.
상기 트랜지스터는 기판(100)의 제1 영역(I) 상에 형성된 제1 액티브 핀(102), 제1 액티브 핀(102) 상에 형성된 제1 게이트 구조물(252), 및 제1 게이트 구조물(252)에 인접하도록 제1 액티브 핀(102) 상에 형성된 제1 소스/드레인 층(202)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 핀(102)은 기판(100) 상면에 실질적으로 평행한 제1 방향으로 연장될 수 있으며, 상기 제1 방향과, 기판(100) 상면에 실질적으로 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 각각 복수 개로 형성될 수 있다. 제1 액티브 핀(102)의 양 측벽에는, 예를 들어 실리콘 질화물과 같은 질화물 혹은 실리콘 산화물과 같은 산화물을 포함하는 제1 스페이서(182)가 형성될 수 있다.
제1 게이트 구조물(252)은 제1 액티브 핀(102) 상에 순차적으로 적층된 제1 인터페이스 막 패턴(222), 제1 게이트 절연막 패턴(232) 및 제1 게이트 전극(242)을 포함할 수 있다. 한편, 제1 게이트 구조물(252)의 양 측벽에는 제1 게이트 스페이서(172)가 형성될 수 있으며, 제1 게이트 구조물(252) 및 제1 게이트 스페이서(172)의 상면에는 제1 블로킹막 패턴(262)이 형성될 수 있다. 다만, 제1 블로킹막 패턴(262)은 형성되지 않을 수도 있다.
제1 인터페이스 막 패턴(222)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일 실시예에 있어서, 제1 인터페이스 막 패턴(222)은 제1 액티브 패턴(102) 상면에만 형성될 수 있다. 혹은 도시되지는 않았으나, 제1 인터페이스 막 패턴(222)은 제1 액티브 패턴(102) 뿐만 아니라 소자 분리막 패턴(125) 상에도 형성될 수 있다. 이와는 달리, 제1 인터페이스 막 패턴(222)은 형성되지 않을 수도 있다.
제1 게이트 절연막 패턴(232)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 제1 게이트 절연막 패턴(232)은 제1 인터페이스 막 패턴(222), 소자 분리막 패턴(125) 및 제1 게이트 스페이서(172)의 내측벽 상에 형성될 수 있으며, 제1 게이트 전극(242)의 저면 및 측벽을 감쌀 수 있다.
제1 게이트 전극(242)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 같은 저 저항 금속, 혹은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제1 게이트 스페이서(172) 및 제1 블로킹막 패턴(262)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 소스/드레인 층(202)은 제1 액티브 핀(102) 및 제1 스페이서(182) 상에 형성될 수 있으며, 제1 액티브 핀(102)을 시드로 사용하는 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 소스/드레인 층(202)은 불순물이 도핑된 단결정 실리콘-게르마늄 층, 불순물이 도핑된 실리콘 탄화물 층, 불순물이 도핑된 실리콘 층 등일 수 있다.
제1 소스/드레인 층(202) 상부에는 제1 금속 실리사이드 패턴(282)이 형성될 수 있다. 제1 금속 실리사이드 패턴(282)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
상기 트랜지스터는 제1 층간 절연막(200) 내부에 형성될 수 있으며, 제1 층간 절연막(200) 상에는 제2 및 제3 층간 절연막들(270, 300)이 순차적으로 적층될 수 있다. 제1 및 제2 층간 절연막들(200, 270)을 관통하여 제1 금속 실리사이드 패턴(282)에 접촉하는 제3 콘택 플러그(292)가 형성될 수 있으며, 제3 층간 절연막(300)을 관통하여 제3 콘택 플러그(292)에 접촉하는 제3 비아(316)가 형성될 수 있다. 제3 콘택 플러그(292) 및 제3 비아(316)는 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속 혹은 도핑된 폴리실리콘을 포함할 수 있다. 제3 비아(316) 상면에는 금속판(320)이 형성될 수 있다.
도시되지는 않았으나, 제1 및 제2 층간 절연막들(200, 270)을 관통하여 제1 게이트 구조물(252)에 접촉하는 제5 콘택 플러그(도시되지 않음), 및 제3 층간 절연막(300)을 관통하여 상기 제5 콘택 플러그의 상면 및 금속판(320)의 저면에 접촉하는 제5 비아(도시되지 않음)가 더 형성될 수도 있다.
한편, 제1 가드 링(404)은 기판(100)의 제3 영역(III) 상에 형성되어, 상면에서 보았을 때, 제1 영역(I)을 굴곡진 형태로 연속적으로 둘러쌀 수 있다. 제1 가드 링(404)은 각 제5 내지 제7 영역들(V, VI, VII)에서 직선(line) 또는 바(bar) 형상만 아니라면, 어떠한 형태의 굴곡진 형상도 가질 수 있다.
예시적인 실시예들에 있어서, 제1 가드 링(404)은 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 액티브 핀(104) 및 제1 도전성 구조물을 포함할 수 있다. 이때, 제2 액티브 핀(104)은 제1 영역(I)을 굴곡진 형태로 연속적으로 둘러쌀 수 있으며, 상기 제1 도전성 구조물은 제2 액티브 핀(104)에 대응하는 형상을 가질 수 있다.
제2 액티브 핀(104)은 기판(100) 상부로 돌출될 수 있으며, 기판(100) 및 제1 액티브 핀(102)과 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 액티브 핀(104)에는 예를 들어, 붕소나 인과 같은 불순물이 도핑될 수 있다. 제2 액티브 핀(104)의 양 측벽에는 제2 스페이서(184)가 형성될 수 있다. 이때, 제2 스페이서(184)는 제1 스페이서(182)와 실질적으로 동일한 물질을 포함할 수 있다.
상기 제1 도전성 구조물은 순차적으로 적층된 제1 콘택 플러그(294) 및 제1 비아(via)(314)를 포함할 수 있다. 제1 콘택 플러그(294) 및 제1 비아(314)는 제3 콘택 플러그(292) 및 제3 비아(312)와 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 구조물은 제1 영역(I)의 중심으로부터 바깥 방향을 따라 복수 개로 형성될 수 있으며, 상기 복수 개의 제1 도전성 구조물들 상에는 금속판(metal plate)(320)이 형성될 수 있다. 이에 따라 상기 복수 개의 제1 도전성 구조물들은 금속판(320)을 통해 서로 전기적으로 연결될 수 있으며, 또한 제3 비아(312) 및 제3 콘택 플러그(292)와도 전기적으로 연결될 수 있다. 이에 따라, 제2 액티브 핀(104), 제1 콘택 플러그(294) 및 제1 비아(314)를 포함하는 제1 가드 링(404)을 통해서, 금속판(320) 및 이에 연결되는 칩 영역(I)의 배선들(도시되지 않음) 및 다른 상부 배선들(도시되지 않음)을 흐르는 전류가 기판(100)으로 접지될 수 있다.
한편, 제2 액티브 핀(104)과 제1 콘택 플러그(294) 사이에는 제2 소스/드레인 층(204) 및 제2 금속 실리사이드 패턴(284)이 더 형성될 수 있다. 이때, 제2 소스/드레인 층(204) 및 제2 금속 실리사이드 패턴(284)은 제1 소스/드레인 층(202) 및 제1 금속 실리사이드 패턴(282)과 실질적으로 동일한 물질을 포함할 수 있다. 다만, 제2 소스/드레인 층(204) 및 제2 금속 실리사이드 패턴(284)은 경우에 따라 형성되지 않고 생략될 수 있으며, 이 경우에는 제1 콘택 플러그(294)가 제2 액티브 핀(104)에 직접 접촉할 수 있다.
제1 수분 방지 구조물(406)은 기판(100)의 제4 영역(IV) 상에 형성되어, 상면에서 보았을 때, 제3 영역(III)을 굴곡진 형태로 연속적으로 둘러쌀 수 있다. 제1 수분 방지 구조물(406)은 각 제8 내지 제10 영역들(IIIV, IX, X)에서 직선(line) 또는 바(bar) 형상만 아니라면, 어떠한 형태의 굴곡진 형상도 가질 수 있다.
예시적인 실시예들에 있어서, 제1 수분 방지 구조물(406)은 기판(100)의 제4 영역(IV) 상에 순차적으로 적층된 제3 액티브 핀(106), 제2 게이트 구조물(256) 및 제2 도전성 구조물을 포함할 수 있다. 이때, 제3 액티브 핀(106)은 제3 영역(III)을 굴곡진 형태로 연속적으로 둘러쌀 수 있으며, 제2 게이트 구조물(256) 및 상기 제2 도전성 구조물은 제3 액티브 핀(106)에 대응하는 형상을 가질 수 있다.
제3 액티브 핀(106)은 기판(100) 상부로 돌출될 수 있으며, 하부 측벽은 소자 분리막 패턴(125)에 의해 커버될 수 있고, 상부는 소자 분리막 패턴(125) 상으로 돌출될 수 있다. 제3 액티브 핀(106)은 기판(100) 및 제1 및 제2 액티브 패턴들(102, 104)과 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제3 액티브 핀(106)에는 예를 들어, 붕소나 인과 같은 불순물이 도핑될 수 있다.
제2 게이트 구조물(256)은 제3 액티브 핀(106) 상에 순차적으로 적층된 제2 인터페이스 막 패턴(226), 제2 게이트 절연막 패턴(236) 및 제2 게이트 전극(246)을 포함할 수 있다. 한편, 제2 게이트 구조물(256)의 양 측벽에는 제2 게이트 스페이서(176)가 형성될 수 있으며, 제2 게이트 구조물(256) 및 제2 게이트 스페이서(176)의 상면에는 제2 블로킹막 패턴(266)이 형성될 수 있다.
제2 인터페이스 막 패턴(226), 제2 게이트 절연막 패턴(236) 및 제2 게이트 전극(246)은 제1 인터페이스 막 패턴(222), 제1 게이트 절연막 패턴(232) 및 제1 게이트 전극(242)과 각각 실질적으로 동일한 물질을 포함할 수 있다. 다만, 제2 게이트 구조물(256)은 제2 인터페이스 막 패턴(226), 제2 게이트 절연막 패턴(236) 및 제2 게이트 전극(246) 대신에, 예를 들어 실리콘 산화물을 포함하는 더미 게이트 절연막 패턴(도시되지 않음) 및 폴리실리콘을 포함하는 더미 게이트 전극(도시되지 않음)을 포함할 수도 있다.
제2 게이트 스페이서(176) 및 제2 블로킹막 패턴(266)은 각각 제1 게이트 스페이서(172) 및 제1 블로킹막 패턴(262)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제2 도전성 구조물은 순차적으로 적층된 제2 콘택 플러그(296) 및 제2 비아(via)(316)를 포함할 수 있다. 제2 콘택 플러그(296) 및 제2 비아(316)는 제1 콘택 플러그(294) 및 제1 비아(314)와 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전성 구조물은 제1 영역(I)의 중심으로부터 바깥 방향을 따라 복수 개로 형성될 수 있으며, 이들 상면은 금속판(320)에 접촉할 수 있다. 이에 따라 상기 복수 개의 제2 도전성 구조물들은 금속판(320)을 통해 서로 전기적으로 연결될 수 있으며, 또한 상기 제1 도전성 구조물들, 및 칩 영역(I)의 제3 비아(312) 및 제3 콘택 플러그(292)와도 전기적으로 연결될 수 있다.
제3 액티브 핀(106), 제2 게이트 구조물(256), 제2 블로킹막 패턴(266), 제2 콘택 플러그(296) 및 제2 비아(316)를 포함하는 제1 수분 방지 구조물(406)에서, 제2 게이트 구조물(256)이 2개의 제3 액티브 핀들(106)을 커버하도록 형성되므로, 외부로부터 수분 유입 경로가 길어져 효과적으로 수분을 차단할 수 있으며, 외부로부터의 충격 전파를 효과적으로 방지할 수 있다.
일 실시예에 있어서, 제1 수분 방지 구조물(406)은 제2 게이트 구조물(256) 상에 제2 블로킹막 패턴(266)을 포함하지 않을 수도 있으며, 이 경우에는, 제2 게이트 구조물(256)이 제2 콘택 플러그(296)와 직접 접촉할 수 있다.
한편, 기판(100)의 제4 영역(IV) 상에는 제2 가드 링(도시되지 않음)이 형성될 수도 있다. 이때, 상기 제2 가드 링은 순차적으로 적층된 제3 액티브 핀(106), 제1 콘택 플러그(294) 및 제1 비아(314)를 포함하도록 형성될 수 있으며, 기판(100)의 제4 영역(IV) 상에 형성되어 전류의 접지 기능뿐만 아니라, 수분 및 충격 전파 방지 기능도 함께 수행할 수 있다.
도 17 내지 도 65는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 17, 19, 22, 27, 31, 35, 39, 43, 47, 51, 54, 57 및 61은 상기 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 18, 20-21, 23-26, 28, 32, 36, 40, 44, 48, 52, 55, 58 및 62는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 29, 33, 37, 41, 45, 50, 59, 63 및 65는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이고, 도 30, 34, 38, 42, 46, 49, 53, 56, 60 및 64는 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다. 다만, 각 도 31, 35, 39, 43, 47, 51, 54, 57 및 61에서는, 설명의 편의를 위해 전체 평면도를 도시하는 대신에, 각 제1, 제3 및 제4 영역들 내의 X, Y, Z 영역의 확대 단면도를 도시한다.
상기 반도체 장치의 제조 방법은 도 12 내지 도 17을 참조로 설명한 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 17 내지 도 18을 참조하면, 기판(100) 상에 마스크 막(500)을 형성하고, 마스크 막(500) 상에 제1 내지 제3 희생막 패턴들(512, 514, 516)을 제1, 제3 및 제4 영역들(I, III, IV) 상에 각각 형성한다. 제1 내지 제3 희생막 패턴들(512, 514, 516)은 더블 패터닝 공정에서 맨드럴(mandrel) 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 희생막 패턴(512)은 상기 제1 방향을 따라 연장될 수 있으며, 제2 및 제3 희생막 패턴들(514, 516)은 각각 제1 및 제3 영역들(I, III)을 굴곡진 형태로 연속적으로 둘러싸도록 형성될 수 있다. 이때, 각 제1 내지 제3 희생막 패턴들(512, 514, 156)은 복수 개로 형성될 수 있다.
제1 희생막 패턴(512)은 상기 제1 방향으로 직선적으로 연장되므로, 일정한 길이 이상의 길이를 갖도록 형성될 경우에 쓰러질 수 있다. 이에 따라, 제1 희생막 패턴(512)은 제1 영역(I)을 상기 제1 방향으로 가로지르도록 하나로 형성되기는 어려우므로, 상기 제1 방향을 따라 복수 개로 형성된다. 반면, 각 제2 및 제3 희생막 패턴들(514, 516)은 일 방향으로 직선적으로 연장되는 것이 아니라 굴곡지게 연장되므로, 전체적으로 긴 길이를 갖더라도 쓰러지지 않고 안정적으로 형성될 수 있다.
마스크 막(500)은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 내지 제3 희생막 패턴들(512, 514, 516)은 예를 들어, 폴리실리콘, 비정질 탄화물 막(Amorphous Carbon Layer: ACL), 스핀-온 유기 하드마스크(Spin-on Organic Hardmask: SOH) 등을 포함하도록 형성될 수 있다.
도 19 내지 도 20을 참조하면, 제1 내지 제3 희생막 패턴들(512, 514, 516)의 양 측벽에 제1 내지 제3 마스크 스페이서들(522, 524, 526)을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 마스크 스페이서들(522, 524, 526)은 제1 내지 제3 희생막 패턴들(512, 514, 516)을 커버하는 마스크 스페이서 막을 마스크 막(500) 상에 컨포멀하게(conformally) 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라 형성되는 각 제1 내지 제3 마스크 스페이서들(522, 524, 526)은 제1 내지 제3 희생막 패턴들(512, 514, 516)의 폭보다 작은 폭을 갖도록 형성될 수 있다. 비록 제1 내지 제3 마스크 스페이서들(522, 524, 526)이 제1 내지 제3 희생막 패턴들(512, 514, 516)보다 작은 폭을 갖더라도, 제1 내지 제3 희생막 패턴들(512, 514, 516)과 동일한 이유로 쓰러지지 않고 안정적으로 형성될 수 있다.
한편, 상기 마스크 스페이서 막은, 예를 들어, 산화물을 사용하여 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성될 수 있다.
도 21을 참조하면, 제1 내지 제3 희생막 패턴들(512, 514, 516)을 제거한 후, 제1 내지 제3 마스크 스페이서들(522, 524, 526)을 식각 마스크로 사용하여 하부의 마스크 막(500)을 식각함으로써, 제1 내지 제3 마스크들(502, 504, 506)을 제1, 제3 및 제4 영역들(I, III, IV) 상에 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 희생막 패턴들(512, 514, 516)은 습식 식각 공정 혹은 건식 식각 공정을 통해 제거될 수 있으며, 마스크 막(500)은 건식 식각 공정을 통해 식각될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 마스크들(502, 504, 506)은 제1 내지 제3 마스크 스페이서들(522, 524, 526)과 각각 동일한 형상을 갖도록 형성될 수 있다.
도 22 내지 도 23을 참조하면, 제1 내지 제3 마스크들(502, 504, 506)을 식각 마스크로 사용하여 하부의 기판(100)을 식각함으로써, 제1 내지 제3 액티브 핀들(102, 104, 106)을 각각 제1, 제3 및 제4 영역들(I, III, IV) 상에 형성한다. 이에 따라, 기판(100) 상에 제1 내지 제3 액티브 핀들(102, 104, 106) 사이에는 제1 트렌치(110)가 형성될 수 있다. 상기 식각 공정에서 제1 내지 제3 마스크 스페이서들(522, 524, 526)은 제거될 수 있다.
제1 내지 제3 액티브 핀들(102, 104, 106)은 제1 내지 제3 마스크들(502, 504, 506)과 각각 동일한 형상을 갖도록 형성될 수 있다. 즉, 제1 액티브 핀(102)은 기판(100)의 제1 영역(I) 상에 상기 제1 방향을 따라 연장되며, 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다. 제2 액티브 핀(104)은 기판(100)의 제3 영역(III) 상에 제1 영역(I)을 굴곡진 형태로 연속적으로 둘러싸도록 형성될 수 있으며, 제1 영역(I)으로부터 바깥 방향으로 복수 개로 형성될 수 있다. 제3 액티브 핀(106)은 기판(100)의 제4 영역(IV) 상에 제3 영역(III)을 굴곡진 형태로 연속적으로 둘러싸도록 형성될 수 있으며, 제1 영역(I)으로부터 바깥 방향으로 복수 개로 형성될 수 있다.
상기 식각 공정 이후에, 제1 내지 제3 마스크들(502, 504, 506)은 제거될 수 있다.
도 24를 참조하면, 제1 트렌치(110)를 채우는 소자 분리막(120)을 형성한다.
예시적인 실시예들에 있어서, 소자 분리막(120)을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 소자 분리막(120)을 평탄화할 수 있다. 소자 분리막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 기계 화학적 연마(CMP) 공정을 통해 수행될 수 있다. 상기 기계 화학적 연마(CMP) 공정을 수행할 때, 기판(100)의 제1, 제3 및 제4 영역들(I, III, IV) 상에는 제1 내지 제3 액티브 핀들(102, 104, 106)이 각각 형성되어 있으므로, 제1, 제3 및 제4 영역들(I, III, IV) 사이에 구조물의 밀도 차이가 거의 나지 않는다. 이에 따라, 디싱(dishing) 현상 발생 없이, 상기 기계 화학적 연마(CMP) 공정이 용이하게 수행될 수 있다.
도 25를 참조하면, 제1 트렌치(110) 상부가 노출되도록 소자 분리막(120) 상부를 제거함으로써 소자 분리막 패턴(125)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 에치 백 공정을 통해 수행될 수 있다.
소자 분리막 패턴(125)이 형성됨에 따라, 기판(100)의 각 제1, 제3 및 제4 영역들(I, III, IV)에는 상면이 소자 분리막 패턴(125)에 의해 커버된 필드 영역, 및 상면이 소자 분리막 패턴(125)에 의해 커버되지 않으며 소자 분리막 패턴(125)으로부터 상부로 돌출된 액티브 영역이 정의될 수 있다.
도 26을 참조하면, 소자 분리막 패턴(125)이 형성된 기판(100) 상에 더미 게이트 절연막(130), 더미 게이트 전극막(140) 및 하드 마스크 막(150)을 순차적으로 형성한다.
더미 게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 더미 게이트 전극막(140)은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 하드 마스크 막(150)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
더미 게이트 절연막(130)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 더미 게이트 절연막(130)은 기판(100)의 제1 내지 제3 액티브 핀들(102, 104, 106) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 더미 게이트 절연막(130)은 소자 분리막 패턴(125) 상에는 형성되지 않을 수도 있다. 한편, 더미 게이트 전극막(140) 및 하드 마스크 막(150) 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
도 27 내지 도 30을 참조하면, 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 통해, 하드 마스크 막(150)을 패터닝하여 제1 및 제2 하드 마스크들(152, 156)을 제1 및 제4 영역들(I, IV) 상에 각각 형성하고, 이를 식각 마스크로 사용하여 하부의 더미 게이트 전극막(140) 및 더미 게이트 절연막(130)을 식각함으로써, 제1 및 제4 영역들(I, IV) 상에 제1 및 제2 더미 게이트 구조물들(162, 166)을 각각 형성한다.
예시적인 실시예들에 있어서, 제1 더미 게이트 구조물(162)은 상기 제2 방향을 따라 형성된 제1 액티브 핀들(102)을 커버하도록 연장될 수 있으며, 제2 더미 게이트 구조물(166)은 하부의 제3 액티브 핀들(106)을 커버하도록 이와 유사한 형상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 제2 더미 게이트 구조물(166)은 복수 개의 제3 액티브 핀들(106) 중에서 서로 인접하는 2개의 제3 액티브 핀들(106)을 커버하면서, 이들 사이의 소자 분리막 패턴(125) 부분 및 이들의 외측 방향으로 인접하는 소자 분리막 패턴(125) 부분 상에도 형성될 수 있다.
제1 더미 게이트 구조물(162)은 순차적으로 적층된 제1 더미 게이트 절연막 패턴(132), 제1 더미 게이트 전극(142) 및 제1 하드 마스크(152)를 포함하도록 형성될 수 있으며, 제2 더미 게이트 구조물(166)은 순차적으로 적층된 제2 더미 게이트 절연막 패턴(136), 제2 더미 게이트 전극(146) 및 제2 하드 마스크(156)를 포함하도록 형성될 수 있다.
한편, 제3 영역(III)의 제2 액티브 핀들(104)은 더미 게이트 구조물에 의해 커버되지 않고 노출될 수 있다.
이후, 이온 주입 공정을 수행하여, 제1 및 제2 더미 게이트 구조물들(162, 166)에 의해 커버되지 않는 제1 및 제2 액티브 핀들(102, 104) 상부에 불순물 영역(도시되지 않음)을 형성할 수 있다.
도 31 내지 도 34를 참조하면, 제1 및 제2 더미 게이트 구조물들(162, 166)의 측벽에 각각 제1 및 제2 게이트 스페이서들(172, 176)을 형성하고, 제1 및 제2 액티브 핀들(102, 104)의 측벽에 제1 및 제2 스페이서들(182, 184)을 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 게이트 스페이서들(172, 176), 및 제1 및 제2 스페이서들(182, 184)은 제1 및 제2 더미 게이트 구조물들(162, 166), 제1 및 제2 액티브 핀들(102, 104), 및 소자 분리막 패턴(125) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
도 35 내지 도 38을 참조하면, 제1 및 제2 더미 게이트 구조물들(162, 166), 제1 및 제2 게이트 스페이서들(172, 176), 및 제1 및 제2 스페이서들(182, 184)을 식각 마스크로 사용하여 이들에 의해 커버되지 않은 제1 및 제2 액티브 핀들(102, 104)의 상부를 식각함으로써, 제1 및 제3 영역들(I, III)에 제2 및 제3 트렌치들(192, 194)을 각각 형성한다.
제2 및 제3 트렌치들(192, 194)은 기판(100) 내부를 향해 일정한 깊이를 갖도록 형성될 수 있다.
도면 상에서는 제2 및 제3 트렌치들(192, 194)이 제1 및 제2 액티브 핀들(102, 104) 중에서 소자 분리막 패턴(125)에 의해 측벽이 커버되지 않는 상부에 형성되는 것으로 도시되어 있으나, 반드시 이에 한정되지는 않으며, 소자 분리막 패턴(125)에 의해 측벽이 커버되는 제1 및 제2 액티브 핀들(102, 104) 하부에까지 연장되도록 형성될 수도 있다. 또한, 제2 및 제3 트렌치들(192, 194)이 그 단면이 사각형상, U자 형상, 원의 일부 형상, 시그마 형상 등을 다양한 형상을 갖도록 형성될 수 있다.
한편, 제2 및 제3 트렌치들(192, 194)을 형성하는 식각 공정은 도 31 내지 도 34를 참조로 설명한 상기 스페이서 막에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수도 있다.
도 39 내지 도 42를 참조하면, 제2 및 제3 트렌치들(192, 194)을 각각 채우는 제1 및 제2 소스/드레인 층들(202, 204)을 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 소스/드레인 층들(202, 204)은 제2 및 제3 트렌치들(192, 194)에 의해 노출된 제1 및 제2 액티브 핀들(102, 104)의 상면을 시드로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성할 수 있다.
일 실시예에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스와, 예를 들어 저메인(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이때, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스를 함께 사용하여, p형 불순물이 도핑된 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 제1 소스/드레인 층(202)은 피모스(Positive Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 소스/드레인 층들(202, 204)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다. 이때, 각 제1 및 제2 소스/드레인 층들(202, 204)은 그 상면이 제1 및 제2 액티브 핀들(102, 104) 상면보다 높도록 형성되어 이른 바, 올려진 소스/드레인(Elevated Source/Drain: ESD) 층을 형성할 수 있다.
다른 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스와, SiH3CH3 가스와 같은 탄소 소스 가스를 사용하여 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 형성될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이에 따라, 제1 및 소스/드레인 층(202)은 엔모스(Negative Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
또 다른 실시예들에 있어서, 복수 개의 제1 소스/드레인 층들(202) 중 일부는 피모스 트랜지스터의 소스/드레인 영역 기능을 수행하도록 형성될 수 있고, 다른 일부는 엔모스 트랜지스터의 소스/드레인 영역 기능을 수행하도록 형성될 수 있다.
도 43 내지 도 46을 참조하면, 제1 및 제2 더미 게이트 구조물들(162, 166), 제1 및 제2 게이트 스페이서들(172, 176), 제1 및 제2 스페이서들(182, 184), 제1 및 제2 소스/드레인 층들(202, 204), 및 소자 분리막 패턴(125)을 덮는 제1 층간 절연막(200)을 충분한 높이로 형성한 후, 제1 및 제2 더미 게이트 구조물들(162, 166)의 제1 및 제2 더미 게이트 전극들(142, 146)의 상면이 노출될 때까지 제1 층간 절연막(200)을 평탄화한다. 이때, 제1 및 제2 더미 게이트 전극들(142, 146)의 상부에 형성된 제1 및 제2 하드 마스크들(152, 156), 및 제1 및 제2 게이트 스페이서들(172, 176)의 상부도 함께 제거될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 47 내지 도 49를 참조하면, 노출된 제1 및 제2 더미 게이트 전극들(142, 146), 및 제1 및 제2 더미 게이트 절연막 패턴들(132, 136)을 제거하여 제1 및 제3 액티브 핀들(102, 106) 및 이에 인접하는 소자 분리막 패턴(125) 부분의 상면을 노출시키는 제1 및 제2 개구들(212, 214)을 각각 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 더미 게이트 전극들(142, 146), 및 제1 및 제2 더미 게이트 절연막 패턴들(132, 136)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 충분히 제거될 수 있으며, 이때 상기 습식 식각 공정은 HF를 식각액으로 사용하여 수행될 수 있다.
이와는 달리, 도 50을 참조하면, 제4 영역(IV)을 커버하는 포토레지스트 패턴(도시되지 않음)을 형성한 후 상기 식각 공정을 수행함으로써, 제제2 더미 게이트 전극(146) 및 제2 더미 게이트 절연막 패턴(136)은 제거하지 않을 수도 있다. 즉, 칩 영역(I)에서는 실제 트랜지스터로 작동하는 게이트 구조물을 형성하기 위해서, 금속을 포함하는 게이트 전극을 형성하기 위한 이른 바 게이트 치환(gate replacement) 공정이 수행되지만, 실링 영역(II)에서는 실제 트랜지스터로 작동할 필요가 없으므로, 제4 영역(IV)에서는 상기 게이트 치환 공정을 수행하지 않고 더미 게이트 구조물로 유지하는 것도 무방하다.
도 51 내지 도 53을 참조하면, 각 제1 개구들(212)을 채우는 제1 인터페이스 막 패턴(222), 제1 게이트 절연막 패턴(232) 및 제1 게이트 전극(242)을 형성하고, 각 제2 개구들(214)을 채우는 제2 인터페이스 막 패턴(226), 제2 게이트 절연막 패턴(236) 및 제2 게이트 전극(246)을 형성한다.
구체적으로, 제1 및 제2 개구들(212, 214)에 의해 노출된 기판(100)의 제1 및 제3 액티브 핀들(102, 106) 상면에 대한 열산화 공정을 수행하여 제1 및 제2 인터페이스 막 패턴들(222, 226)을 각각 형성한 후, 제1 및 제2 인터페이스 막 패턴들(222, 226), 제1 및 제2 게이트 스페이서들(172, 176)의 내측벽 및 제1 층간 절연막(200) 상에 게이트 절연막을 형성하고, 제1 및 제2 개구들(212, 214)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 인터페이스 막 패턴들(222, 226)은 실리콘 산화물을 포함하도록 형성될 수 있고, 상기 게이트 절연막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성될 수 있으며, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 같은 저 저항 금속, 혹은 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막 및 상기 게이트 전극막은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 다만, 제1 및 제2 인터페이스 막 패턴들(222, 226)은 상기 열산화 공정 대신에 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 각 제1 및 제2 인터페이스 막 패턴들(222, 226)은 기판(100)의 제1 및 제3 액티브 핀들(102, 106) 상면뿐만 아니라, 소자 분리막 패턴(125) 상면, 및 제1 및 제2 게이트 스페이서들(172, 176)의 측벽에도 형성될 수 있다.
한편, 제1 및 제2 인터페이스 막 패턴들(222, 226)은 경우에 따라 형성되지 않고 생략될 수도 있다. 또한, 상기 게이트 절연막과 상기 게이트 전극막 사이에는 일함수 조절막이 더 형성될 수도 있다. 상기 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 또는 합금을 포함하도록 형성될 수 있다.
이후, 제1 층간 절연막(200)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하여, 제1 및 제2 게이트 전극들(242, 246), 및 제1 및 제2 게이트 절연막 패턴들(232, 236)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이에 따라, 제1 영역(I)에 형성된 각 제1 개구들(212)에 의해 노출된 제1 액티브 핀(102) 상면에는 제1 인터페이스 막 패턴(222)이 형성될 수 있고, 제1 인터페이스 막 패턴(222)의 상면 및 제1 게이트 스페이서(172)의 내측벽에는 제1 게이트 절연막 패턴(232)이 형성될 수 있으며, 각 제1 개구들(212)의 나머지 부분을 채우는 제1 게이트 전극(242)이 형성될 수 있다. 또한, 제4 영역(IV)에 형성된 각 제2 개구들(214)에 의해 노출된 제3 액티브 핀(106) 상면에는 제2 인터페이스 막 패턴(226)이 형성될 수 있고, 제2 인터페이스 막 패턴(226)의 상면 및 제2 게이트 스페이서(176)의 내측벽에는 제2 게이트 절연막 패턴(236)이 형성될 수 있으며, 각 제2 개구들(214)의 나머지 부분을 채우는 제2 게이트 전극(246)이 형성될 수 있다.
순차적으로 적층된 제1 인터페이스 막 패턴(222), 제1 게이트 절연막 패턴(232) 및 제1 게이트 전극(242)은 제1 게이트 구조물(252)을 형성할 수 있으며, 제1 게이트 구조물(252)은 제1 소스/드레인 층(202)과 함께 피모스 트랜지스터를 혹은 엔모스 트랜지스터를 형성할 수 있다. 또한, 순차적으로 적층된 제2 인터페이스 막 패턴(226), 제2 게이트 절연막 패턴(236) 및 제2 게이트 전극(246)은 제2 게이트 구조물(256)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 개구(212)를 채우도록 형성되는 제1 게이트 구조물(252)은 상기 제1 방향으로 연장되도록 형성될 수 있으며, 제2 개구(214)를 채우도록 형성되는 제2 게이트 구조물(256)은 제3 영역(III)을 굴곡진 형태로 연속적으로 감싸도록 형성될 수 있다.
도 54 내지 도 56을 참조하면, 제1 및 제2 게이트 구조물들(252, 256) 및 제1 및 제2 게이트 스페이서들(172, 176) 상에 제1 및 제2 블로킹막 패턴들(262, 266)을 각각 형성한다.
제1 및 제2 블로킹막 패턴들(262, 266)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 경우에 따라 형성되지 않고 생략될 수도 있다.
도 57 내지 도 60을 참조하면, 제1 및 제2 블로킹막 패턴들(262, 266) 및 제1 층간 절연막(200) 상에 제2 층간 절연막(270)을 형성한 후, 제1 및 제2 층간 절연막들(200, 270)을 관통하여 제1 및 제2 소스/드레인 층들(202, 204) 및 제2 블로킹막 패턴(266)을 각각 노출시키는 제3 내지 제5 개구들(272, 274, 276)을 형성한다.
예시적인 실시예들에 있어서, 제4 개구(274)는 서로 인접하는 2개의 제2 소스/드레인 층들(204)을 노출시키도록 형성될 수 있다.
이후, 노출된 제1 및 제2 소스/드레인 층들(202, 204) 및 제2 블로킹막 패턴(266) 상면, 제3 내지 제5 개구들 측벽(272, 274, 276), 및 제2 층간 절연막(270) 상에 금속막을 형성한 후 이를 어닐링 함으로써, 제1 및 제2 소스/드레인 층들(202, 204) 상부에 제1 및 제2 금속 실리사이드 패턴들(282, 284)을 각각 형성할 수 있다. 한편, 상기 금속막 중 반응하지 않은 부분은 제거할 수 있다.
도 61 내지 도 64를 참조하면, 각 제1 및 제2 금속 실리사이드 패턴들(282, 284) 및 제2 블로킹막 패턴(266) 상에 제3 내지 제5 개구들(272, 274, 276)을 채우는 제1 내지 제3 콘택 플러그들(294, 296, 292)을 형성할 수 있다. 이때, 제1 콘택 플러그(294)는 제4 개구(274)를 채우며 제2 금속 실리사이드 패턴(284) 상에 형성될 수 있고, 제2 콘택 플러그(296)는 제5 개구(276)를 채우며 제2 블로킹막 패턴(266) 상에 형성될 수 있으며, 제3 콘택 플러그(292)는 제3 개구(272)를 채우며 제1 금속 실리사이드 패턴(282) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 콘택 플러그들(294, 296, 292)은 제1 및 제2 금속 실리사이드 패턴들(282, 284), 제2 블로킹막 패턴(266) 및 제2 층간 절연막(270) 상에 제3 내지 제5 개구들(272, 274, 276)을 충분히 채우는 제1 도전막을 형성한 후, 제2 층간 절연막(270) 상면이 노출될 때까지 상기 제1 도전막을 평탄화함으로써 형성될 수 있다. 상기 제1 도전막은 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 등을 포함하도록 형성될 수 있다.
한편, 도 65를 참조하면, 제2 콘택 플러그(296)는 제2 블로킹막 패턴(266)을 관통하여 제2 게이트 구조물(256) 상면에 접촉하도록 형성될 수도 있다.
다시 도 12 내지 도 16을 참조하면, 제1 내지 제3 콘택 플러그들(294, 296, 292) 및 제2 층간 절연막(270) 상에 제3 층간 절연막(300)을 형성하고, 이를 관통하여 제1 내지 제3 콘택 플러그들(294, 296, 292)을 각각 노출시키는 제6 내지 제8 개구들(도시되지 않음)을 형성한 후, 이들을 각각 채우는 제1 내지 제3 비아들(314, 316, 312)을 형성한다.
이후, 제1 내지 제3 비아들(314, 316, 312) 상에 금속판(320)을 형성함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 제2 및 제3 액티브 핀들(104, 106)이 직선적으로 연장되는 것이 아니라 굴곡진 형태로 연장됨으로써, 이들 미세한 패턴들을 형성하기 위한 더블 패터닝 공정을 안정적으로 수행할 수 있다. 또한, 칩 영역(I) 뿐만 아니라 실링 영역(II)에도 제2 및 제3 액티브 핀들(104, 106)을 형성함으로써, 추후 수행되는 평탄화 공정도 용이하게 수행할 수 있다. 한편, 칩 영역(I)에 형성되는 트랜지스터와 동일 공정을 통해 제1 가드 링(404) 및 제1 수분 방지 구조물(406)을 실링 영역(II)에 용이하게 형성할 수 있다.
전술한 수분 방지 구조물 및/또는 가드 링 및 이를 포함하는 반도체 장치 및 그 제조 방법은 대략 25nm 이하의 폭을 갖는 미세 패턴 형성이 요구되는 각종 반도체 장치에 사용될 수 있다. 예를 들어, 상기 반도체 장치 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치 및 그 제조 방법에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
102, 104, 106: 제1, 제2, 제3 액티브 핀
110, 192, 194, 제1, 제2, 제3 트렌치
120: 소자 분리막 125: 소자 분리막 패턴
130: 더미 게이트 절연막
132, 136: 제1, 제2 더미 게이트 절연막 패턴
140: 더미 게이트 전극막 142, 146: 제1, 제2 더미 게이트 전극
150: 하드 마스크 막 152, 156: 제1, 제2 하드 마스크
162, 166: 제1, 제2 더미 게이트 구조물
172, 176: 제1, 제2 게이트 스페이서
182, 184: 제1, 제2 스페이서
200, 270, 300: 제1, 제2, 제3 층간 절연막
212, 214, 272, 274, 276: 제1, 제2, 제3, 제4, 제5 개구
222, 226; 제1, 제2 인터페이스 막 패턴
232, 236: 제1, 제2 게이트 절연막 패턴
242, 246: 제1, 제2 게이트 전극
252, 256: 제1, 제2 게이트 구조물
262, 266: 제1, 제2 블로킹막 패턴
282, 284: 제1, 제2 금속 실리사이드 막 패턴
294, 296, 292: 제1, 제2, 제3 콘택 플러그
314, 316, 312: 제1, 제2, 제3 비아

Claims (44)

  1. 칩 영역 및 상기 칩 영역을 둘러싸는 실링(sealing) 영역을 포함하는 기판의 상기 실링 영역 상에 형성되며, 상면에서 보았을 때 상기 칩 영역을 굴곡진 형태로 연속적으로 둘러싸는 액티브 핀(active fin);
    상기 액티브 핀을 커버하면서 상기 칩 영역을 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물 상에 형성되어 상기 칩 영역을 둘러싸는 도전성 구조물을 포함하는 수분 방지 구조물(moisture blocking structure).
  2. 제 1 항에 있어서, 상기 액티브 핀은 복수 개로 형성되며,
    상기 게이트 구조물은 상기 복수 개의 액티브 핀들 중에서 서로 인접하는 두 개의 액티브 핀들을 커버하는 수분 방지 구조물.
  3. 제 2 항에 있어서, 상기 서로 인접하는 두 개의 액티브 핀들은 서로 평행한 수분 방지 구조물.
  4. 제 1 항에 있어서, 상기 도전성 구조물은,
    상기 게이트 구조물 상에 형성되어 상기 칩 영역을 둘러싸는 콘택 플러그; 및
    상기 콘택 플러그 상에 형성되어 상기 칩 영역을 둘러싸는 비아(via)를 포함하는 수분 방지 구조물.
  5. 제 1 항에 있어서, 상기 액티브 핀, 상기 게이트 구조물 및 상기 도전성 구조물은 각각 복수 개로 형성되며,
    상기 복수 개의 도전성 구조물들 상에 형성된 금속판(metal plate)을 더 포함하는 수분 방지 구조물.
  6. 제 1 항에 있어서, 상기 게이트 구조물과 상기 도전성 구조물 사이에 절연 물질을 포함하는 블로킹막 패턴을 더 포함하는 수분 방지 구조물.
  7. 제 1 항에 있어서, 상기 게이트 구조물은 상기 액티브 핀 상에 순차적으로 적층된 게이트 절연막 패턴 및 게이트 전극을 포함하는 수분 방지 구조물.
  8. 제 7 항에 있어서, 상기 게이트 절연막 패턴은 고유전 물질을 포함하고, 상기 게이트 전극은 금속을 포함하는 수분 방지 구조물.
  9. 제 1 항에 있어서, 상기 액티브 핀은,
    상기 기판 상면에 평행한 제1 방향으로 각각 연장되는 제1 부분들; 및
    상기 기판 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 각각 연장되는 제2 부분들을 포함하며,
    상기 제1 및 제2 부분들은 그 말단들이 서로 연결된 수분 방지 구조물.
  10. 제 1 항에 있어서, 상기 액티브 핀은 물결 형상(wave type)으로 연장되는 수분 방지 구조물.
  11. 칩 영역 및 상기 칩 영역을 둘러싸는 실링(sealing) 영역을 포함하는 기판의 상기 실링 영역 상에 형성되며, 상면에서 보았을 때 상기 칩 영역을 굴곡진 형태로 연속적으로 둘러싸는 액티브 핀(active fin); 및
    상기 액티브 핀 상에 형성되어 상기 칩 영역을 둘러싸는 도전성 구조물을 포함하는 가드 링(guard ring).
  12. 제 11 항에 있어서, 상기 액티브 핀은 복수 개로 형성되며,
    상기 도전성 구조물은 상기 복수 개의 액티브 핀들 중에서 서로 인접하는 두 개의 액티브 핀들을 커버하는 가드 링.
  13. 제 12 항에 있어서, 상기 서로 인접하는 두 개의 액티브 핀들은 서로 평행한 가드 링.
  14. 제 11 항에 있어서, 상기 도전성 구조물은,
    상기 액티브 핀 상에 형성되어 상기 칩 영역을 둘러싸는 콘택 플러그; 및
    상기 콘택 플러그 상에 형성되어 상기 칩 영역을 둘러싸는 비아(via)를 포함하는 가드 링.
  15. 제 11 항에 있어서, 상기 액티브 핀 및 상기 도전성 구조물은 각각 복수 개로 형성되며,
    상기 복수 개의 도전성 구조물들 상에 형성된 금속판(metal plate)을 더 포함하는 가드 링.
  16. 제 11 항에 있어서, 상기 액티브 핀과 상기 도전성 구조물 사이에 순차적으로 적층된 소스/드레인 층 및 금속 실리사이드 패턴을 더 포함하는 가드 링.
  17. 제 16 항에 있어서, 상기 소스/드레인 층은 불순물이 도핑된 에피택시얼 층인 가드 링.
  18. 제 17 항에 있어서, 상기 소스/드레인 층은 실리콘-게르마늄 혹은 실리콘 탄화물을 포함하는 가드 링.
  19. 제 11 항에 있어서, 상기 액티브 핀은,
    상기 기판 상면에 평행한 제1 방향으로 각각 연장되는 제1 부분들; 및
    상기 기판 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 각각 연장되는 제2 부분들을 포함하며,
    상기 제1 및 제2 부분들은 그 말단들이 서로 연결된 가드 링.
  20. 제 11 항에 있어서, 상기 액티브 핀은 물결 형상(wave type)으로 연장되는 가드 링.
  21. 제1 영역, 상기 제1 영역을 둘러싸는 제2 영역, 및 상기 제2 영역을 둘러싸는 제3 영역을 포함하는 기판;
    상기 기판의 제1 영역 상에 형성된 제1 액티브 핀;
    상기 기판의 제2 영역 상에 형성되며 상면에서 보았을 때 상기 제1 영역을 굴곡진 형태로 연속적으로 둘러싸는 제2 액티브 핀; 및
    상기 제2 액티브 핀 상에 형성되어 상기 제1 영역을 둘러싸는 제1 도전성 구조물을 포함하는 제1 가드 링;
    상기 제3 영역 상에 형성되며 상면에서 보았을 때 상기 제2 영역을 굴곡진 형태로 연속적으로 둘러싸는 제3 액티브 핀;
    상기 제3 액티브 핀을 커버하면서 상기 제2 영역을 둘러싸는 제2 게이트 구조물; 및
    상기 제2 게이트 구조물 상에 형성되어 상기 제2 영역을 둘러싸는 제2 도전성 구조물을 포함하는 수분 방지 구조물을 구비하는 반도체 장치.
  22. 제 21 항에 있어서, 상기 각 제2 및 제3 액티브 핀들은 복수 개로 형성되며,
    상기 제1 도전성 구조물은 상기 복수 개의 제2 액티브 핀들 중에서 서로 인접하는 두 개의 제2 액티브 핀들 상에 형성되며, 상기 제2 게이트 구조물은 상기 복수 개의 제3 액티브 핀들 중에서 서로 인접하는 두 개의 제3 액티브 핀들을 커버하는 반도체 장치.
  23. 제 22 항에 있어서, 상기 서로 인접하는 두 개의 제2 액티브 핀들 및 상기 서로 인접하는 두 개의 제3 액티브 핀들은 각각 서로 평행한 반도체 장치.
  24. 제 21 항에 있어서, 상기 제1 도전성 구조물은,
    상기 제2 액티브 핀 상에 형성되어 상기 제1 영역을 둘러싸는 제1 콘택 플러그; 및
    상기 제1 콘택 플러그 상에 형성되어 상기 제1 영역을 둘러싸는 제1 비아(via)를 포함하며,
    상기 제2 도전성 구조물은,
    상기 제1 게이트 구조물 상에 상기 제2 영역을 둘러싸는 제2 콘택 플러그; 및
    상기 제2 콘택 플러그 상에 형성되어 상기 제2 영역을 둘러싸는 제2 비아(via)를 포함하는 반도체 장치.
  25. 제 24 항에 있어서, 상기 제1 및 제2 콘택 플러그들은 서로 실질적으로 동일한 물질을 포함하고 그 상면이 실질적으로 동일한 높이에 위치하며, 상기 제1 및 제2 비아들은 서로 실질적으로 동일한 물질을 포함하는 반도체 장치.
  26. 제 21 항에 있어서, 상기 제1 내지 제3 액티브 핀들, 상기 제1 및 제2 도전성 구조물들 및 상기 제2 게이트 구조물은 각각 복수 개로 형성되며,
    상기 복수 개의 제1 및 제2 도전성 구조물들 상에 형성된 금속판(metal plate)을 더 포함하는 반도체 장치.
  27. 제 21 항에 있어서, 상기 제2 액티브 핀과 상기 제1 도전성 구조물 사이에 순차적으로 적층된 소스/드레인 층 및 금속 실리사이드 패턴을 더 포함하는 반도체 장치.
  28. 제 21 항에 있어서, 상기 제2 게이트 구조물과 상기 제2 도전성 구조물 사이에 절연 물질을 포함하는 블로킹막 패턴을 더 포함하는 반도체 장치.
  29. 제 21 항에 있어서, 상기 제2 게이트 구조물은 상기 제3 액티브 핀 상에 순차적으로 적층된 제2 게이트 절연막 패턴 및 제2 게이트 전극을 포함하는 반도체 장치.
  30. 제 21 항에 있어서,
    상기 제1 액티브 핀은 상기 기판 상면에 평행한 제1 방향으로 연장되며,
    상기 제2 액티브 핀은,
    상기 제1 방향으로 각각 연장되는 제1 부분들; 및
    상기 기판 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 각각 연장되는 제2 부분들을 포함하며,
    상기 제1 및 제2 부분들은 그 말단들이 서로 연결된 반도체 장치.
  31. 제 30 항에 있어서, 상기 제3 액티브 핀은,
    상기 제1 방향으로 각각 연장되는 제3 부분들; 및
    상기 제2 방향으로 각각 연장되는 제4 부분들을 포함하며,
    상기 제3 및 제4 부분들은 그 말단들이 서로 연결된 반도체 장치.
  32. 제 30 항에 있어서, 상기 제1 액티브 핀 상에 순차적으로 적층된 제1 게이트 절연막 패턴 및 제1 게이트 전극을 포함하는 제1 게이트 구조물을 더 포함하는 반도체 장치.
  33. 제 32 항에 있어서, 상기 제1 및 제2 게이트 구조물들은 서로 실질적으로 동일한 물질을 포함하는 반도체 장치.
  34. 제 21 항에 있어서, 상기 각 제2 및 제3 액티브 핀들은 물결 형상(wave type)으로 연장되는 반도체 장치.
  35. 제 21 항에 있어서, 상기 제3 액티브 핀은 복수 개로 형성되며,
    상기 복수 개의 제3 액티브 핀들 중 적어도 하나; 및
    상기 적어도 하나의 제3 액티브 핀 상에 형성되어 상기 제2 영역을 둘러싸는 제3 도전성 구조물을 포함하는 제2 가드 링을 더 포함하는 반도체 장치.
  36. 제 21 항에 있어서, 상기 제1 영역은 반도체 칩이 형성되는 칩 영역이고, 상기 제2 및 제3 영역들은 상기 칩 영역을 둘러싸서 보호하는 실링 영역인 반도체 장치.
  37. 제1 영역, 상기 제1 영역을 둘러싸는 제2 영역, 및 상기 제2 영역을 둘러싸는 제3 영역을 포함하는 기판 상에 소자 분리막 패턴을 형성하여, 상면이 상기 소자 분리막 패턴에 의해 커버되는 필드 영역 및 상면이 상기 소자 분리막 패턴에 의해 커버되지 않으며 상기 소자 분리막 패턴 상부로 돌출되는 제1 내지 제3 액티브 핀들을 상기 제1 내지 제3 영역들 상에 각각 형성하되,
    상기 제2 액티브 핀은 상면에서 보았을 때 상기 제1 영역을 굴곡진 형태로 연속적으로 둘러싸도록 형성되고, 상기 제3 액티브 핀은 상면에서 보았을 때 상기 제2 영역을 굴곡진 형태로 연속적으로 둘러싸도록 형성되며;
    상기 제3 액티브 핀을 커버하면서 상기 제2 영역을 둘러싸는 제2 게이트 구조물을 형성하고; 그리고
    상기 제2 액티브 핀 및 상기 제2 게이트 구조물 상에 상기 제1 및 제2 영역들을 각각 둘러싸는 제1 및 제2 도전성 구조물을 각각 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  38. 제 37 항에 있어서, 상기 제1 내지 제3 액티브 핀들을 상기 기판의 제1 내지 제3 영역들 상에 형성하는 것은,
    상기 기판의 제1 내지 제3 영역들 상에 각각 제1 내지 제3 마스크들을 형성하고;
    상기 제1 내지 제3 마스크들을 식각 마스크로 사용하여 상기 기판을 식각함으로써, 상기 기판의 제1 내지 제3 영역들 상에 제1 내지 제3 트렌치들을 형성하고;
    상기 제1 내지 제3 트렌치들을 충분히 채우는 소자 분리막을 상기 기판 상에 형성하고;
    상기 기판의 상면이 노출될 때까지 기계 화학적 연마(CMP) 공정을 통해 상기 소자 분리막을 평탄화하고; 그리고
    상기 소자 분리막 상부를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  39. 제 38 항에 있어서, 상기 제1 내지 제3 마스크들을 상기 기판의 제1 내지 제3 영역들 상에 각각 형성하는 것은,
    상기 기판 상에 마스크 막을 형성하고;
    상기 마스크 막 상에 제1 내지 제3 희생막 패턴들을 상기 제1 내지 제3 영역들 상에 형성하되, 상기 각 제2 및 제3 희생막 패턴들은 각각 상기 제1 및 제2 영역들을 굴곡진 형태로 연속적으로 둘러싸도록 형성되고;
    상기 제1 내지 제3 희생막 패턴들의 양 측벽에 제1 내지 제3 스페이서들을 각각 형성하고;
    상기 제1 내지 제3 희생막 패턴들을 제거한 후, 상기 제1 내지 제3 스페이서들을 식각 마스크로 사용하여 상기 마스크 막을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  40. 제 37 항에 있어서, 상기 각 제2 및 제3 액티브 핀들은 복수 개로 형성되며,
    상기 제2 게이트 구조물을 형성하는 것은 상기 복수 개의 제3 액티브 핀들 중에서 서로 인접하는 두 개의 제3 액티브 핀들을 커버하도록 상기 제2 게이트 구조물을 형성하는 것을 포함하며,
    상기 제1 도전성 구조물을 형성하는 것은 상기 복수 개의 제2 액티브 핀들 중에서 서로 인접하는 두 개의 제2 액티브 핀들 상에 상기 제1 도전성 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  41. 제 40 항에 있어서, 상기 서로 인접하는 두 개의 제2 액티브 핀들 및 상기 서로 인접하는 두 개의 제3 액티브 핀들은 각각 서로 평행하도록 형성되는 반도체 장치의 제조 방법.
  42. 제 37 항에 있어서, 상기 제1 액티브 핀은 상기 기판 상면에 실질적으로 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 실질적으로 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성되는 반도체 장치의 제조 방법.
  43. 제 42 항에 있어서, 상기 제2 게이트 구조물을 형성하는 것은,
    상기 제1 액티브 핀들 및 상기 소자 분리막 패턴 상에 상기 제2 방향으로 연장되는 제1 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  44. 제 37 항에 있어서, 상기 제1 및 제2 도전성 구조물들을 형성하는 것은,
    상기 제2 액티브 핀 및 상기 제2 게이트 구조물 상에 각각 상기 제1 및 제2 영역들을 둘러싸는 제1 및 제2 콘택 플러그들을 형성하고; 그리고
    상기 제1 및 제2 콘택 플러그 상에 각각 상기 제1 및 제2 영역들을 둘러싸는 제1 및 제2 비아들(vias)을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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