KR20220028539A - 반도체 장치 - Google Patents

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이남재
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Abstract

본 기술은 셀 영역 및 상기 셀 영역을 둘러싸는 칩 가드 영역을 포함하는 기판; 상기 칩 가드 영역 위에서 제1 방향으로 연장하는 제1 칩 가드; 상기 칩 가드 영역 위에서 상기 제1 방향으로 연장하고, 상기 제1 칩 가드와 이격되는 제2 칩 가드; 및 상기 칩 가드 영역 위에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제3 칩 가드를 포함하고, 상기 제1 칩 가드는 제1 단부를 포함하고, 상기 제2 칩 가드는 제2 단부를 포함하고, 상기 제3 칩 가드는 상기 제1 단부 및 상기 제2 단부 사이에 배치되는 제3 단부를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 환경 신뢰성이 향상된 칩 가드 영역구조를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 영역 및 상기 셀 영역을 둘러싸는 칩 가드 영역을 포함하는 기판; 상기 칩 가드 영역 위에서 제1 방향으로 연장하는 제1 칩 가드; 상기 칩 가드 영역 위에서 상기 제1 방향으로 연장하고, 상기 제1 칩 가드와 이격되는 제2 칩 가드; 및 상기 칩 가드 영역 위에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제3 칩 가드를 포함하고, 상기 제1 칩 가드는 제1 단부를 포함하고, 상기 제2 칩 가드는 제2 단부를 포함하고, 상기 제3 칩 가드는 상기 제1 단부 및 상기 제2 단부 사이에 배치되는 제3 단부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 영역 및 상기 셀 영역을 둘러싸는 칩 가드 영역을 포함하는 기판; 상기 칩 가드 영역 위에서 제1 방향으로 연장하는 제1 칩 가드; 상기 칩 가드 영역 위에서 상기 제1 방향으로 연장하고, 상기 제1 칩 가드와 이격되는 제2 칩 가드; 및 상기 칩 가드 영역 위에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제3 칩 가드를 포함하고, 상기 제1 칩 가드는 제1 단측벽 및 상기 제1 방향으로 연장하는 제1 장측벽을 포함하고, 상기 제2 칩 가드는 제2 단측벽 및 상기 제1 방향으로 연장하는 제2 장측벽을 포함하고, 상기 제3 칩 가드는 제3 단측벽 및 상기 제2 방향으로 연장하는 제3 장측벽을 포함하고, 상기 제1 단측벽은 상기 제3 장측벽과 마주보고, 상기 제3 단측벽은 상기 제2 장측벽과 마주볼 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 연결 도전체들 및 제1 가드 패턴을 포함하는 연결 구조체; 적층체, 상기 적층체를 관통하는 셀 플러그들 및 제2 가드 패턴을 포함하는 반도체 구조체; 상기 제1 가드 패턴 및 상기 제2 가드 패턴 사이에서 상기 제1 가드 패턴 및 상기 제2 가드 패턴을 연결하는 가드 패드들을 포함하고, 상기 제1 가드 패턴 및 상기 제2 가드 패턴은 제1 방향으로 연장하고, 상기 가드 패드들은 상기 제1 방향으로 서로 이격되고, 상기 가드 패드들의 상기 제1 방향으로의 이격 거리는 상기 제1 가드 패턴의 상기 제1 방향으로의 길이 및 상기 제2 가드 패턴의 상기 제1 방향으로의 길이보다 작을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 칩 가드 영역의 가장자리에서 서로 이격되는 칩 가드들을 포함함에 따라, 칩 가드 영역의 가장자리에서 응력 집중으로 인한 크랙 발생이 방지될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1d는 도 1a의 C영역의 확대도이다.
도 2a 및 3a는 도 1a 내지 1d에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 2b는 도 2a의 A2-A2'선에 따른 단면도이다.
도 3b는 도 3a의 A3-A3'선에 따른 단면도이다.
도 4는 도 1a 내지 1d에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 도 1a 내지 1d에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A1-A1'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다. 도 1d는 도 1a의 C영역의 확대도이다.
도 1a 내지 1c를 참조하면, 반도체 장치는 제1 기판(100)을 포함할 수 있다. 제1 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다. 제1 기판(100)은 반도체 기판일 수 있다. 일 예로, 제1 기판(100)은 실리콘 기판일 수 있다.
제1 기판(100)은 셀 영역(CER) 및 칩 가드 영역(CGR)을 포함할 수 있다. 셀 영역(CER) 및 칩 가드 영역(CGR)은 평면적으로 서로 구분되는 영역들일 수 있다. 칩 가드 영역(CGR)은 셀 영역(CER)을 둘러쌀 수 있다.
제1 기판(100) 상에 연결 구조체(CNS)가 제공될 수 있다. 연결 구조체(CNS)는 제1 절연막(110) 및 연결 도전체들(CB)을 포함할 수 있다. 제1 절연막(110)은 제1 기판(100)을 덮을 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다. 제1 절연막(110)은 복수개의 절연층들을 포함하는 다층막일 수 있다.
연결 도전체들(CB)은 제1 절연막(110) 내에 제공될 수 있다. 연결 도전체들(CB)은 셀 영역(CER) 위에 제공될 수 있다. 연결 도전체들(CB)은 제1 컨택들(CT1) 및 제1 배선들(ML1)을 포함할 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 서로 연결될 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 도전 물질을 포함할 수 있다.
연결 구조체(CNS)와 제1 기판(100) 사이에 트랜지스터들(TR)이 제공될 수 있다. 트랜지스터들(TR)은 셀 영역(CER) 위에 제공될 수 있다. 트랜지스터들(TR)은 반도체 장치의 주변 회로를 구성하거나, 반도체 장치의 주변 회로에 연결되는 트랜지스터들일 수 있다.
각각의 트랜지스터들(TR)은 불순물 영역들(IR), 게이트 절연막(GI) 및 게이트 전극(GE)를 포함할 수 있다. 불순물 영역들(IR)은 제1 기판(100) 내에 불순물이 도핑되어 형성될 수 있다. 불순물 영역(IR)은 연결 도전체(CB)와 연결될 수 있다. 불순물 영역(IR)은 제1 컨택(CT1)과 연결될 수 있다. 게이트 절연막(GI)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GI)은 산화물을 포함할 수 있다. 게이트 전극(GE)은 도전 물질을 포함할 수 있다. 게이트 전극(GE)은 연결 도전체(CB)와 연결될 수 있다. 게이트 전극(GE)은 제1 컨택(CT1)과 연결될 수 있다.
제1 기판(100)의 셀 영역(CER) 내에 소자 분리막들(IS)이 제공될 수 있다. 소자 분리막들(IS)은 트랜지스터들(TR)을 전기적으로 분리할 수 있다. 소자 분리막들(IS)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막들(IS)은 산화물을 포함할 수 있다.
연결 구조체(CNS) 상에 제1 본딩 구조체(BDS1)가 제공될 수 있다. 제1 본딩 구조체(BDS1)는 제2 절연막(120) 및 제1 본딩 패드들(BP1)을 포함할 수 있다. 제2 절연막(120)은 제1 절연막(110)을 덮을 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 질화물 또는 산화물을 포함할 수 있다.
제1 본딩 패드(BP1)는 연결 구조체(CNS) 내의 연결 도전체(CB)와 연결될 수 있다. 제1 본딩 패드(BP1)는 연결 구조체(CNS) 내의 제1 컨택(CT1)과 연결될 수 있다. 제1 본딩 패드들(BP1)은 셀 영역(CER) 위에 제공될 수 있다. 제1 본딩 패드들(BP1)은 제2 절연막(120) 내에 제공될 수 있다. 제1 본딩 패드들(BP1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 본딩 패드들(BP1)은 구리를 포함할 수 있다.
제1 본딩 구조체(BDS1) 상에 제2 본딩 구조체(BDS2)가 제공될 수 있다. 제2 본딩 구조체(BDS2)는 제3 절연막(130) 및 제2 본딩 패드들(BP2)을 포함할 수 있다. 제3 절연막(130)은 제2 절연막(120)을 덮을 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연막(130)은 질화물 또는 산화물을 포함할 수 있다.
제2 본딩 패드(BP2)는 제1 본딩 구조체(BDS1) 내의 제1 본딩 패드(BP1)와 연결될 수 있다. 제2 본딩 패드들(BP2)은 셀 영역(CER) 위에 제공될 수 있다. 제2 본딩 패드들(BP2)은 제3 절연막(130) 내에 제공될 수 있다. 제2 본딩 패드들(BP2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 본딩 패드들(BP2)은 구리를 포함할 수 있다.
제1 본딩 패드(BP1)의 폭은 제2 본딩 패드(BP2)에 가까워질수록 커질 수 있다. 일 예로, 제1 본딩 패드(BP1)의 제1 방향(D1)으로의 폭은 제2 본딩 패드(BP2)에 가까워질수록 커질 수 있다. 제2 본딩 패드(BP2)의 폭은 제1 본딩 패드(BP1)에 가까워질수록 커질 수 있다. 일 예로, 제2 본딩 패드(BP2)의 제1 방향(D1)으로의 폭은 제1 본딩 패드(BP1)에 가까워질수록 커질 수 있다.
제2 본딩 구조체(BDS2) 상에 반도체 구조체(SEM)가 제공될 수 있다. 반도체 구조체(SEM)는 제4 절연막(140), 제2 컨택들(CT2), 비트라인(BL), 비트라인 컨택들(BCT), 셀 플러그들(PL), 적층체(STA), 슬릿 구조체(SLS) 및 소스 구조체(SOS)를 포함할 수 있다. 제2 컨택들(CT2), 비트라인(BL), 비트라인 컨택들(BCT), 셀 플러그들(PL), 적층체(STA), 슬릿 구조체(SLS) 및 소스 구조체(SOS)는 셀 영역(CER) 위에 제공될 수 있다. 제2 컨택들(CT2), 비트라인(BL), 비트라인 컨택들(BCT), 셀 플러그들(PL), 적층체(STA), 슬릿 구조체(SLS) 및 소스 구조체(SOS)는 제4 절연막(140) 내에 제공될 수 있다.
제4 절연막(140)은 제3 절연막(130)을 덮을 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 예로, 제4 절연막(140)은 산화물 또는 질화물을 포함할 수 있다. 제4 절연막(140)은 복수개의 절연층들을 포함하는 다층막일 수 있다.
제2 컨택들(CT2)은 제2 본딩 구조체(BDS2) 내의 제2 본딩 패드들(BP2)과 연결될 수 있다. 제2 컨택들(CT2)은 도전 물질을 포함할 수 있다.
비트라인(BL)은 제2 컨택들(CT2)과 연결될 수 있다. 비트라인(BL)은 제1 방향(D1)으로 연장할 수 있다. 비트라인(BL)은 도전 물질을 포함할 수 있다.
비트라인 컨택들(BCT)은 비트라인(BL)과 연결될 수 있다. 비트라인 컨택들(BCT)은 도전 물질을 포함할 수 있다.
적층체(STA)는 제3 방향(D3)으로 서로 교대로 적층된 적층 절연막들(IL) 및 도전 패턴들(CP)을 포함할 수 있다. 도전 패턴들(CP)은 반도체 장치의 워드라인 또는 선택 라인으로 사용될 수 있다. 도전 패턴들(CP)은 도전 물질을 포함할 수 있다. 적층 절연막들(IL)은 절연 물질을 포함할 수 있다. 일 예로, 적층 절연막들(IL)은 산화물을 포함할 수 있다.
각각의 셀 플러그들(PL)은 각각의 비트라인 컨택들(BCT)과 연결될 수 있다. 셀 플러그(PL)는 비트라인 컨택(BCT), 비트라인(BL), 제2 컨택(CT2), 제2 본딩 패드(BP2), 제1 본딩 패드(BP1), 제1 컨택(CT1) 및 제1 배선(ML1)을 통해 트랜지스터(TR)에 전기적으로 연결될 수 있다.
셀 플러그들(PL)은 제3 방향(D3)으로 연장할 수 있다. 셀 플러그들(PL)은 제3 방향(D3)으로 적층체(STA)의 적층 절연막들(IL) 및 도전 패턴들(CP)을 관통할 수 있다.
각각의 셀 플러그들(PL)은 채널막(CL), 필링막(FI), 메모리막(ML) 및 캡핑 패턴(CA)을 포함할 수 있다. 채널막(CL), 필링막(FI) 및 메모리막(ML)은 제3 방향(D3)으로 연장하여 적층체(STA)의 적층 절연막들(IL) 및 도전 패턴들(CP)을 관통할 수 있다. 채널막(CL)은 필링막(FI)을 둘러쌀 수 있고, 메모리막(ML)은 채널막(CL)을 둘러쌀 수 있다.
필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다. 채널막(CL)은 도전 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다.
메모리막(ML)은 채널막(CL)을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막은 산화물을 포함할 수 있다. 일 실시예에 있어서, 데이터 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 질화물을 포함할 수 있다. 다른 실시예에 있어서, 데이터 저장막은 데이터 저장 방식에 따라 다양한 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 블로킹막은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막은 산화물을 포함할 수 있다.
캡핑 패턴(CA)은 비트라인 컨택(BCT)과 연결될 수 있다. 캡핑 패턴(CA)은 채널막(CL)과 연결될 수 있다. 캡핑 패턴(CA)은 필링막(FI)과 비트라인 컨택(BCT) 사이에 배치될 수 있다. 캡핑 패턴(CA)은 도전 물질을 포함할 수 있다. 캡핑 패턴(CA)은 채널막(CL)과 동일한 물질을 포함할 수 있다. 일 예로, 캡핑 패턴(CA)은 폴리 실리콘을 포함할 수 있다.
슬릿 구조체들(SLS)은 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 슬릿 구조체들(SLS)은 제3 방향(D3)으로 연장하여 적층체(STA)를 관통할 수 있다. 슬릿 구조체들(SLS)에 의해 동일한 레벨에 배치되는 적층 절연막들(IL)이 제1 방향(D1)으로 서로 분리될 수 있다. 슬릿 구조체들(SLS)에 의해 동일한 레벨에 배치되는 도전 패턴들(CP)이 제1 방향(D1)으로 서로 분리될 수 있다. 슬릿 구조체들(SLS)은 절연 물질을 포함할 수 있다. 일 예로, 슬릿 구조체들(SLS)은 산화물을 포함할 수 있다.
소스 구조체(SOS)는 적층체(STA) 상에 제공될 수 있다. 소스 구조체(SOS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 소스 구조체(SOS)는 셀 영역(CER) 위에 제공될 수 있다. 소스 구조체(SOS)는 채널막들(CL)과 연결될 수 있다. 소스 구조체(SOS)는 도전 물질을 포함할 수 있다. 일 예로, 소스 구조체(SOS)는 폴리 실리콘을 포함할 수 있다.
반도체 구조체(SEM) 상에 제5 절연막(150)이 제공될 수 있다. 제5 절연막(150)은 반도체 구조체(SEM)를 덮을 수 있다. 제5 절연막(150)은 절연 물질을 포함할 수 있다. 일 예로, 제5 절연막(150)은 산화물 또는 질화물을 포함할 수 있다.
제5 절연막(150) 내에 소스 컨택들(SC)이 제공될 수 있다. 소스 컨택들(SC)은 소스 구조체(SOS)에 연결될 수 있다. 소스 컨택들(SC)은 셀 영역(CER) 위에 제공될 수 있다. 소스 컨택들(SC)은 도전 물질을 포함할 수 있다.
제5 절연막(150) 내에 제2 배선(ML2)이 제공될 수 있다. 제2 배선(ML2)은 소스 컨택들(SC)과 연결될 수 있다. 제2 배선(ML2)은 셀 영역(CER) 위에 제공될 수 있다. 제2 배선(ML2)은 도전 물질을 포함할 수 있다.
제1 내지 제5 절연막들(110, 120, 130, 140, 150) 내에 제1 칩 가드들(CG1), 제2 칩 가드들(CG2), 제3 칩 가드들(CG3), 제4 칩 가드들(CG4), 제5 칩 가드들(CG5) 및 제6 칩 가드들(CG6)이 제공될 수 있다. 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)은 제5 절연막(150)에서 제1 내지 제4 절연막들(110, 120, 130, 140)을 관통하여 제1 기판(100)까지 연장할 수 있다. 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)은 제3 방향(D3)으로 연장할 수 있다. 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)은 반도체 구조체(SEM)의 제4 절연막(140), 제2 본딩 구조체(BDS2)의 제3 절연막(130), 제1 본딩 구조체(BDS1)의 제2 절연막(120) 및 연결 구조체(CNS)의 제1 절연막(110)을 관통할 수 있다. 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)은 칩 가드 영역(CGR) 위에 제공될 수 있다. 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 개수는 도시된 것에 제한되지 않을 수 있다.
제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 제2 방향(D2)으로 연장할 수 있다. 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 제1 방향(D1)으로 서로 이격될 수 있다. 2개의 제1 칩 가드들(CG1)은 제1 방향(D1)으로 서로 이격될 수 있다. 2개의 제1 칩 가드들(CG1) 사이에 셀 영역(CER)이 제공될 수 있다. 2개의 제1 칩 가드들(CG1) 사이에 적층체(STA) 및 셀 플러그들(PL)이 제공될 수 있다. 2개의 제2 칩 가드들(CG2)은 제1 방향(D1)으로 서로 이격될 수 있다. 2개의 제2 칩 가드들(CG2) 사이에 2개의 제1 칩 가드들(CG1) 및 셀 영역(CER)이 제공될 수 있다. 2개의 제3 칩 가드들(CG3)은 제1 방향(D1)으로 서로 이격될 수 있다. 2개의 제3 칩 가드들(CG3) 사이에 2개의 제1 칩 가드들(CG1), 2개의 제2 칩 가드들(CG2) 및 셀 영역(CER)이 제공될 수 있다. 제1 내지 제3 칩 가드들(CG1, CG2, CG3)은 서로 평행할 수 있다.
제2 칩 가드(CG2)는 제1 칩 가드(CG1)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제3 칩 가드(CG3)는 제2 칩 가드(CG2)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제2 칩 가드(CG2)의 제2 방향(D2)으로의 길이는 제1 칩 가드(CG1)의 제2 방향(D2)으로의 길이보다 클 수 있다. 제3 칩 가드(CG3)의 제2 방향(D2)으로의 길이는 제2 칩 가드(CG2)의 제2 방향(D2)으로의 길이보다 클 수 있다.
제4 내지 제6 칩 가드들(CG4, CG5, CG6)은 제1 방향(D1)으로 연장할 수 있다. 제4 내지 제6 칩 가드들(CG4, CG5, CG6)은 제2 방향(D2)으로 서로 이격될 수 있다. 2개의 제4 칩 가드들(CG4)은 제2 방향(D2)으로 서로 이격될 수 있다. 2개의 제4 칩 가드들(CG4) 사이에 2개의 제1 칩 가드들(CG1) 및 셀 영역(CER)이 제공될 수 있다. 2개의 제4 칩 가드들(CG4) 사이에 적층체(STA) 및 셀 플러그들(PL)이 제공될 수 있다. 2개의 제5 칩 가드들(CG5)은 제2 방향(D2)으로 서로 이격될 수 있다. 2개의 제5 칩 가드들(CG5) 사이에 2개의 제4 칩 가드들(CG4), 2개의 제2 칩 가드들(CG2), 2개의 제1 칩 가드들(CG1) 및 셀 영역(CER)이 제공될 수 있다. 2개의 제6 칩 가드들(CG6)은 제2 방향(D2)으로 서로 이격될 수 있다. 2개의 제6 칩 가드들(CG6) 사이에 2개의 제5 칩 가드들(CG5), 2개의 제4 칩 가드들(CG4), 2개의 제3 칩 가드들(CG3), 2개의 제2 칩 가드들(CG2), 2개의 제1 칩 가드들(CG1) 및 셀 영역(CER)이 제공될 수 있다. 제4 내지 제6 칩 가드들(CG4, CG5, CG6)은 서로 평행할 수 있다.
제5 칩 가드(CG5)는 제4 칩 가드(CG4)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제6 칩 가드(CG6)는 제5 칩 가드(CG5)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제5 칩 가드(CG5)의 제1 방향(D1)으로의 길이는 제4 칩 가드(CG4)의 제1 방향(D1)으로의 길이보다 클 수 있다. 제6 칩 가드(CG6)의 제1 방향(D1)으로의 길이는 제5 칩 가드(CG5)의 제1 방향(D1)으로의 길이보다 클 수 있다.
셀 영역(CER)은 제1 칩 가드들(CG1) 및 제4 칩 가드들(CG4)에 의해 둘러싸일 수 있다. 셀 영역(CER), 제1 칩 가드들(CG1) 및 제4 칩 가드들(CG4)은 제2 칩 가드들(CG2) 및 제5 칩 가드들(CG5)에 의해 둘러싸일 수 있다. 셀 영역(CER), 제1 칩 가드들(CG1), 제4 칩 가드들(CG4), 제2 칩 가드들(CG2) 및 제5 칩 가드들(CG5)은 제3 칩 가드들(CG3) 및 제6 칩 가드들(CG6)에 의해 둘러싸일 수 있다.
도 1d를 참조하면, 제1 칩 가드(CG1)는 제1 장측벽들(LS1) 및 제1 단측벽들(SS1)을 포함할 수 있다. 제1 장측벽들(LS1)은 제2 방향(D2)으로 연장하는 측벽들일 수 있다. 제1 단측벽들(SS1)은 제1 장측벽들(LS1)을 연결하는 측벽들일 수 있다. 제1 장측벽들(LS1)의 길이는 제1 단측벽들(SS1)의 길이보다 클 수 있다. 제1 칩 가드(CG1)는 제1 단부들(EP1)을 포함할 수 있다. 제1 칩 가드(CG1)의 각각의 제1 단측벽들(SS1)에 인접하는 부분들이 제1 단부들(EP1)로 정의될 수 있다. 제1 단부(EP1)의 측벽들 중 하나가 제1 단측벽(SS1)일 수 있다.
제2 칩 가드(CG2)는 제2 장측벽들(LS2) 및 제2 단측벽들(SS2)을 포함할 수 있다. 제2 장측벽들(LS2)은 제2 방향(D2)으로 연장하는 측벽들일 수 있다. 제2 단측벽들(SS2)은 제2 장측벽들(LS2)을 연결하는 측벽들일 수 있다. 제2 장측벽들(LS2)의 길이는 제2 단측벽들(SS2)의 길이보다 클 수 있다. 제2 칩 가드(CG2)는 제2 단부들(EP2)을 포함할 수 있다. 제2 칩 가드(CG2)의 각각의 제2 단측벽들(SS2)에 인접하는 부분들이 제2 단부들(EP2)로 정의될 수 있다. 제2 단부(EP2)의 측벽들 중 하나가 제2 단측벽(SS2)일 수 있다.
제3 칩 가드(CG3)는 제3 장측벽들(LS3) 및 제3 단측벽들(SS3)을 포함할 수 있다. 제3 장측벽들(LS3)은 제2 방향(D2)으로 연장하는 측벽들일 수 있다. 제3 단측벽들(SS3)은 제3 장측벽들(LS3)을 연결하는 측벽들일 수 있다. 제3 장측벽들(LS3)의 길이는 제3 단측벽들(SS3)의 길이보다 클 수 있다. 제3 칩 가드(CG3)는 제3 단부들(EP3)을 포함할 수 있다. 제3 칩 가드(CG3)의 각각의 제3 단측벽들(SS3)에 인접하는 부분들이 제3 단부들(EP3)로 정의될 수 있다. 제3 단부(EP3)의 측벽들 중 하나가 제3 단측벽(SS3)일 수 있다.
제4 칩 가드(CG4)는 제4 장측벽들(LS4) 및 제4 단측벽들(SS4)을 포함할 수 있다. 제4 장측벽들(LS4)은 제1 방향(D1)으로 연장하는 측벽들일 수 있다. 제4 단측벽들(SS4)은 제4 장측벽들(LS4)을 연결하는 측벽들일 수 있다. 제4 장측벽들(LS4)의 길이는 제4 단측벽들(SS4)의 길이보다 클 수 있다. 제4 칩 가드(CG4)는 제4 단부들(EP4)을 포함할 수 있다. 제4 칩 가드(CG4)의 각각의 제4 단측벽들(SS4)에 인접하는 부분들이 제4 단부들(EP4)로 정의될 수 있다. 제4 단부(EP4)의 측벽들 중 하나가 제4 단측벽(SS4)일 수 있다.
제5 칩 가드(CG5)는 제5 장측벽들(LS5) 및 제5 단측벽들(SS5)을 포함할 수 있다. 제5 장측벽들(LS5)은 제1 방향(D1)으로 연장하는 측벽들일 수 있다. 제5 단측벽들(SS5)은 제5 장측벽들(LS5)을 연결하는 측벽들일 수 있다. 제5 장측벽들(LS5)의 길이는 제5 단측벽들(SS5)의 길이보다 클 수 있다. 제5 칩 가드(CG5)는 제5 단부들(EP5)을 포함할 수 있다. 제5 칩 가드(CG5)의 각각의 제5 단측벽들(SS5)에 인접하는 부분들이 제5 단부들(EP5)로 정의될 수 있다. 제5 단부(EP5)의 측벽들 중 하나가 제5 단측벽(SS5)일 수 있다.
제6 칩 가드(CG6)는 제6 장측벽들(LS6) 및 제6 단측벽들(SS6)을 포함할 수 있다. 제6 장측벽들(LS6)은 제1 방향(D1)으로 연장하는 측벽들일 수 있다. 제6 단측벽들(SS6)은 제6 장측벽들(LS6)을 연결하는 측벽들일 수 있다. 제6 장측벽들(LS6)의 길이는 제6 단측벽들(SS6)의 길이보다 클 수 있다. 제6 칩 가드(CG6)는 제6 단부들(EP6)을 포함할 수 있다. 제6 칩 가드(CG6)의 각각의 제6 단측벽들(SS6)에 인접하는 부분들이 제6 단부들(EP6)로 정의될 수 있다. 제6 단부(EP6)의 측벽들 중 하나가 제6 단측벽(SS6)일 수 있다.
제4 단측벽(SS4)은 서로 마주보는 제1 및 제2 장측벽들(LS1, LS2) 사이에 배치될 수 있다. 제4 단측벽(SS4)은 제1 장측벽(LS1)보다 제2 장측벽(LS2)에 가깝게 배치될 수 있다. 제2 단측벽(SS2)은 서로 마주보는 제4 및 제5 장측벽들(LS4, LS5) 사이에 배치될 수 있다. 제2 단측벽(SS2)은 제4 장측벽(LS4)보다 제5 장측벽(LS5)에 가깝게 배치될 수 있다. 제5 단측벽(SS5)은 서로 마주보는 제2 및 제3 장측벽들(LS2, LS3) 사이에 배치될 수 있다. 제5 단측벽(SS5)은 제2 장측벽(LS2)보다 제3 장측벽(LS3)에 가깝게 배치될 수 있다. 제3 단측벽(SS3)은 서로 마주보는 제5 및 제6 장측벽들(LS5, LS6) 사이에 배치될 수 있다. 제3 단측벽(SS3)은 제5 장측벽(LS5)보다 제6 장측벽(LS6)에 가깝게 배치될 수 있다.
제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)과 교차하는 제4 방향(D4)이 정의될 수 있다. 일 예로, 제4 방향(D4)은 제1 방향(D1)과 45도의 각도를 이룰 수 있고, 제2 방향(D2)과 45도의 각도를 이룰 수 있고, 제3 방향(D3)과 직교할 수 있다.
제1 칩 가드(CG1)의 제1 단부(EP1) 및 제2 칩 가드(CG2)의 제2 단부(EP2) 사이에 제4 칩 가드(CG4)의 제4 단부(EP4)가 배치될 수 있다. 제1 칩 가드(CG1)의 제1 단부(EP1)와 제2 칩 가드(CG2)의 제2 단부(EP2)를 연결하는 제4 방향(D4)으로의 가상의 선과 제4 칩 가드(CG4)의 제4 단부(EP4)가 중첩될 수 있다. 제1 칩 가드(CG1)의 제1 단부(EP1)와 제2 칩 가드(CG2)의 제2 단부(EP2)를 연결하는 제4 방향(D4)으로의 가상의 선은 제4 칩 가드(CG4)의 제4 단부(EP4)를 가로지를 수 있다. 제4 칩 가드(CG4)의 제4 단부(EP4) 및 제5 칩 가드(CG5)의 제5 단부(EP5) 사이에 제2 칩 가드(CG2)의 제2 단부(EP2)가 배치될 수 있다. 제2 칩 가드(CG2)의 제2 단부(EP2) 및 제3 칩 가드(CG3)의 제3 단부(EP3) 사이에 제5 칩 가드(CG5)의 제5 단부(EP5)가 배치될 수 있다. 제5 칩 가드(CG5)의 제5 단부(EP5) 및 제6 칩 가드(CG6)의 제6 단부(EP6) 사이에 제3 칩 가드(CG3)의 제3 단부(EP3)가 배치될 수 있다.
제4 칩 가드(CG4)의 제4 단부(EP4)는 제1 칩 가드(CG1)의 제1 단부(EP1)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제2 칩 가드(CG2)의 제2 단부(EP2)는 제4 칩 가드(CG4)의 제4 단부(EP4)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제5 칩 가드(CG5)의 제5 단부(EP5)는 제2 칩 가드(CG2)의 제2 단부(EP2)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제3 칩 가드(CG3)의 제3 단부(EP3)는 제5 칩 가드(CG5)의 제5 단부(EP5)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제6 칩 가드(CG6)의 제6 단부(EP6)는 제3 칩 가드(CG3)의 제3 단부(EP3)보다 셀 영역(CER)에서 멀리 배치될 수 있다.
제4 칩 가드(CG4)의 제4 단측벽(SS4)은 제1 칩 가드(CG1)의 제1 단측벽(SS1)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제2 칩 가드(CG2)의 제2 단측벽(SS2)은 제4 칩 가드(CG4)의 제4 단측벽(SS4)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제5 칩 가드(CG5)의 제5 단측벽(SS5)은 제2 칩 가드(CG2)의 제2 단측벽(SS2)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제3 칩 가드(CG3)의 제3 단측벽(SS3)은 제5 칩 가드(CG5)의 제5 단측벽(SS5)보다 셀 영역(CER)에서 멀리 배치될 수 있다. 제6 칩 가드(CG6)의 제6 단측벽(SS6)은 제3 칩 가드(CG3)의 제3 단측벽(SS3)보다 셀 영역(CER)에서 멀리 배치될 수 있다.
제1 칩 가드(CG1)의 제1 단측벽(SS1)은 제4 칩 가드(CG4)의 제4 장측벽(LS4)과 마주볼 수 있다. 제1 칩 가드(CG1)의 제1 단측벽(SS1)은 제4 칩 가드(CG4)의 제4 장측벽(LS4)과 제2 방향(D2)으로 이격될 수 있다. 제4 칩 가드(CG4)의 제4 단측벽(SS4)은 제2 칩 가드(CG2)의 제2 장측벽(LS2)과 마주볼 수 있다. 제4 칩 가드(CG4)의 제4 단측벽(SS4)은 제2 칩 가드(CG2)의 제2 장측벽(LS2)과 제1 방향(D1)으로 이격될 수 있다. 제2 칩 가드(CG2)의 제2 단측벽(SS2)은 제5 칩 가드(CG5)의 제5 장측벽(LS5)과 마주볼 수 있다. 제2 칩 가드(CG2)의 제2 단측벽(SS2)은 제5 칩 가드(CG5)의 제5 장측벽(LS5)과 제2 방향(D2)으로 이격될 수 있다. 제5 칩 가드(CG5)의 제5 단측벽(SS5)은 제3 칩 가드(CG3)의 제3 장측벽(LS3)과 마주볼 수 있다. 제5 칩 가드(CG5)의 제5 단측벽(SS5)은 제3 칩 가드(CG3)의 제3 장측벽(LS3) 제1 방향(D1)으로 이격될 수 있다. 제3 칩 가드(CG3)의 제3 단측벽(SS3)은 제6 칩 가드(CG6)의 제6 장측벽(LS6)과 마주볼 수 있다. 제3 칩 가드(CG3)의 제3 단측벽(SS3)은 제6 칩 가드(CG6)의 제6 장측벽(LS6)과 제2 방향(D2)으로 이격될 수 있다.
제1 칩 가드(CG1)는 제4 칩 가드(CG4), 제5 칩 가드(CG5) 및 제6 칩 가드(CG6)와 제2 방향(D2)으로 중첩될 수 있다. 제4 칩 가드(CG4)는 제2 칩 가드(CG2) 및 제3 칩 가드(CG3)와 제1 방향(D1)으로 중첩될 수 있다. 제2 칩 가드(CG2)는 제5 칩 가드(CG5) 및 제6 칩 가드(CG6)와 제2 방향(D2)으로 중첩될 수 있다. 제5 칩 가드(CG5)는 제3 칩 가드(CG3)와 제1 방향(D1)으로 중첩될 수 있다. 제3 칩 가드(CG3)는 제6 칩 가드(CG6)와 제2 방향(D2)으로 중첩될 수 있다.
제4 칩 가드(CG4)는 제1 칩 가드(CG1)와 제2 방향(D2)으로 중첩되는 제4 중첩부(OP4)를 포함할 수 있다. 제4 중첩부(OP4)는 제4 단부(EP4)와 연결될 수 있다. 제2 칩 가드(CG2)는 제4 칩 가드(CG4)와 제1 방향(D1)으로 중첩되는 제2 중첩부(OP2)를 포함할 수 있다. 제2 중첩부(OP2)는 제2 단부(EP2)와 연결될 수 있다. 제5 칩 가드(CG5)는 제2 칩 가드(CG2)와 제2 방향(D2)으로 중첩되는 제5 중첩부(OP5)를 포함할 수 있다. 제5 중첩부(OP5)는 제5 단부(EP5)와 연결될 수 있다. 제3 칩 가드(CG3)는 제5 칩 가드(CG5)와 제1 방향(D1)으로 중첩되는 제3 중첩부(OP3)를 포함할 수 있다. 제3 중첩부(OP3)는 제3 단부(EP3)와 연결될 수 있다. 제6 칩 가드(CG6)는 제3 칩 가드(CG3)와 제2 방향(D2)으로 중첩되는 제6 중첩부(OP6)를 포함할 수 있다. 제6 중첩부(OP6)는 제6 단부(EP6)와 연결될 수 있다.
제4 칩 가드(CG4)의 제4 단부(EP4)는 제4 칩 가드(CG4)의 제4 중첩부(OP4) 및 제2 칩 가드(CG2)의 제2 중첩부(OP2) 사이에 배치될 수 있다. 제4 칩 가드(CG4)의 제4 단부(EP4)는 제2 칩 가드(CG2)에 인접하게 배치될 수 있다. 제2 칩 가드(CG2)의 제2 단부(EP2)는 제2 칩 가드(CG2)의 제2 중첩부(OP2) 및 제5 칩 가드(CG5)의 제5 중첩부(OP5) 사이에 배치될 수 있다. 제2 칩 가드(CG2)의 제2 단부(EP2)는 제5 칩 가드(CG5)에 인접하게 배치될 수 있다. 제5 칩 가드(CG5)의 제5 단부(EP5)는 제5 칩 가드(CG5)의 제5 중첩부(OP5) 및 제3 칩 가드(CG3)의 제3 중첩부(OP3) 사이에 배치될 수 있다. 제5 칩 가드(CG5)의 제5 단부(EP5)는 제3 칩 가드(CG3)에 인접하게 배치될 수 있다. 제3 칩 가드(CG3)의 제3 단부(EP3)는 제3 칩 가드(CG3)의 제3 중첩부(OP3) 및 제6 칩 가드(CG6)의 제6 중첩부(OP6) 사이에 배치될 수 있다. 제3 칩 가드(CG3)의 제3 단부(EP3)는 제6 칩 가드(CG6)에 인접하게 배치될 수 있다.
제1 칩 가드(CG1)의 제1 단측벽(SS1)은 제4 칩 가드(CG4)의 제4 장측벽(LS4), 제5 칩 가드(CG5)의 제5 장측벽(LS5) 및 제6 칩 가드(CG6)의 제6 장측벽(LS6)과 제2 방향(D2)으로 중첩될 수 있다. 제4 칩 가드(CG4)의 제4 단측벽(SS4)은 제2 칩 가드(CG2)의 제2 장측벽(LS2) 및 제3 칩 가드(CG3)의 제3 장측벽(LS3)과 제1 방향(D1)으로 중첩될 수 있다. 제2 칩 가드(CG2)의 제2 단측벽(SS2)은 제5 칩 가드(CG5)의 제5 장측벽(LS5) 및 제6 칩 가드(CG6)의 제6 장측벽(LS6)과 제2 방향(D2)으로 중첩될 수 있다. 제5 칩 가드(CG5)의 제5 단측벽(SS5)은 제3 칩 가드(CG3)의 제3 장측벽(LS3)과 제1 방향(D1)으로 중첩될 수 있다. 제3 칩 가드(CG3)의 제3 단측벽(SS3)은 제6 칩 가드(CG6)의 제6 장측벽(LS6)과 제2 방향(D2)으로 중첩될 수 있다.
다시 도 1b 및 1c를 참조하면, 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)은 제1 가드 패턴들(GP1), 제1 가드 패드들(PA1), 제2 가드 패드들(PA2) 및 제2 가드 패턴들(GP2)을 포함할 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제1 가드 패턴들(GP1), 제1 가드 패드들(PA1), 제2 가드 패드들(PA2) 및 제2 가드 패턴들(GP2)은 제3 방향(D3)으로 순차적으로 적층되어 서로 연결될 수 있다.
제1 가드 패턴들(GP1)은 연결 구조체(CNS) 내에 제공될 수 있다. 제1 가드 패턴들(GP1)은 연결 구조체(CNS) 내에 포함될 수 있다. 제1 가드 패턴들(GP1)은 제1 절연막(110) 내에 제공될 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제1 가드 패턴들(GP1)은 제3 방향(D3)으로 적층될 수 있다. 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드 패턴들(GP1)은 제2 방향(D2)으로 연장할 수 있다. 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제1 가드 패턴들(GP1)은 제1 방향(D1)으로 연장할 수 있다. 제1 가드 패턴들(GP1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 가드 패턴들(GP1)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
제2 가드 패턴들(GP2)은 반도체 구조체(SEM)의 제4 절연막(140) 및 제5 절연막(150) 내에 제공될 수 있다. 제2 가드 패턴들(GP2) 중 일부는 반도체 구조체(SEM) 내에 포함될 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제2 가드 패턴들(GP2)은 제3 방향(D3)으로 적층될 수 있다. 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 가드 패턴들(GP2)은 제2 방향(D2)으로 연장할 수 있다. 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제2 가드 패턴들(GP2)은 제1 방향(D1)으로 연장할 수 있다. 제2 가드 패턴들(GP2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 가드 패턴들(GP2)은 구리, 알루미늄 또는 텅스텐을 포함할 수 있다.
제1 가드 패턴들(GP1) 및 제2 가드 패턴들(GP2) 사이에 제1 가드 패드들(PA1)이 제공될 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제1 가드 패턴(GP1) 및 제2 가드 패턴(GP2) 사이에 복수개의 제1 가드 패드들(PA1)이 제공될 수 있다. 제1 가드 패드들(PA1)은 제1 본딩 구조체(BDS1)의 제2 절연막(120) 내에 제공될 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제1 가드 패드들(PA1)이 제1 가드 패턴(GP1) 상에 제공될 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드 패드들(PA1)은 제2 방향(D2)으로 배열될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드 패드들(PA1)은 제2 방향(D2)으로 일정한 간격으로 이격될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드 패드들(PA1) 사이에 제2 절연막(120)의 일부들이 제공될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제1 가드 패드들(PA1) 사이를 제2 절연막(120)이 채울 수 있다.
각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제1 가드 패드들(PA1)은 제1 방향(D1)으로 배열될 수 있다. 각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제1 가드 패드들(PA1)은 제1 방향(D1)으로 일정한 간격으로 이격될 수 있다. 각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제1 가드 패드들(PA1) 사이에 제2 절연막(120)의 일부들이 제공될 수 있다. 각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제1 가드 패드들(PA1) 사이를 제2 절연막(120)이 채울 수 있다.
제1 가드 패드들(PA1)은 제1 본딩 패드들(BP1)과 동일한 레벨에 배치될 수 있다. 제1 가드 패드들(PA1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 가드 패드들(PA1)은 구리를 포함할 수 있다.
제1 가드 패턴들(GP1) 및 제2 가드 패턴들(GP2) 사이에 제2 가드 패드들(PA2)이 제공될 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제1 가드 패턴(GP1) 및 제2 가드 패턴(GP2) 사이에 복수개의 제2 가드 패드들(PA2)이 제공될 수 있다. 제2 가드 패드들(PA2)은 제2 본딩 구조체(BDS2)의 제3 절연막(130) 내에 제공될 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제2 가드 패드들(PA2)이 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제1 가드 패드들(PA1) 상에 제공될 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 가드 패드들(PA2)은 제2 방향(D2)으로 배열될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 가드 패드들(PA2)은 제2 방향(D2)으로 일정한 간격으로 이격될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 가드 패드들(PA2) 사이에 제3 절연막(130)의 일부들이 제공될 수 있다. 각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)의 제2 가드 패드들(PA2) 사이를 제3 절연막(130)이 채울 수 있다.
각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제2 가드 패드들(PA2)은 제1 방향(D1)으로 배열될 수 있다. 각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제2 가드 패드들(PA2)은 제1 방향(D1)으로 일정한 간격으로 이격될 수 있다. 각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제2 가드 패드들(PA2) 사이에 제3 절연막(130)의 일부들이 제공될 수 있다. 각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)의 제2 가드 패드들(PA2) 사이를 제3 절연막(130)이 채울 수 있다.
제2 가드 패드들(PA2)은 제2 본딩 패드들(BP2)과 동일한 레벨에 배치될 수 있다. 제2 가드 패드들(PA2)은 제1 가드 패드들(PA1)과 다른 레벨에 배치될 수 있다. 제2 가드 패드들(PA2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 가드 패드들(PA2)은 구리를 포함할 수 있다.
제1 가드 패드(PA1)의 폭은 제2 가드 패드(PA2)에 가까워질수록 커질 수 있다. 일 예로, 제1 가드 패드(PA1)의 제1 방향(D1)으로의 폭은 제2 가드 패드(PA2)에 가까워질수록 커질 수 있다. 제2 가드 패드(PA2)의 폭은 제1 가드 패드(PA1)에 가까워질수록 커질 수 있다. 일 예로, 제2 가드 패드(PA2)의 제1 방향(D1)으로의 폭은 제1 가드 패드(PA1)에 가까워질수록 커질 수 있다.
각각의 제1 내지 제3 칩 가드들(CG1, CG2, CG3)에서, 서로 인접하는 2개의 제1 가드 패드들(PA1)이 제2 방향(D2)으로 이격된 거리 및 서로 인접하는 2개의 제2 가드 패드들(PA2)이 제2 방향(D2)으로 이격된 거리는 제1 가드 패턴(GP1)이 제2 방향(D2)으로 연장하는 길이 및 제2 가드 패턴(GP2)이 제2 방향(D2)으로 연장하는 길이보다 작을 수 있다.
각각의 제4 내지 제6 칩 가드들(CG4, CG5, CG6)에서, 서로 인접하는 2개의 제1 가드 패드들(PA1)이 제1 방향(D1)으로 이격된 거리 및 서로 인접하는 2개의 제2 가드 패드들(PA2)이 제1 방향(D1)으로 이격된 거리는 제1 가드 패턴(GP1)이 제1 방향(D1)으로 연장하는 길이 및 제2 가드 패턴(GP2)이 제1 방향(D1)으로 연장하는 길이보다 작을 수 있다.
일 예로, 도 1c를 참조하면, 제1 칩 가드(CG1)의 서로 인접하는 2개의 제1 가드 패드들(PA1)은 제2 방향(D2)으로 제1 거리(D1)만큼 이격될 수 있고, 제1 칩 가드(CG1)의 서로 인접하는 2개의 제2 가드 패드들(PA2)은 제2 방향(D2)으로 제2 거리(D2)만큼 이격될 수 있다. 제1 칩 가드(CG1)의 제1 가드 패턴(GP1)의 제2 방향(D2)으로의 길이는 제1 거리(D1) 및 제2 거리(D2)보다 클 수 있다. 제1 칩 가드(CG1)의 제2 가드 패턴(GP2)의 제2 방향(D2)으로의 길이는 제1 거리(D1) 및 제2 거리(D2)보다 클 수 있다.
본 실시예에 따른 반도체 장치는 칩 가드 영역(CGR)의 가장자리 영역에서 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)이 서로 이격됨에 따라, 칩 가드 영역(CGR)의 가장자리 영역에서 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)을 폐곡선 형태로 형성되지 않는다. 이에 따라, 칩 가드 영역(CGR)의 가장자리 영역에서 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)에 발생할 수 있는 응력이 폐곡선 형태로 형성되는 경우에 비해 완화될 수 있고, 응력 집중으로 인한 크랙 발생이 방지될 수 있다.
본 실시예에 따른 반도체 장치는 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)이 서로 교차하고, 제1 방향(D1) 및 제2 방향(D2)을 따라 중첩됨에 따라, 셀 영역(CER) 위의 구성들을 효과적으로 보호할 수 있다.
본 실시예에 따른 반도체 장치는 제1 가드 패드들(PA1)이 서로 이격되어 배열되고, 제2 가드 패드들(PA2)이 이격되어 배열됨에 따라, 제1 및 제2 가드 패드들(PA1, PA2)이 웨이퍼 본딩 공정을 통해 원활하게 본딩될 수 있다.
도 2a 및 3a는 도 1a 내지 1d에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 2b는 도 2a의 A2-A2'선에 따른 단면도이다. 도 3b는 도 3a의 A3-A3'선에 따른 단면도이다. 도 4는 도 1a 내지 1d에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
설명의 간결함을 위해, 도 1a 내지 도 1d를 참조하여 설명된 구성요소에 대한 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 1a 내지 1d에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 내지 1d에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2a 및 2b를 참조하면, 제2 기판(200)을 형성할 수 있다. 제2 기판(200)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 제2 기판(200)은 반도체 기판 또는 절연체 기판일 수 있다.
제2 기판(200) 상에 반도체 구조체(SEM)를 형성할 수 있다. 반도체 구조체(SEM)를 형성하는 것은, 제2 기판(200) 상에 소스 구조체(SOS)를 형성하는 것, 소스 구조체(SOS) 상에 희생막들 및 적층 절연막들(IL)을 포함하는 적층체(STA)를 형성하는 것, 적층체(STA)를 관통하는 셀 플러그들(PL)을 형성하는 것, 적층체(STA)의 희생막들을 도전 패턴들(CP)로 대체하는 것, 슬릿 구조체(SLS)를 형성하는 것, 셀 플러그들(PL)과 연결되는 비트라인 컨택들(BCT) 및 비트라인(BL)을 형성하는 것, 및 제4 절연막(140)을 형성하는 것을 포함할 수 있다. 제4 절연막(140)은 소스 구조체(SOS), 적층체(STA), 셀 플러그들(PL), 슬릿 구조체(SLS), 비트라인 컨택들(BCT) 및 비트라인(BL)을 형성하는 공정에서 필요한 복수개의 절연층들을 포함할 수 있다.
제4 절연막(140) 내에 제공되는 제2 가드 패턴들(GP2)을 형성할 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제2 가드 패턴들(GP2)은 제4 절연막(140)의 복수개의 절연층들을 이용하여 순차적으로 형성될 수 있다.
반도체 구조체(SEM) 상에 제2 본딩 구조체(BDS2)를 형성할 수 있다. 제2 본딩 구조체(BDS2)를 형성하는 것은, 반도체 구조체(SEM)를 덮는 제3 절연막(130)을 형성하는 것, 및 제3 절연막(130)을 관통하는 제2 본딩 패드들(BP2) 및 제2 가드 패드들(PA2)을 형성하는 것을 포함할 수 있다.
도 3a 및 3b를 참조하면, 제1 기판(100)을 형성할 수 있다.
이어서, 제1 기판(100) 상에 트랜지스터들(TR) 및 연결 구조체(CNS)를 형성할 수 있다. 트랜지스터들(TR) 및 연결 구조체(CNS)를 형성하는 것은, 제1 기판(100) 상에 트랜지스터들(TR)을 형성하는 것, 트랜지스터들(TR)과 연결되는 연결 도전체들(CB)을 형성하는 것, 및 제1 절연막(110)을 형성하는 것을 포함할 수 있다. 제1 절연막(110)은 트랜지스터들(TR) 및 연결 도전체들(CB)을 형성하는 공정에서 필요한 복수개의 절연층들을 포함할 수 있다.
제1 기판(100) 상에 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제1 가드 패턴들(GP1)을 형성할 수 있다. 각각의 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)의 제1 가드 패턴들(GP1)은 제1 절연막(110)의 복수개의 절연층들을 이용하여 순차적으로 형성될 수 있다.
연결 구조체(CNS) 상에 제1 본딩 구조체(BDS1)를 형성할 수 있다. 제1 본딩 구조체(BDS1)를 형성하는 것은, 연결 구조체(CNS)를 덮는 제2 절연막(120)을 형성하는 것, 및 제2 절연막(120)을 관통하는 제1 본딩 패드들(BP1) 및 제1 가드 패드들(PA1)을 형성하는 것을 포함할 수 있다.
도 4를 참조하면, 제2 기판(200), 반도체 구조체(SEM) 및 제2 본딩 구조체(BDS2)를 반전시킨 후, 제2 본딩 구조체(BDS2) 및 제1 본딩 구조체(BDS1)를 본딩할 수 있다. 이에 따라, 제2 본딩 구조체(BDS2)의 제2 본딩 패드들(BP2) 및 제1 본딩 구조체(BDS1)의 제1 본딩 패드들(BP1)이 본딩될 수 있고, 제2 본딩 구조체(BDS2)의 제2 가드 패드들(PA2) 및 제1 본딩 구조체(BDS1)의 제1 가드 패드들(PA1)이 본딩될 수 있고, 제2 절연막(120) 및 제3 절연막(130)이 본딩될 수 있다.
이어서, 제2 기판(200)을 제거한 후, 제5 절연막(150), 소스 컨택(SC) 및 제2 배선(ML2)을 형성할 수 있고, 제5 절연막(150) 내에 제공되는 제2 가드 패턴들(GP2)을 형성할 수 있다(도 1b 및 1c 참조).
도 5는 도 1a 내지 1d에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
설명의 간결함을 위해, 도 1a 내지 도 1d를 참조하여 설명된 구성요소에 대한 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 제1 내지 제6 칩 가드들(CG1, CG2, CG3, CG4, CG5, CG6)이 서로 교차하고, 제1 방향(D1) 및 제2 방향(D2)을 따라 중첩됨에 따라, 반도체 장치 밖에 존재하는 이물질들이 반도체 장치 내로 침투하기 어려울 수 있다.
구체적으로, 이물질들의 침투 경로(PT)를 참조하면, 이물질들이 반도체 장치 밖에서 반도체 장치 내의 셀 영역(CER)의 구성들(예를 들면, 적층체 및 셀 플러그들)에 도달하기 위해서는, 제6 칩 가드(CG6)의 제6 중첩부(OP6) 및 제3 칩 가드(CG3)의 제3 단부(EP3)의 사이, 제3 칩 가드(CG3)의 제3 중첩부(OP3) 및 제5 칩 가드(CG5)의 제5 단부(EP5)의 사이, 제5 칩 가드(CG5)의 제5 중첩부(OP5) 및 제2 칩 가드(CG2)의 제2 단부(EP2)의 사이, 제2 칩 가드(CG2)의 제2 중첩부(OP2) 및 제4 칩 가드(CG4)의 제4 단부(EP4)의 사이 및 제4 칩 가드(CG4)의 제4 중첩부(OP4) 및 제1 칩 가드(CG1)의 제1 단부(EP1)의 사이를 순차적으로 통과해야만 한다.
이에 따라, 이물질들의 침투 경로(PT)가 길어질 수 있고, 반도체 장치 밖에 존재하는 이물질들이 반도체 장치 내로 침투하기 어려울 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 6을 참조하여 설명한 것과 유사하게, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
STA: 적층체
CNS: 연결 구조체
SEM: 반도체 구조체

Claims (20)

  1. 셀 영역 및 상기 셀 영역을 둘러싸는 칩 가드 영역을 포함하는 기판;
    상기 칩 가드 영역 위에서 제1 방향으로 연장하는 제1 칩 가드;
    상기 칩 가드 영역 위에서 상기 제1 방향으로 연장하고, 상기 제1 칩 가드와 이격되는 제2 칩 가드; 및
    상기 칩 가드 영역 위에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제3 칩 가드를 포함하고,
    상기 제1 칩 가드는 제1 단부를 포함하고,
    상기 제2 칩 가드는 제2 단부를 포함하고,
    상기 제3 칩 가드는 상기 제1 단부 및 상기 제2 단부 사이에 배치되는 제3 단부를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 칩 가드 영역 위에서 상기 제2 방향으로 연장하고, 상기 제3 칩 가드와 이격되는 제4 칩 가드를 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제4 칩 가드는 제4 단부를 포함하고,
    상기 제2 단부는 상기 제3 단부 및 상기 제4 단부 사이에 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제3 단부는 상기 제1 단부보다 상기 셀 영역으로부터 멀리 배치되고,
    상기 제2 단부는 상기 제3 단부보다 상기 셀 영역으로부터 멀리 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 칩 가드는 상기 제1 방향으로 연장하는 제1 장측벽들 및 상기 제1 장측벽들을 연결하는 제1 단측벽들을 포함하고,
    상기 제1 장측벽들의 길이들은 상기 제1 단측벽들의 길이들보다 큰 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 칩 가드는 상기 제1 방향으로 연장하는 제2 장측벽들 및 상기 제2 장측벽들을 연결하는 제2 단측벽들을 포함하고,
    상기 제2 장측벽들의 길이들은 상기 제2 단측벽들의 길이들보다 크고,
    상기 제2 장측벽들은 상기 제1 장측벽들보다 상기 셀 영역으로부터 멀리 배치되고,
    상기 제2 단측벽들은 상기 제1 단측벽들보다 상기 셀 영역으로부터 멀리 배치되는 반도체 장치.
  7. 제5 항에 있어서,
    상기 제3 칩 가드는 상기 제2 방향으로 연장하는 제3 장측벽들 및 상기 제3 장측벽들을 연결하는 제3 단측벽들을 포함하고,
    상기 제3 장측벽들 중 하나는 상기 제1 단측벽들 중 하나와 마주보는 반도체 장치.
  8. 셀 영역 및 상기 셀 영역을 둘러싸는 칩 가드 영역을 포함하는 기판;
    상기 칩 가드 영역 위에서 제1 방향으로 연장하는 제1 칩 가드;
    상기 칩 가드 영역 위에서 상기 제1 방향으로 연장하고, 상기 제1 칩 가드와 이격되는 제2 칩 가드; 및
    상기 칩 가드 영역 위에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제3 칩 가드를 포함하고,
    상기 제1 칩 가드는 제1 단측벽 및 상기 제1 방향으로 연장하는 제1 장측벽을 포함하고,
    상기 제2 칩 가드는 제2 단측벽 및 상기 제1 방향으로 연장하는 제2 장측벽을 포함하고,
    상기 제3 칩 가드는 제3 단측벽 및 상기 제2 방향으로 연장하는 제3 장측벽을 포함하고,
    상기 제1 단측벽은 상기 제3 장측벽과 마주보고,
    상기 제3 단측벽은 상기 제2 장측벽과 마주보는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 칩 가드는 상기 제3 칩 가드와 상기 제1 방향으로 중첩되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제3 칩 가드는 상기 제2 칩 가드와 상기 제2 방향으로 중첩되는 반도체 장치.
    .
  11. 제8 항에 있어서,
    상기 제2 칩 가드의 길이는 상기 제1 칩 가드의 길이보다 큰 반도체 장치.
  12. 제8 항에 있어서,
    상기 제3 단측벽은 상기 제1 장측벽 및 상기 제2 장측벽 사이에 배치되는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제3 단측벽은 상기 제1 장측벽보다 상기 제2 장측벽에 가깝게 배치되는 반도체 장치.
  14. 연결 도전체들 및 제1 가드 패턴을 포함하는 연결 구조체;
    적층체, 상기 적층체를 관통하는 셀 플러그들 및 제2 가드 패턴을 포함하는 반도체 구조체;
    상기 제1 가드 패턴 및 상기 제2 가드 패턴 사이에서 상기 제1 가드 패턴 및 상기 제2 가드 패턴을 연결하는 가드 패드들을 포함하고,
    상기 제1 가드 패턴 및 상기 제2 가드 패턴은 제1 방향으로 연장하고,
    상기 가드 패드들은 상기 제1 방향으로 서로 이격되고,
    상기 가드 패드들의 상기 제1 방향으로의 이격 거리는 상기 제1 가드 패턴의 상기 제1 방향으로의 길이 및 상기 제2 가드 패턴의 상기 제1 방향으로의 길이보다 작은 반도체 장치.
  15. 제14 항에 있어서,
    상기 가드 패드들은 상기 제1 가드 패턴과 연결되는 제1 가드 패드들 및 상기 제2 가드 패턴과 연결되는 제2 가드 패드들을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 가드 패드들 및 상기 제2 가드 패드들은 서로 다른 레벨에 배치되는 반도체 장치.
  17. 제14 항에 있어서,
    상기 가드 패드들은 상기 제1 방향으로 일정한 간격으로 이격되는 반도체 장치.
  18. 제14 항에 있어서,
    상기 가드 패드들 사이를 채우는 절연막을 더 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 절연막은 상기 연결 구조체 및 상기 반도체 구조체 사이에 배치되는 반도체 장치.
  20. 제14 항에 있어서,
    상기 셀 플러그들 및 상기 연결 도전체들을 연결하는 본딩 패드들을 더 포함하고,
    상기 본딩 패드들은 상기 가드 패드들과 동일한 레벨에 배치되는 반도체 장치.
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