CN114334992A - 半导体器件和电子系统 - Google Patents

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China
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peripheral circuit
region
cell
semiconductor device
circuit region
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金智源
安在昊
黄盛珉
任峻成
成锡江
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。

Description

半导体器件和电子系统
相关申请的交叉引用
本申请要求于2020年9月28日在韩国知识产权局提交的第10-2020-0126370号韩国专利申请的权益，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及一种半导体器件和/或包括半导体器件的电子系统，更具体地，涉及一种包括非易失性竖直存储器件的半导体器件和/或包括该半导体器件的电子系统。
背景技术
用于存储数据的电子系统包括能够存储大量数据的半导体器件。因此，为了增加半导体器件的数据存储容量，已经提出了一种包括竖直存储器件的半导体器件，该竖直存储器件包括三维地布置的存储单元。
发明内容
本发明构思提供了一种半导体器件，该半导体器件具有可以有利于高集成密度和减小的平面尺寸的结构。即使当增加连接到存储单元的字线的堆叠数量和晶体管的数量以改进可以包括三维地布置的存储单元的半导体器件的集成密度时，该半导体器件也会抑制外围电路区所占据的面积的增加并且改进布线设计的自由度。
本发明构思还提供了一种包括半导体器件的电子系统，该半导体器件具有有利于高集成密度和减小的平面尺寸的结构。即使当增加连接到存储单元的字线的堆叠数量和晶体管的数量以改进可以包括三维地布置的存储单元的半导体器件的集成密度时，该半导体器件也可以不使外围电路区所占据的面积增加并且可以改进布线设计的自由度。
根据本发明构思的一些示例实施例，提供了一种半导体器件，该半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。
根据本发明构思的一些示例实施例，提供了一种半导体器件，该半导体器件包括：第一外围电路区，其包括第一外围电路衬底、多个下部电路和多条下部导线；单元区，其包括第一外围电路区上的单元衬底、单元衬底上的多条栅极线、连接到多条栅极线的多个导电焊盘区以及多个第一接合金属焊盘；以及第二外围电路区，其与第一外围电路区隔开，单元区在第一外围电路区与第二外围电路区之间，该第二外围电路区包括：(A)第二外围电路衬底、(B)多个上部电路、(C)多条上部导线、以及(D)接合到多个第一接合金属焊盘的多个第二接合金属焊盘。多条栅极线包括(A)连接到从多个下部电路中选择的第一下部电路的第一栅极线和(B)连接到从多个上部电路中选择的第一上部电路的第二栅极线。
根据本发明构思的一些示例实施例，提供了一种电子系统，其包括主衬底、主衬底上的半导体器件以及电连接到主衬底上的半导体器件的控制器电路。该半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的一些示例实施例，在附图中：
图1是根据一些示例实施例的半导体器件的框图；
图2是根据一些示例实施例的半导体器件的示意性透视图；
图3是根据一些示例实施例的半导体器件的存储单元阵列的等效电路图；
图4是根据一些示例实施例的半导体器件的部分区域的示意性平面视图；
图5A示出了根据一些示例实施例的半导体器件的单元区的一些组件的平面布局；
图5B是图5A所示的半导体器件的部分区域的截面视图；
图6A至图6D是根据一些示例实施例的半导体器件中包括的栅极介电膜的示例的详细截面视图；
图7是根据一些示例实施例的半导体器件的截面视图；
图8是根据一些示例实施例的半导体器件的截面视图；
图9是根据一些示例实施例的半导体器件的平面视图；
图10A示出了图9所示的第一存储单元块的部分区域中的组件的平面布局；
图10B是图9所示的第一存储单元块的部分区域中的组件的截面视图；
图11A示出了图9所示的第二存储单元块的部分区域中的组件的平面布局；
图11B和图11C是图9所示的第二存储单元块的部分区域中的组件的截面视图；
图12是根据一些示例实施例的包括半导体器件的电子系统的示意性视图；
图13是根据一些示例实施例的包括半导体器件的电子系统的示意性透视图；
图14是沿图13的线II-II’截取的电子系统的组件的示意性截面视图；以及
图15A至图15G是根据一些示例实施例的制造半导体器件的方法的工艺顺序的截面视图。
具体实施方式
在下文中，将参考附图详细描述一些示例实施例。在附图中，相同的附图标记用于表示相同的元件，并且将省略对其的重复描述。
图1是根据一些示例实施例的半导体器件10的框图。
参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。存储单元阵列20可以包括多个存储单元块BLK1、BLK2、……和BLKp。多个存储单元块BLK1、BLK2、……和BLKp中的每个存储单元块可以包括多个存储单元。存储单元块BLK1、BLK2、……和BLKp可以通过位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36、控制逻辑器件38和公共源极线(CSL)驱动器39。外围电路30还可以包括被配置为生成在半导体器件10的操作期间所需/使用的各种电压的电压生成电路、被配置为校正从存储单元阵列20读取的数据中的误差的误差校正电路、以及I/O接口。
存储单元阵列20可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在存储单元阵列20中，多个存储单元块BLK1、BLK2、……和BLKp中包括的多个存储单元中的每个存储单元可以是或可以包括闪存单元。存储单元阵列20可以包括三维(3D)存储单元阵列。3D存储单元阵列可以包括多个NAND串，并且该多个NAND串中的每个NAND串可以包括连接到多条字线WL的竖直地堆叠的多个存储单元。
外围电路30可以从半导体器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向位于半导体器件10外部的设备发送数据DATA和/或从位于半导体器件10外部的设备接收数据DATA。
行解码器32可以响应于从外部提供的地址ADDR从多个存储单元块BLK1、BLK2、……和BLKp中选择至少一个存储单元块，并且选择所选择的存储单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以向所选择的存储单元块的字线WL发送信号，例如用于执行存储操作的电压。
页缓冲器34可以通过位线BL连接到存储单元阵列20。在程序操作期间，页缓冲器34可以作为写入驱动器操作，并且可以在程序操作期间将与要存储在存储单元阵列20中的数据DATA相对应的电压施加到位线BL。在读取操作期间，页缓冲器34可以作为读出放大器操作，并且可以感测或感测并放大存储在存储单元阵列20中的数据DATA。页缓冲器34可以响应于从控制逻辑器件38提供的控制信号PCTL而操作。
数据I/O电路36可以通过多条数据线DL连接到页缓冲器34。在程序操作期间，数据I/O电路36可以从存储控制器(未示出)接收数据DATA，并且可以基于从控制逻辑器件38提供的列地址C_ADDR将程序数据DATA提供给页缓冲器34。在读取操作期间，数据I/O电路36可以基于从控制逻辑器件38提供的列地址C_ADDR将存储在页缓冲器34中的读取数据DATA提供给存储控制器。
数据I/O电路36可以向控制逻辑器件38或行解码器32发送输入地址ADDR或指令。外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器(例如，包括PMOS晶体管和NMOS晶体管的驱动器)。
控制逻辑器件38可以从存储控制器接收命令CMD和控制信号CTRL。控制逻辑器件38可以向行解码器32提供行地址R_ADDR并且向数据I/O电路36提供列地址C_ADDR。控制逻辑器件38可以响应于控制信号CTRL生成在半导体器件10中使用的各种内部控制信号。例如，控制逻辑器件38可以在存储操作(例如，程序操作和/或擦除操作)期间调整提供给字线WL和位线BL的电压电平。
CSL驱动器39可以通过公共源极线CSL连接到存储单元阵列20。CSL驱动器39可以通过控制逻辑器件38的控制将公共源极电压(例如，电源电压)和/或接地电压施加到公共源极线CSL。
在一些示例实施例中，外围电路30可以包括多个MOS晶体管。多个MOS晶体管可以根据其操作电压的幅度而被分类并且分布在多个晶体管区域中。操作电压可以对应于晶体管的阈值电压。例如，晶体管的阈值电压可以对应于施加到晶体管的栅极端子的电压，该电压足以使电流能够在晶体管的源极端子与晶体管的漏极端子之间流动。
例如，外围电路30可以包括以下各项或由以下各项构成：其中形成有多个低压MOS晶体管的低压区和其中形成有多个高压MOS晶体管的高压区。在低压区中可以没有高压晶体管。在高压区中可以没有低压晶体管。低压MOS晶体管可以具有比高压MOS晶体管更低的阈值电压，例如幅度或绝对值更低。此外，外围电路30可以包括各个区域，这些区域所包括的MOS晶体管的操作电压(例如，阈值电压)的绝对值高于低压区中的MOS晶体管的操作电压(例如，阈值电压)的绝对值并且低于高压区中的MOS晶体管的操作电压的绝对值。每个晶体管的阈值电压的值可以例如通过栅极长度、杂质的注入剂量和/或深度或晶体管的有效氧化物厚度中的至少一个来确定；然而，示例实施例不限于此。
图2是根据一些示例实施例的半导体器件10的示意性透视图。
参照图2，半导体器件10可以包括在竖直方向(Z方向)上顺序地重叠的第一外围电路结构PCS1、单元阵列结构CAS和第二外围电路结构PCS2。单元阵列结构CAS可以包括参考图1描述的存储单元阵列20。第一外围电路结构PCS1和第二外围电路结构PCS2可以在竖直方向(Z方向)上彼此隔开，其中单元阵列结构CAS在第一外围电路结构PCS1与第二外围电路结构PCS2之间。第一外围电路结构PCS1和第二外围电路结构PCS2可以包括参考图1描述的外围电路30。包括在图1所示的外围电路30中的各种电路可以分布在第一外围电路结构PCS1和第二外围电路结构PCS2中。
在一些示例实施例中，外围电路30中包括的行解码器32中包括的电路可以分布在第一外围电路结构PCS1和第二外围电路结构PCS2中。可替代地或附加地，在一些示例实施例中，外围电路30中包括的页缓冲器34中包括的电路可以分布在第一外围电路结构PCS1和第二外围电路结构PCS2中。
可替代地或附加地，在一些示例实施例中，第一外围电路结构PCS1和第二外围电路结构PCS2中的一个可以包括其中形成有多个低压MOS晶体管的低压区。第一外围电路结构PCS1和第二外围电路结构PCS2中的另一个可以包括其中形成有多个高压MOS晶体管(例如，阈值电压的绝对值较高的晶体管)的高压区。在一些示例实施例中，第一外围电路结构PCS1和第二外围电路结构PCS2中的每一个可以包括各个区域，这些区域所包括的MOS晶体管的操作电压(的绝对值)高于低压区中的MOS晶体管的操作电压(的绝对值)并且低于高压区中的MOS晶体管的操作电压(的绝对值)。
在一些示例实施例中，第一外围电路结构PCS1可以通过第一连接结构连接到单元阵列结构CAS，并且单元阵列结构CAS可以通过第二连接结构连接到第二外围电路结构PCS2。第一连接结构可以在第一外围电路结构PCS1与单元阵列结构CAS之间提供物理连接和电连接。第一连接结构可以实现第一外围电路结构PCS1与单元阵列结构CAS之间的电连接和/或数据传输。第二连接结构可以在单元阵列结构CAS与第二外围电路结构PCS2之间提供物理连接和电连接。第二连接结构可以实现单元阵列结构CAS与第二外围电路结构PCS2之间的电连接和/或数据传输。第一连接结构和第二连接结构中的每一个可以包括连接单元，该连接单元包括金属-金属键合结构、硅通孔(TSV)、背通孔堆叠(BVS)、共晶键合结构、球栅阵列(BGA)键合结构、多条布线、多个接触插塞或其组合。在一些示例实施例中，金属-金属键合结构可以包括铜(Cu)、铝(Al)、钨(W)或其组合。
单元阵列结构CAS可以包括多个片状物(tile)24。多个片状物24中的每个片状物可以包括多个存储单元块BLK1、BLK2、……和BLKp。多个存储单元块BLK1、BLK2、……和BLKp中的每个存储单元块可以包括三维地布置的存储单元。在一些示例实施例中，两个片状物24可以构成一个垫状物(mat)，但不限于此。参考图1描述的存储单元阵列20可以包括多个垫状物，例如四个垫状物，但不限于此。
图3是根据一些示例实施例的半导体器件的存储单元阵列MCA的等效电路图。图3示出了具有竖直沟道结构的竖直NAND(V-NAND)闪存器件的等效电路的示例。图1和图2所示的多个存储单元块BLK1、BLK2、……和BLKp中的每个存储单元块可以包括具有图3所示的电路配置的存储单元阵列MCA。
参照图3，存储单元阵列MCA可以包括多个存储单元串MS。存储单元阵列MCA可以包括多条位线BL(BL1、BL2、……和BLm)、多条字线WL(WL1、WL2、……、WLn-1和WLn)、至少一条串选择线SSL、至少一条地选择线GSL和公共源极线CSL。多个存储单元串MS可以形成在多条位线BL与公共源极线CSL之间。尽管图3示出了多个存储单元串MS中的每个存储单元串包括一条地选择线GSL和两条串选择线SSL的示例，但是本发明构思不限于此。例如，多个存储单元串MS中的每个存储单元串可以包括一条串选择线SSL。
多个存储单元串MS中的每个存储单元串可以包括串选择晶体管SST、地选择晶体管GST和多个存储单元晶体管MC1、MC2、……、MCn-1和MCn。串选择晶体管SST的漏极区可以连接到位线BL，并且地选择晶体管GST的源极区可以连接到公共源极线CSL。公共源极线CSL可以是或可以包括多个地选择晶体管GST的源极区共同连接到的区域。
串选择晶体管SST可以连接到串选择线SSL，并且地选择晶体管GST可以连接到地选择线GSL。多个存储单元晶体管MC1、MC2、……、MCn-1和MCn中的每个存储单元晶体管可以连接到字线WL。
图4是根据一些示例实施例的半导体器件100的部分区域的示意性平面视图。
参照图4，半导体器件100可以包括导电板110上的单元阵列结构CAS。导电板110和单元阵列结构CAS可以构成或对应于图1所示的半导体器件10的存储单元阵列20。导电板110可以用作图3所示的公共源极线CSL。导电板110可以支撑单元阵列结构CAS。如本文所使用的，术语“导电板”可以被称为“板CSL”，“导电板”可以与“板CSL”同义。
单元阵列结构CAS可以包括多个存储单元块BLK1、BLK2、……和BLKp。在一些示例实施例中，导电板110可以提供通过其将公共源极电压施加到单元阵列结构CAS的路径。
第一外围电路结构(参考图2中的PCS1)可以在图4所示的单元阵列结构CAS下面(例如，下方或正下面)，第二外围电路结构(参考图2中的PCS2)可以在单元阵列结构CAS上面(例如，上方或正上面)。参考图1描述的外围电路30中包括的多个电路中的每个电路可以在从第一外围电路结构PCS1和第二外围电路结构PCS2中选择的至少一个中。
单元阵列结构CAS可以包括在竖直方向(Z方向)上顺序地堆叠在导电板110上的多条栅极线130。多条栅极线130在X-Y平面上的面积可以随着距导电板110的距离增加而逐渐减小。
多条栅极线130可以由在第一横向方向(X方向)上延长的多个字线切割区WLC划分为多个存储单元区块BLK1、BLK2、……和BLKp。多个存储单元块BLK1、BLK2、……和BLKp中的每个存储单元块中包括的多条栅极线130可以构成或对应于栅堆叠GS。多个存储单元块BLK1、BLK2、……和BLKp中的每个存储单元块可以包括存储器堆叠MST，该存储器堆叠MST包括一个栅堆叠GS。在多个存储器堆叠MST中的每个存储器堆叠中，多条栅极线130可以构成或对应于图3所示的地选择线GSL、多条字线WL和串选择线SSL。
图5A示出了根据一些示例实施例的半导体器件100的单元区CELL的一些组件的平面布局。图5B是半导体器件100的第一外围电路区PE1、单元区CELL和第二外围电路区PE2的相应部分区域的截面视图。
参照图5A和图5B，半导体器件100可以包括第一外围电路区PE1、单元区CELL和第二外围电路区PE2。单元区CELL可以包括单元结构102，单元结构102包括存储单元区MEC、连接区CON和焊盘接合区PA。在图5B中，单元区CELL在存储单元区MEC上的配置可以对应于沿图5A的线A1-A1’截取的截面配置，单元区CELL在连接区CON上的的配置可以对应于沿图5A的线A2-A2’截取的截面配置。
图5A和图5B所示的第一外围电路区PE1、单元区CELL和第二外围电路区PE2可以包括在从图4所示的多个存储单元块BLK1、BLK2、……和BLKp中选择的任一个中。图2所示的第一外围电路结构PCS1可以包括第一外围电路区PE1，图2所示的第二外围电路结构PCS2可以包括第二外围电路区PE2，图2所示的单元阵列结构CAS可以包括单元区CELL。
在一些示例实施例中，半导体器件100可以具有芯片到芯片(C2C)结构。形成C2C结构可以包括：在第一晶片上制造或制作包括第一外围电路区PE1和单元区CELL的第一芯片、在不同于第一晶片的第二晶片上制造或制作包括第二外围电路区PE2的第二芯片、以及通过使用接合技术将第一芯片和第二芯片彼此连接。例如，接合技术可以指代用于执行以下操作的技术：将包括在包括第一外围电路区PE1和单元区CELL在内的第一芯片的最上金属层中的第一接合金属焊盘178接合到形成在包括第二外围电路区PE2在内的第二芯片的最上金属层上的第二接合金属焊盘278，使得第一接合金属焊盘178和第二接合金属焊盘278可以彼此电连接。在一些示例实施例中，当第一接合金属焊盘178和第二接合金属焊盘278包括铜(Cu)时，接合技术可以是或可以包括Cu-Cu接合技术。可替代地或附加地，在一些示例实施例中，第一接合金属焊盘178和第二接合金属焊盘278中的每一个可以包括铝(Al)或钨(W)。
第一外围电路区PE1可以包括第一外围电路衬底212和多个下部电路CT1。多个下部电路CT1可以形成在第一外围电路衬底212与单元区CELL之间。第一外围电路衬底212可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料和/或II-VI族化合物材料。多个下部电路CT1可以包括参考图1描述的外围电路30中包括的行解码器32、页缓冲器34、数据I/O电路36、控制逻辑器件38和CSL驱动器39中的至少一些(例如，至少一个)。在一些示例实施例中，多个下部电路CT1还可以包括单元元件，例如包括电阻器和/或电容器的无源元件以及诸如二极管之类的其他有源元件。
可以在第一外围电路衬底212中形成限定多个第一有源区AC1的第一器件隔离膜214，例如可以用旋涂玻璃(SOG)工艺形成第一器件隔离膜214。可以在多个第一有源区AC1上形成多个第一晶体管TR1，并且多个下部导电插塞216和多条下部导线218可以在第一外围电路衬底212和多个第一晶体管TR1上。多个下部导电插塞216和多条下部导线218可以构成或对应于第一外围电路区PE1的布线结构。
多个第一晶体管TR1、多个下部导电插塞216和多条下部导线218可以分别构成或对应于形成在第一外围电路区PE1中的多个下部电路CT1中的一些。多个第一晶体管TR1中的每个第一晶体管可以通过多个布线结构电连接到单元区CELL。多个布线结构可以包括第二接触结构CTS2和连接接触插塞164，这将在下面参考图5B进行描述。多个第一晶体管TR1中的每个第一晶体管可以包括第一栅极介电膜PD1、第一栅电极PG1和一对第一源/漏区PSD1。多个下部导电插塞216中的每个下部导电插塞可以在竖直方向(Z方向)上将从多个第一晶体管TR1和多条下部导线218中选择的一些相连。第一层间绝缘膜219可以覆盖多个第一晶体管TR1、多个下部导电插塞216和多条下部导线218。
单元区CELL可以在竖直方向(Z方向)上与第一外围电路区PE1重叠。单元区CELL可以包括与第一外围电路区PE1相邻的单元衬底102和导电板110。单元衬底102可以形成在第一外围电路区PE1的第一层间绝缘膜219上。导电板110可以形成在单元衬底102上面(例如，正上面)。在一些示例实施例中，单元衬底102的下表面可以与第一层间绝缘膜219的最上表面接触。导电板110可以在单元衬底102上沿X-Y平面在横向方向上延伸。单元衬底102可以包括半导体衬底。导电板110可以包括金属膜、半导体膜或其组合。
多个第一接合金属焊盘178可以在单元区CELL的最上部处。多个第一接合金属焊盘178可以通过单元区CELL中的层间绝缘膜150和160彼此绝缘。层间绝缘膜150和160可以包括氧化硅膜、氮化硅膜或其组合。
第二外围电路区PE2可以在单元区CELL的上方(例如，正上方)。第二外围电路区PE2可以在竖直方向(Z方向)上与第一外围电路区PE1和单元区CELL重叠。第二外围电路区PE2可以在竖直方向(Z方向)上与第一外围电路区PE1隔开，其中单元区CELL在第二外围电路区PE2与第一外围电路区PE1之间。
第二外围电路区PE2可以包括第二外围电路衬底222和多个上部电路CT2。多个上部电路CT2可以形成在第二外围电路衬底222与单元区CELL之间。第二外围电路衬底222可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族化合物材料。第二外围电路衬底222可以包括与第一外围电路衬底212的材料相同或不同的材料。多个上部电路CT2可以包括参考图1描述的外围电路30中包括的行解码器32、页缓冲器34、数据I/O电路36、控制逻辑器件38和CSL驱动器39中的至少一些(例如，至少一个)。在一些示例实施例中，多个上部电路CT2还可以包括单元元件，例如诸如电阻器和/或电容器之类的无源电路元件和/或诸如二极管之类的有源电路元件。
可以在第二外围电路衬底222中形成限定多个第二有源区AC2的第二器件隔离膜224。可以在多个第二有源区AC2上形成多个第二晶体管TR2，并且多个上部导电插塞226和多条上部导线228可以在第二外围电路衬底222和多个第二晶体管TR2上。多个上部导电插塞226和多条上部导线228可以构成或对应于第二外围电路区PE2的布线结构。
多个上部导电插塞226中的每个上部导电插塞可以在竖直方向(Z方向)上将从多个第二晶体管TR2和多条上部导线228中选择的一些相连。多个第二晶体管TR2中的每个第二晶体管可以包括第二栅极介电膜PD2、第二栅电极PG2和一对第二源/漏区PSD2。多个第二晶体管TR2、多个上部导电插塞226和多条上部导线228可以分别构成或对应于形成在第二外围电路区PE2中的多个上部电路CT2中的一些。
第二外围电路区PE2可以包括布线结构上的多个第二接合金属焊盘278，该布线结构包括多个上部导电插塞226和多条上部导线228。多个第二接合金属焊盘278可以接合到单元区CELL的多个第一接合金属焊盘178，并且可以电连接到多个第一接合金属焊盘178。多个第一接合金属焊盘178和多个第二接合金属焊盘278可以构成多个接合结构BS。
第二层间绝缘膜229可以覆盖多个第二晶体管TR2、多个上部导电插塞226、多条上部导线228和多个第二接合金属焊盘278。
在一些示例实施例中，位于第一外围电路区PE1中的多个下部导电插塞216和多条下部导线218中的每一个以及位于第二外围电路区PE2中的多个上部导电插塞226和多条上部导线228中的每一个可以包括钨、铝、铜或其组合(但是不限于此)，并且可以包括相同或不同的材料或由相同或不同的材料构成。第一器件隔离膜214和第二器件隔离膜224中的每一个可以包括氧化硅膜、氮化硅膜或其组合，并且可以包括相同或不同的材料或由相同或不同的材料构成。第一层间绝缘膜219和第二层间绝缘膜229中的每一个可以包括氧化硅膜、氮化硅膜或其组合，并且可以包括相同或不同的材料。构成接合结构BS的多个第一接合金属焊盘178和多个第二接合金属焊盘278中的每一个可以包括铜、铝或钨，并且可以包括相同或不同的材料或由相同或不同的材料构成。
存储单元阵列MCA可以在单元区CELL中的导电板110上面(例如，正上面)。尽管图5A和图5B示出了连接区CON仅在存储单元区MEC的一侧上的情况，但是连接区CON可以在第一横向方向(X方向)上分别在存储单元区MEC的两侧上。
栅堆叠GS可以在单元衬底102的存储单元区MEC和连接区CON上面(例如，正上面)。栅堆叠GS可以包括多条栅极线130和一体地连接到多条栅极线130的多个导电焊盘区112。栅堆叠GS的在存储单元区MEC上面或在存储单元区MEC正上面的部分可以构成或对应于存储单元阵列MCA。存储单元阵列MCA可以包括在竖直方向(Z方向)上堆叠的48、64、96或128条栅极线130，但是不限于此。栅堆叠GS中包括的多条栅极线130可以在存储单元区MEC上并且在横向方向上平行于单元衬底102延伸并在竖直方向(Z方向)上彼此重叠。多条栅极线130可以包括图3所示的多条字线WL、地选择线GSL和串选择线SSL。
在单元区CELL中，栅堆叠GS中包括的多个导电焊盘区112可以在连接区CON上，并且构成或对应于台阶连接单元，例如阶梯连接区。多个导电焊盘区112中的每个导电焊盘区可以一体地连接到从多条栅极线130中选择的一条栅极线130。
如图5A所示，多个字线切割区WLC可以在单元衬底102上沿第一横向方向(X方向)延伸。多个字线切割区WLC可以限定栅堆叠GS在垂直于第一横向方向(X方向)的第二横向方向(Y方向)上的宽度。多个字线切割区WLC中的每个字线切割区可以填充有字线切割结构192。字线切割结构192可以包括绝缘膜、多晶硅、金属膜或其组合。在一些示例实施例中，字线切割结构192可以包括氧化硅膜、氮化硅膜、多晶硅膜、钨膜或其组合，但是字线切割结构192的材料不限于此。
在存储单元阵列MCA中，在第二横向方向(Y方向)上彼此相邻的两条串选择线SSL可以彼此隔开，其中串选择线切割区SSLC在两条串选择线SSL之间。串选择线切割区SSLC可以填充有绝缘膜170。绝缘膜170可以包括氧化物膜、氮化物膜或其组合。在一些示例实施例中，串选择线切割区SSLC的至少一部分可以填充有气隙。如本文所使用的，术语“气”可以指代可能在大气中或在制造工艺期间的其他气体。该气隙可以处于真空下，例如可以具有低于大气压的压力；然而，示例实施例不限于此。
多条栅极线130和多个导电焊盘区112中的每一个可以包括金属、导电金属氮化物或其组合。例如，多条栅极线130和多个导电焊盘区112中的每一个可以包括钨、镍、钴、钽、氮化钨、氮化钛、氮化钽或其组合，但是不限于此。
如图5B所示，单元区CELL可以包括覆盖多条栅极线130中的每条栅极线的上表面和下表面的多个绝缘膜156。多个绝缘膜156中最接近单元衬底102的绝缘膜156的厚度可以小于其他绝缘膜156的厚度，但是不限于此。多个绝缘膜156可以包括氧化硅、氮化硅或氮氧化硅(SiON)或其组合。
在存储单元区MEC中，多个沟道结构180可以穿过多条栅极线130和多个绝缘膜156，并且可以在导电板110上沿竖直方向(Z方向)延长。多个沟道结构180可以布置成在第一横向方向(X方向)和第二横向方向(Y方向)上彼此间隔开预定距离。
多个沟道结构180中的每个沟道结构可以包括栅极介电膜182、沟道区184、掩埋绝缘膜186和漏极区188。沟道区184可以包括掺杂多晶硅和/或未掺杂多晶硅。沟道区184可以具有圆柱形形状。沟道区184的内部空间可以填充有掩埋绝缘膜186。掩埋绝缘膜186可以包括绝缘材料。例如，掩埋绝缘膜186可以包括氧化硅、氮化硅、SiON或其组合。在一些示例实施例中，可以省略掩埋绝缘膜186。在这种情况下，沟道区184可以具有没有内部空间的柱结构。漏极区188可以包括掺杂多晶硅、金属、导电金属氮化物或其组合。可以包括在漏极区188中的金属的示例可以包括钨、镍、钴和钽。多个沟道结构180可以具有锥形轮廓；然而，示例实施例不限于此。
多个漏极区188可以通过中间绝缘膜187彼此绝缘。每个中间绝缘膜187可以包括氧化物膜、氮化物膜或其组合。
图5B示出了沟道结构180包括栅极介电膜182并且栅极介电膜182具有沿沟道区184在竖直方向(Z方向)上延长的形状的示例，但是本发明构思不限于此并且可以进行各种修改。
图6A是图5B所示的栅极介电膜182的详细截面视图，其是图5B的区域“BX”的放大图。
参照图6A，栅极介电膜182可以具有包括顺序地形成在沟道区184上的隧穿介电膜TD、电荷存储膜CS和阻挡介电膜BD的结构。隧穿介电膜TD、电荷存储膜CS和阻挡介电膜BD的相对厚度不限于图6A所示的示例，并且可以进行各种修改。
隧穿介电膜TD可以包括氧化硅、氧化铪、氧化铝、氧化锆和氧化钽中的至少一种。电荷存储膜CS可以是或包括其中可以存储从沟道区184穿过了隧穿介电膜TD的电子的区域。电荷存储膜CS可以包括氮化硅、氮化硼、氮化硅硼或掺杂多晶硅。阻挡介电膜BD可以包括氧化硅、氮化硅或介电常数高于氧化硅的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽或其组合。
图6B至图6D是可以代替图6A所示的栅极介电膜182采用的栅极介电膜182A、182B和182C的一些示例结构的截面视图。图6B至图6D均示出了与图5B的区域“BX”相对应的区域的截面配置。
在一些示例实施例中，图5A和图5B所示的半导体器件100可以包括图6B所示的栅极介电膜182A，而不是栅极介电膜182。栅极介电膜182A可以具有与图6A所示的栅极介电膜182基本相同的配置。然而，栅极介电膜182A包括第一阻挡介电膜BD1和第二阻挡介电膜BD2，而不是阻挡介电膜BD。第一阻挡介电膜BD1可以与沟道区184平行地延伸，而第二阻挡介电膜BD2可以围绕栅极线130。第一阻挡介电膜BD1和第二阻挡介电膜BD2中的每一个可以包括氧化硅、氮化硅或金属氧化物中的至少一种。例如，第一阻挡介电膜BD1可以包括氧化硅膜(例如，可以由氧化硅膜构成)，而第二阻挡介电膜BD2可以包括介电常数高于氧化硅膜的金属氧化物膜(例如，可以由该金属氧化物膜构成)。
可替代地或附加地，在一些示例实施例中，图5A和图5B所示的半导体器件100可以包括图6C所示的栅极介电膜182B，而不是栅极介电膜182。栅极介电膜182B可以被形成为覆盖栅极线130的面向沟道区184的表面和栅极线130的面向绝缘膜156的表面。栅极介电膜182B可以包括顺序地形成在沟道区184上的隧穿介电膜TD、电荷存储膜CS和阻挡介电膜BD。
可替代地或附加地，在一些示例实施例中，图5A和图5B所示的半导体器件100可以包括图6D所示的栅极介电膜182C，而不是栅极介电膜182。栅极介电膜182C可以位于栅极线130与沟道区184之间，并且覆盖栅极线130的侧壁而不覆盖栅极线130的下表面和上表面。栅极电介质膜182C可以包括顺序地形成在沟道区184上的隧穿介电膜TD、电荷存储膜CS和阻挡介电膜BD。
可以包括在根据一些示例实施例的半导体器件中的栅极介电膜的配置和/或形状不限于图6A至图6D所示的栅极介电膜182、182A、182B和182C的配置和/或形状，并且可以在本发明构思的范围内进行各种修改和改变。
返回参照图5A至图5B，构成或对应于单元区CELL的连接区CON上的台阶/阶梯连接单元的多个导电焊盘区112可以在横向方向(例如，X方向)上具有沿远离单元衬底102的方向逐渐减小的宽度。在一些示例实施例中，穿过多个导电焊盘区112的多个虚设沟道结构(未示出)可以在连接区CON上。该多个虚设沟道结构可以支撑栅堆叠GS和多个导电焊盘区112的相应边缘部分，因此，可以防止栅堆叠GS和多个导电焊盘区112的边缘部分发生不期望的结构变形(例如，弯曲或断裂)或减少其发生的可能性。
在单元区CELL中，多条位线BL可以分别在多个沟道结构180上。多个位线接触焊盘194可以在多个沟道结构180与多条位线BL之间。多个沟道结构180中的每个沟道结构的漏极区188可以通过位线接触焊盘194连接到多条位线BL中的相应一条位线。多个位线接触焊盘194可以通过上部绝缘膜193彼此绝缘。多条位线BL可以通过层间绝缘膜195彼此绝缘。多个位线接触焊盘194和多条位线BL中的每一个可以包括金属、金属氮化物或其组合。例如，多个位线接触焊盘194和多条位线BL中的每一个可以包括钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或其组合。上部绝缘膜193和层间绝缘膜195中的每一个可以包括氧化硅膜、氮化硅膜或其组合。
在单元区CELL中，覆盖多个导电焊盘区112的连接单元绝缘膜114可以在单元衬底102与中间绝缘膜187之间。连接单元绝缘膜114可以覆盖多个导电焊盘区112。连接单元绝缘膜114可以包括氧化硅膜、氮化硅膜或其组合。
在连接区CON中，多个第一接触结构CTS1和多个第二接触结构CTS2可以在多个导电焊盘区112上面(例如，正上面)。多个布线层ML可以在多个第一接触结构CTS1和多个第二接触结构CTS2上。多个布线层ML可以形成在与多条位线BL相同的水平高度处，例如，相同的平面上。
多个第一接触结构CTS1中的每个第一接触结构可以包括在竖直方向(Z方向)上延长的接触插塞116。接触插塞116的侧壁可以由绝缘插塞115围绕。第一接触结构CTS1的接触插塞116可以电连接到导电焊盘区112。接触插塞116可以连接到形成在层间绝缘膜195上的布线层ML。
多个第二接触结构CTS2中的每个第二接触结构可以包括在竖直方向(Z方向)上延长的第一接触插塞126A和第二接触插塞126B。第一接触插塞126A和第二接触插塞126B中的每一个的侧壁可以由绝缘插塞115围绕。第二接触结构CTS2的第一接触插塞126A可以电连接到导电焊盘区112。第一接触插塞126A和第二接触插塞126B中的每一个可以连接到形成在层间绝缘膜195上的布线层ML。
多条栅极线130中的一些栅极线130(例如，一条栅极线130)可以通过导电焊盘区112、第一接触结构CTS1和接合结构BS连接到从包括在第二外围电路区PE2中的多个上部电路CT2中选择的至少一个上部电路或正好一个上部电路。多条栅极线130中的其他栅极线可以通过导电焊盘区112和第二接触结构CTS2连接到从包括在第一外围电路区PE1中的多个下部电路CT1中选择的至少一个下部电路或正好一个下部电路。
在单元区CELL中，限定贯通电极区域TA的坝结构DM可以在连接区CON上。坝结构DM可以穿过连接单元绝缘膜114、多个导电焊盘区112、多个绝缘膜156和导电板110，并且在单元结构102上沿竖直方向(Z方向)延伸。坝结构DM可以包括诸如氧化硅膜、氮化硅膜、多晶硅膜或其组合之类的绝缘材料或由该绝缘材料构成。
由坝结构DM限定的贯通电极区域TA的一部分可以填充有绝缘岛INS。绝缘岛INS可以在横向方向上与多个导电焊盘区112隔开，其中坝结构DM在绝缘岛INS与多个导电焊盘区112之间。绝缘岛INS可以包括多层绝缘膜，其中绝缘膜156和牺牲绝缘膜PL一个接一个交替地堆叠多次。在绝缘岛INS中，绝缘膜156可以包括氧化硅膜(例如，可以由氧化硅膜构成)，牺牲绝缘膜PL可以包括氮化硅膜(例如，可以由氮化硅膜构成)。在一些示例实施例中，绝缘岛INS可以包括单个绝缘膜。在由坝结构DM限定的贯通电极区域TA中，绝缘岛INS的上部可以填充有连接单元绝缘膜114的一部分、中间绝缘膜187的一部分、上部绝缘膜193的一部分和层间绝缘膜195的一部分。
在由坝结构DM限定的贯通电极区域TA中，多个第二接触插塞126B中的每个第二接触插塞可以穿过绝缘岛INS、连接单元绝缘膜114、中间绝缘膜187、上部绝缘膜193和层间绝缘膜195，并且在竖直方向(Z方向)上延伸。多个第二接触插塞126B中的每个第二接触插塞可以连接到形成在层间绝缘膜195上的布线层ML。
单元区CELL可以包括穿过单元衬底102和导电板110的多个绝缘插塞104。多个绝缘插塞104中的一些可以与由坝结构DM限定的贯通电极区域TA竖直地重叠。多个第二接触插塞126B中的每个第二接触插塞可以穿过绝缘插塞104并且沿竖直方向(Z方向)延长到第一外围电路区PE1中。多个第二接触插塞126B中的每个第二接触插塞可以包括由绝缘插塞104和绝缘岛INS围绕的部分。多个第二接触插塞126B中的每个第二接触插塞可以连接到包括在第一外围电路区PE1中的外围电路。
包括在多个第二接触结构CTS2中的第一接触插塞126A和第二接触插塞126B中的每一个可以通过布线层ML连接到连接布线层CML。第一接触插塞126A和第二接触插塞126B可以通过布线层ML和连接布线层CML彼此连接。多个第二接触插塞126B中的每个第二接触插塞的部分区域可以由第一外围电路区PE1中的第一层间绝缘膜219围绕。
图5A和图5B示出了包括在第二接触结构CTS2中的第一接触插塞126A和第二接触插塞126B在导电焊盘区112上沿第一横向方向(X方向)彼此相邻的配置，但是本发明构思不限于此。可以根据需要对第二接触结构CTS2中的第一接触插塞126A和第二接触插塞126B进行各种布置。
在一些示例实施例中，第一外围电路区PE1中的多个下部电路CT1可以包括参考图1描述的行解码器32中包括的电路的一部分，第二外围电路区PE2中的多个上部电路CT2可以包括参考图1描述的行解码器32中包括的电路的另一部分。
多条栅极线130中的一些可以通过第一接触结构CTS1和接合结构BS连接到第二外围电路区PE2中包括的多个上部电路CT2中的包括在行解码器32中的上部电路CT2。多条栅极线130中的其他栅极线可以通过第二接触结构CTS2连接到第一外围电路区PE1中包括的多个下部电路CT1中的包括在行解码器32中的下部电路CT1。多个第一接触结构CTS1中的每个第一接触结构可以从导电焊盘区112在竖直方向(Z方向)上沿远离单元结构102的方向穿过连接单元绝缘膜114、中间绝缘膜187和上部绝缘膜193。多个布线层ML中的每个布线层可以通过从多个接触插塞116和多个第一接触插塞126A中选择的一个电连接到从多个导电焊盘区112中选择的一个或至少一个。多个布线层ML可以通过层间绝缘膜195彼此绝缘。
在单元区CELL中，多个公共源极线接触插塞162可以在单元衬底102的焊盘接合区PA上面或正上面。多个公共源极线接触插塞162中的每个公共源极线接触插塞的一端可以连接到布线层172，而该公共源极线接触插塞的另一端可以连接到导电板110。在一些示例实施例中，布线层172可以形成在与多个布线层ML相同的水平高度处，但是不限于此。多个公共源极线接触插塞162中的每个公共源极线接触插塞可以包括金属、金属化合物、掺杂或未掺杂多晶硅或其组合。多个布线层ML和多个布线层172中的每一个可以包括钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或其组合。在一些示例实施例中，多条位线BL、多个布线层ML和多个布线层172可以包括彼此相同的材料，例如，可以由该材料构成。
在第二外围电路区PE2中，I/O焊盘296可以在第二外围电路衬底222上面或正上面。第二外围电路衬底222的下表面(其与第二外围电路衬底222的面向单元区CELL的上表面相对)可以由外围电路绝缘膜290覆盖。I/O焊盘296可以形成在外围电路绝缘膜290上。I/O焊盘296可以通过穿过外围电路绝缘膜290和第二外围电路衬底222的I/O接触插塞294连接到位于第二外围电路区PE2中的多个第二晶体管TR2中的至少一个。绝缘间隔件292可以在第二外围电路衬底222与I/O接触插塞294之间。I/O焊盘296和I/O接触插塞294可以包括金属，例如铝和/或钨。外围电路绝缘膜290和绝缘间隔件292中的每一个可以包括氧化物膜、氮化物膜或其组合。尽管未示出，但是具有与I/O焊盘296的结构相同的结构或类似的结构的下部I/O焊盘(未示出)可以在第一外围电路区PE1中的第一外围电路衬底212的下表面上。下部I/O焊盘可以通过穿过第一外围电路衬底212的下部I/O接触插塞(未示出)连接到位于第一外围电路区PE1中的多个第一晶体管TR1中的至少一个。
在单元区CELL中，连接接触插塞164可以在横向方向(例如，X方向)上与单元衬底102和导电板110隔开。连接接触插塞164可以穿过绝缘插塞104和层间绝缘膜160，并且沿竖直方向(Z方向)延长。连接接触插塞164的与第二外围电路区PE2相邻的一端可以通过布线层172、第一上部布线层174、第二上部布线层176和第一接合金属焊盘178连接到位于第二外围电路区PE2中的上部电路CT2。连接接触插塞164的另一端可以延伸到第一外围电路区PE1中，并且通过第一外围电路区PE1的多个下部导电插塞216和多条下部导线218连接到至少一个第一晶体管TR1。连接接触插塞164的部分区域可以由第一外围电路区PE1中的第一层间绝缘膜219围绕。
在单元区CELL中，位于多条位线BL、多个布线层ML和多个布线层172上的多个第一上部布线层174和多个第二上部布线层176可以构成单元区CELL的布线结构MS。尽管图5B示出了布线结构MS包括双布线结构(该双布线结构包括多个第一上部布线层174和多个第二上部布线层176)的情况，但是本发明构思不限于此。例如，布线结构MS可以包括单个布线结构(该单个布线结构包括多个第一上部布线层174或多个第二上部布线层176)或多层布线结构(该多层布线结构包括至少三个层)。
在单元区CELL的连接区CON上，多个第一接触结构CTS1中的每个第一接触结构可以通过布线层ML和接合结构BS连接到位于第二外围电路区PE2中的上部电路CT2。
多个第二接触结构CTS2中的每个第二接触结构可以从导电焊盘区112穿过连接单元绝缘膜114、中间绝缘膜187、上部绝缘膜193和层间绝缘膜195，并且可以在竖直方向(Z方向)上沿远离单元衬底102的方向延伸。
在单元区CELL中，多个公共源极线接触插塞162和连接接触插塞164中的每一个可以通过布线层172、布线结构MS和接合结构BS连接到或直接连接到位于第二外围电路区PE2中的上部电路CT2。例如，多个公共源极线接触插塞162可以连接到第二外围电路区PE2中的CSL驱动器(参考图1中的39)。
在一些示例实施例中，多个第一接触结构CTS1中包括的多个接触插塞116、多个第二接触结构CTS2中包括的多个第一接触插塞126A和多个第二接触插塞126B、连接布线层CML、多个公共源极线接触插塞162、连接接触插塞164以及布线结构MS中包括的多个第一上部布线层174和多个第二上部布线层176中的每一个可以包括钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或其组合。多个绝缘插塞115可以包括氮化硅膜、氧化硅膜或其组合。
第一外围电路区PE1中的多个第一晶体管TR1和第二外围电路区PE2中的多个第二晶体管TR2可以分别构成多个电路CT1和CT2或对应于多个电路CT1和CT2或包括在多个电路CT1和CT2中。多个电路CT1和CT2可以包括参考图1描述的外围电路30中包括的电路，例如行解码器32、页缓冲器34、数据I/O电路36、控制逻辑器件38和CSL驱动器39。在一些示例实施例中，单元元件(例如，诸如电阻器和/或电容器之类的无源电路和/或诸如二极管之类的其他有源组件)还可以在第一外围电路区PE1和第二外围电路区PE2中的每一个中。
在第一外围电路区PE1中，多个第一晶体管TR1可以通过包括多个下部导电插塞216和多条下部导线218的布线结构电连接到单元区CELL的存储单元阵列MCA。在第二外围电路区PE2中，多个第二晶体管TR2可以通过包括多个上部导电插塞226和多条上部导线228的布线结构以及多个接合结构BS电连接到单元区CELL的存储单元阵列MCA。
在单元区CELL中，沟道结构180可以通过位线接触焊盘194、位线BL、包括第一上部布线层174和第二上部布线层176的布线结构MS以及接合结构BS电连接到第二外围电路区PE2中包括的多个上部电路CT2。例如，沟道结构180可以电连接到第二外围电路区PE2中包括的页缓冲器(参考图1中的34)。多个第二晶体管TR2中的包括在页缓冲器34中的第二晶体管TR2可以通过多个上部导电插塞226和多条上部导线228连接到接合结构BS。
在一些示例实施例中，第一外围电路区PE1可以包括根据多个第一晶体管TR1的操作电压划分的多个晶体管区域，第二外围电路区PE2可以包括根据多个第二晶体管TR2的操作电压划分的多个晶体管区域。在一些示例实施例中，多个晶体管区域可以包括：包含具有约1.0V至约10V的相对低的操作电压(例如，绝对值为约1.0V至约10V的阈值电压)的低压晶体管的区域和包含具有高于约10V的相对高的操作电压(例如，绝对值大于约10V的阈值电压)的高压晶体管的区域。在一些示例实施例中，第一外围电路区PE1中包括的多个第一晶体管TR1中的每个第一晶体管的操作电压可以不同于第二外围电路区PE2中包括的多个第二晶体管TR2中的每个第二晶体管的操作电压。例如，第一外围电路区PE1中包括的每个MOS晶体管的氧化物厚度可以不同于(例如，可以厚于)第二外围电路区PE2中包括的每个MOS晶体管的氧化物厚度。可替代地或附加地，第一外围电路区PE1中包括的每个MOS晶体管的栅极长度可以不同于(例如，可以长于)第二外围电路区PE2中包括的每个MOS晶体管的栅极长度。
在第一外围电路区PE1和第二外围电路区PE2中包括的多个第一晶体管TR1和第二晶体管TR2中，需要或使用高速操作的低压晶体管可以包括上面参考图1描述的数据I/O电路36。上面参考图1描述的外围电路30中包括的电路可以包括：第一外围电路区PE1和第二外围电路区PE2中包括的多个第一晶体管TR1和第二晶体管TR2，并且该多个第一晶体管TR1和第二晶体管TR2中的一些晶体管可以是或对应于高压晶体管。高压晶体管可以是被配置为生成和/或传输高电压的晶体管，并且例如包括上面参考图1描述的行解码器32、页缓冲器34和CSL驱动器39。在一些示例实施例中，图1中所示的行解码器32可以包括被配置为从外部接收高于电源电压的高电压的高压开关。例如，在对图1所示的存储单元阵列20中包括的存储单元进行程序操作或擦除操作期间，可以使用绝对值为约20V或20V的高电压。为了控制高电压，可以从外部向高压开关提供高电压。行解码器32可以包括第一外围电路区PE1中包括的多个第一晶体管TR1和第二外围电路区PE2中括的多个第二晶体管TR2。
单元区CELL中的多条栅极线130中的一些可以通过导电焊盘区112、第一接触结构CTS1和接合结构BS连接到位于第二外围电路区PE2中的行解码器32的第二晶体管TR2。单元区CELL中的多条栅极线130中的其他栅极线可以通过导电焊盘区112和第二接触结构CTS2连接到位于第一外围电路区PE1中的行解码器32的第一晶体管TR1。
第一外围电路区PE1中包括的晶体管的操作电压(例如，阈值电压)可以由包括在晶体管的沟道或晶体管的袋区域(pocket area)中或附近的栅极长度、有效氧化物厚度或掺杂剂浓度中的至少一个来确定。第二外围电路区PE2中包括的晶体管的操作电压(例如，阈值电压)可以由包括在晶体管的沟道或晶体管的袋区域中或附近的栅极长度、有效氧化物厚度或掺杂剂浓度中的至少一个来确定。在第一外围电路区PE1中包括的晶体管与第二外围电路区PE2中包括的晶体管之间，栅极长度、掺杂剂浓度或氧化物厚度中的至少一个可以不同。
在参考图5A和图5B描述的半导体器件100中，单元区CELL中包括的多条栅极线130中的一些可以连接到第二外围电路区PE2中包括的上部电路CT2，并且多条栅极线130中的其他栅极线可以连接到第一外围电路区PE1中包括的下部电路CT1。因此，即使当增加单元区CELL中的栅极线130的堆叠数量以改进半导体器件100的集成密度并且随着栅极线130的堆叠数量的增加而增加要形成在外围电路区中的晶体管的数量时，也可以改进半导体器件100中的布线设计的自由度和/或可以获得有利于高集成密度和减小的平面尺寸的结构。
在参考图5A和图5B描述的半导体器件100中，已经描述了多条栅极线130中的一些栅极线130连接到第二外围电路区PE2中包括的上部电路CT2并且其他栅极线130连接到第一外围电路区PE1中包括的下部电路CT1的示例，但是本发明构思不限于此。例如，第一外围电路区PE1中包括的多个下部电路CT1的多个第一晶体管TR1可以具有约10V或更低(或绝对值为10V或更低)的相对低的操作电压，而第二外围电路区PE2中包括的多个上部电路CT2的多个第二晶体管TR2可以具有绝对值高于约10V或10V的相对高的操作电压。此外，单元区CELL的一些组件可以电连接到第一外围电路区PE1中的多个下部电路CT1中包括的多个第一晶体管TR1，而单元区CELL的其他组件可以电连接到第二外围电路区PE2中的多个上部电路CT2中包括的多个第二晶体管TR2。
在参考图5A和图5B描述的半导体器件100中，已经描述了多条栅极线130中的与第一外围电路区PE1相邻的一些栅极线130可以连接到第一外围电路区PE1中包括的下部电路CT1并且与第二外围电路区PE2相邻的其他栅极线130连接到第二外围电路区PE2中包括的上部电路CT2的示例，但是本发明构思不限于此。例如，多条栅极线130中的与第一外围电路区PE1相邻的一些栅极线130可以连接到第二外围电路区PE2中包括的上部电路CT2，并且与第二外围电路区PE2相邻的一些栅极线可以连接到第一外围电路区PE1中包括的下部电路CT1。
在一些示例实施例中，多条栅极线130中的构成多条字线(参考图3中的WL)的多条栅极线130可以分别连接到第二外围电路区PE2中的多个上部电路CT2中包括的高压晶体管。高压晶体管可以是操作电压或阈值电压大于约10V(例如，绝对值为10V)的晶体管。多条栅极线130中的构成串选择线(参考图3中的SSL)和地选择线(参考图3中的GSL)的多条栅极线130可以分别连接到第一外围电路区PE1中的多个下部电路CT1中包括的低压晶体管。低压晶体管可以是或对应于操作电压从约0.5V至约10V(或绝对值为约0.5V至绝对值为约10V)的范围内选择的晶体管。
在一些示例实施例中，多条栅极线130中的构成多条字线(参考图3中的WL)的多条栅极线130可以分别连接到第一外围电路区PE1中的多个下部电路CT1中包括的高压晶体管。多条栅极线130中的构成串选择线(参考图3中的SSL)和地选择线(参考图3中的GSL)的多条栅极线130可以分别连接到第二外围电路区PE2中的多个上部电路CT2中包括的低压晶体管。
图7是根据一些示例实施例的半导体器件400的截面视图。在图7中，相同的附图标记用于表示与图5A和图5B中的元件相同的元件，并且将省略对其的重复描述。
参照图7，半导体器件400可以具有与参考图5A和图5B描述的半导体器件100基本相同的配置。然而，半导体器件400可以包括第一外围电路区PE41、单元区CELL4和第二外围电路区PE42。第一外围电路区PE41、单元区CELL4和第二外围电路区PE42可以分别具有与参考图5A和图5B描述的第一外围电路区PE1、单元区CELL和第二外围电路区PE2基本相同的配置。然而，第一外围电路区PE41和单元区CELL4可以通过使用多个接合结构BS4彼此接合并且形成C2C结构。
第一外围电路区PE41可以具有与参考图5B描述的第一外围电路区PE1基本相同的配置。然而，第一外围电路区PE41还可以包括多个第一接合金属焊盘478，其连接到多条下部导线218中位于最上层处的下部导线218。多个第一接合金属焊盘478可以通过第一层间绝缘膜219彼此绝缘。
单元区CELL4可以具有与参考图5A和图5B描述的单元区CELL基本相同的配置。然而，单元区CELL4可以包括形成在单元衬底102的下表面上的多条背面导线462、覆盖单元衬底102的下表面上的多条背面导线462的背面绝缘膜470以及部分地穿过背面绝缘膜470并且构成单元区CELL4的最下金属层的多个第二接合金属焊盘488。多个第二接合金属焊盘488中的一些可以连接到(例如，直接连接到)从多条背面导线462中选择的一条背面导线。
多个接合结构BS4可以是通过将形成在第一外围电路区PE41的最上金属层中的多个第一接合金属焊盘478接合到形成在单元区CELL4的最下金属层中的多个第二接合金属焊盘488而获得的所得结构。
例如，可以制造/制作包括形成在第一晶片上的第一外围电路区PE41的第一芯片，并且可以制造/制作包括形成在不同于第一晶片的第二晶片上的单元区CELL4的第二芯片。此后，第一芯片和第二芯片可以通过接合技术彼此连接以形成多个接合结构BS4。结果，第一外围电路区PE41和单元区CELL4可以通过使用多个接合结构BS4彼此接合并且形成C2C结构。
第二接触插塞126B可以穿过层间绝缘膜195、上部绝缘膜193、中间绝缘膜187、连接单元绝缘膜114和贯通电极区域TA中的绝缘岛INS，穿过绝缘插塞104并且延伸到背面导线462。第二接触插塞126B的下端可以与背面导线462接触。第二接触插塞126B可以通过背面导线462和接合结构BS4连接到第一外围电路区PE41中包括的下部导线218，并且连接到位于第一外围电路区PE41中的下部电路CT1。
在单元区CELL4中，连接接触插塞164可以穿过层间绝缘膜160和绝缘插塞104，并且在竖直方向(Z方向)上延伸到从背面导线462中选择的一条背面导线。连接接触插塞164可以通过背面导线462和接合结构BS4连接到第一外围电路区PE41中包括的下部导线218，并且连接到位于第一外围电路区PE41中的下部电路CT1。
图8是根据一些示例实施例的半导体器件500的截面视图。在图8中，相同的附图标记用于表示与图5A和图5B中的元件相同的元件，并且将省略对其的重复描述。
参照图8，半导体器件500可以具有与参考图5A和图5B描述的半导体器件100基本相同的配置。然而，半导体器件500可以包括第一外围电路区PE51、单元区CELL5和第二外围电路区PE52。第一外围电路区PE51、单元区CELL5和第二外围电路区PE52可以分别具有与参考图5A和图5B描述的第一外围电路区PE1、单元区CELL和第二外围电路区PE2基本相同的配置。然而，半导体器件500的单元区CELL中包括的多条位线BL中的一些位线BL或至少一条位线BL可以通过接触结构CTS52连接到位于第一外围电路区PE51中的下部电路CT1，而其他位线BL可以以与参考图5B描述的方式类似的方式连接到位于第二外围电路区PE52中的上部电路CT2。
例如，半导体器件500的单元区CELL5可以包括位于存储单元区MEC中的导电板110上的绝缘结构520、穿过绝缘结构520并且沿竖直方向(Z方向)延伸的接触插塞526、以及位于与多个第一上部布线层174相同的水平高度处的连接布线层574。接触插塞526和连接布线层574可以构成或对应于接触结构CTS52，接触结构CTS52被配置为将位线BL连接到位于第一外围电路区PE1中的下部电路CT1。绝缘结构520可以穿过构成栅堆叠GS的多条栅极线130和多个绝缘膜156，并且在存储单元区MEC上沿竖直方向(Z方向)延伸。在一些示例实施例中，绝缘结构520可以包括氧化硅膜。在一些示例实施例中，绝缘结构520可以具有多层结构，其中多个氧化硅膜和多个氮化硅膜一个接一个交替地堆叠。绝缘结构520的上表面可以由中间绝缘膜187覆盖。还可以以与被配置为围绕位于连接区CON上的贯通电极区域TA的坝结构DM类似的方式提供被配置为围绕绝缘结构520的坝结构(未示出)。绝缘结构520可以在横向方向上与多条栅极线130隔开，其中坝结构在绝缘结构520与多条栅极线130之间。
接触插塞526可以穿过绝缘结构520、导电板110和单元衬底102并且延伸到第一外围电路区PE51中。接触插塞526的侧壁可以由绝缘插塞525围绕。接触插塞526的上端可以连接到位于与多个第一上部布线层174相同的水平高度处的连接布线层574，而接触插塞526的下端可以连接到第一外围电路区PE51中包括的下部导线218。接触插塞526的部分区域可以由第一外围电路区PE51中的第一层间绝缘膜219围绕。接触插塞526可以包括钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或其组合。绝缘插塞525可以包括氮化硅膜、氧化硅膜或其组合。
根据参考图8描述的半导体器件500，在单元区CELL5中，多条栅极线130可以包括连接到第一外围电路区PE51中包括的一个下部电路CT1的栅极线130和连接到第二外围电路区PE52中包括的一个上部电路CT2的栅极线130。此外，多条位线BL可以包括连接到第一外围电路区PE51中包括的另一个下部电路CT1的位线BL和连接到第二外围电路区PE52中包括的另一个上部电路CT2的位线BL。因此，即使当增加单元区CELL5中的栅极线130的堆叠数量以改进半导体器件500的集成密度并且增加位线BL的数量时，也可以改进半导体器件500中的布线设计的自由度并且可以获得有利于高集成密度和/或减小的平面尺寸的结构。
图9至图11C是根据一些示例实施例的半导体器件600的示图。更具体地，图9是半导体器件600的单元区CELL6中包括的多个存储单元块(例如，BLK_A和BLK_B)的平面视图。图10A示出了图9所示的多个存储单元块(例如，BLK_A和BLK_B)中的第一存储单元块BLK_A的部分区域中的组件的平面布局，图10B是第一存储单元块BLK_A的部分区域中的组件的截面视图。图11A示出了图9所示的多个存储单元块(例如，BLK_A和BLK_B)中的第二存储单元块BLK_B的部分区域中的组件的平面布局，图11B是第二存储单元块BLK_B的部分区域中的组件的截面视图，图11C是第二存储单元块BLK_B的另一部分区域中的组件的截面视图。
在图9至图11C中，相同的附图标记用于表示与图5A和图5B中的元件相同的元件，并且将省略对其的重复描述。
参照图9至图11C，半导体器件600的单元区CELL6可以包括多个存储单元块(例如，BLK_A和BLK_B)，其包括具有不同结构的第一存储单元块BLK_A和第二存储单元块BLK_B。该多个存储单元块(例如，BLK_A和BLK_B)可以被包括在参考图2描述的多个存储单元块BLK1、BLK2、……和BLKp中。
如图10A和图10B所示，第一存储单元块BLK_A可以包括第一单元区CELL6A，其是单元区CELL6的一部分。在图10B中，第一单元区CELL6A上的存储单元区MEC的配置可以对应于沿图10A的线A1-A1’截取的截面配置，连接区CON上的存储单元区MEC的配置可以对应于沿图10A的线A2-A2’截取的截面配置。
如图11A和图11C所示，第二存储单元块BLK_B可以包括第二单元区CELL6B，其是单元区CELL6的另一部分。在图11B中，存储单元区MEC上的第二单元区CELL6B的配置可以对应于沿图11A的线A1-A1’截取的截面配置，连接区CON上的第二单元区CELL6B的配置可以对应于沿图11A的线A2-A2’截取的截面配置。在图11C中，存储单元区MEC上的第二单元区CELL6B的配置可以对应于沿图11A的线A1-A1’截取的截面配置，连接区CON上的第二单元区CELL6B的配置可以对应于沿图11A的线A3-A3’截取的截面配置。
图10A和图10B所示的第一单元区CELL6A可以具有与参考图5A和图5B描述的半导体器件100的单元区CELL基本相同的配置。然而，多个第一接触结构CTS61可以位于半导体器件600的第一单元区CELL6A中的多个导电焊盘区112上。第一单元区CELL6A中包括的多条栅极线130中的每条栅极线可以通过导电焊盘区112和第一接触结构CTS61连接到第二外围电路区PE2中包括的上部电路CT2。第一单元区CELL6A中包括的多条栅极线130中的每条栅极线可以通过导电焊盘区112、第一接触结构CTS61、布线层ML、布线结构MS和接合结构BS连接到第二外围电路区PE2中包括的上部电路CT2。对多个第一接触结构CTS61的详细描述可以与参考图5B给出的对第一接触结构CTS1的详细描述相同。
如图10A所示，与图5A所示的单元区CELL类似，限定贯通电极区域TA的坝结构DM可以位于第一单元区CELL6A的连接区CON上。在贯通电极区域TA中，多个贯通电极THV可以穿过图10B所示的连接单元绝缘膜114、多个导电焊盘区112、多个绝缘膜156和导电板110的相应部分区域，并且沿竖直方向(Z方向)延伸。在一些示例实施例中，贯通电极区域TA中的多个贯通电极THV中的每个贯通电极可以不连接到导电焊盘区112。
图11A至图11C所示的第二单元区CELL6B可以具有与参考图5A和图5B描述的半导体器件100的单元区CELL基本相同的配置。然而，多个第二接触结构CTS62可以位于半导体器件600的第二单元区CELL6B中的多个导电焊盘区112上。
如图11A和图11C所示，限定贯通电极区域TA的坝结构DM可以位于第二单元区CELL6B的连接区CON上。坝结构DM和贯通电极区域TA的详细配置与参考图5B描述的详细配置基本相同。在由坝结构DM限定的贯通电极区域TA中，多个第二接触结构CTS62中包括的多个第二接触插塞126B可以沿竖直方向(Z方向)延伸。多个第二接触插塞126B中的每个第二接触插塞可以通过形成在层间绝缘膜195上的布线层ML和连接布线层CML连接到图11A和图11B所示的第一接触插塞126A。
第二单元区CELL6B中包括的多条栅极线130中的每条栅极线可以通过导电焊盘区112和第二接触结构CTS62连接到第一外围电路区PE1中包括的下部电路CT1。第二接触结构CTS62的详细配置可以与参考图5B给出的第二接触结构CTS2的详细配置相同。
虽然图9示出了包括第一单元区CELL6A的第一存储单元块BLK_A和包括第二单元区CELL6B的第二存储单元块BLK_B在第二横向方向(Y方向)上一个接一个交替地布置的配置，但是本发明构思不限于此。例如，半导体器件600可以包括其中连续地布置多个第一存储单元块BLK_A的第一存储单元块组和/或其中连续地布置多个第二存储单元块BLK_B的第二存储单元块组。
根据参考图9至图11C描述的半导体器件600，多条栅极线130中的每条栅极线可以连接到从多个存储单元块(例如，BLK_A和BLK_B)中选择的第一存储单元块BLK_A中的第二外围电路区PE2中包括的上部电路CT2，并且多条栅极线130中的每条栅极线可以连接到从多个存储单元块(例如，BLK_A和BLK_B)中选择的第二存储单元块BLK_B中的第一外围电路区PE1中包括的下部电路CT1。因此，即使当增加单元区CELL6中的栅极线130的堆叠数量以改进半导体器件600的集成密度时，也可以改进半导体器件600中的布线设计的自由度和/或可以获得有利于高集成密度和减小的平面尺寸的结构。
图12是根据一些示例实施例的包括半导体器件1100的电子系统1000的示意图。
参照图12，根据一些示例实施例，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是或可以包括：包含至少一个半导体器件1100的存储器件或包含该存储器件的电子设备。例如，电子系统1000可以是或可以包括以下至少一个：包含至少一个半导体器件1100的固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以是或可以包括非易失性存储器件。例如，半导体器件1100可以是包括上面参考图1至图11C描述的半导体器件10、100、400、500和600的结构中的至少一个的NAND闪存器件。半导体器件1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。在一些示例实施例中，第一结构1100F可以在第二结构1100S旁边。第一结构1100F可以是或可以包括：包含解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以包括存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、多条字线WL、第一栅极上部线和第二栅极上部线(例如，UL1和UL2)、第一栅极下部线和第二栅极下部线(例如，LL1和LL2)以及位于位线BL与公共源极线CSL之间的多个存储单元串CSTR。
在第二结构1100S中，多个存储单元串CSTR中的每个存储单元串可以包括与公共源极线CSL相邻的下部晶体管LT1和LT2、与位线BL相邻的上部晶体管UT1和UT2、以及下部晶体管LT1和LT2与上部晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据一些示例实施例，可以对下部晶体管(例如，LT1和LT2)的数量和上部晶体管(例如，UT1和UT2)的数量进行各种修改。
在一些示例实施例中，上部晶体管UT1和UT2可以包括串选择晶体管，下部晶体管LT1和LT2可以包括地选择晶体管。多条栅极下部线(例如，LL1和LL2)可以分别是下部晶体管LT1和LT2的栅电极。字线WL可以是或对应于存储单元晶体管MCT的栅电极，栅极上部线UL1和UL2可以是上部晶体管UT1和UT2的栅电极。
公共源极线CSL、多条栅极下部线(例如，LL1和LL2)、多条字线WL以及多条栅极上部线(例如，UL1和UL2)可以通过第一结构1100F中的延伸到第二结构1100S的多个第一连接布线层1115电连接到解码器电路1110。多条位线BL可以通过第一结构1100F中的延伸到第二结构1100S的多个第二连接布线层1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
半导体器件1100可以通过电连接到逻辑电路1130的I/O焊盘1101与控制器1200通信。I/O焊盘1101可以通过第一结构1100F中的延伸到第二结构1100S的I/O连接布线层1135电连接到逻辑电路130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(或I/F)1230。在一些示例实施例中，电子系统1000可以包括多个半导体器件1100。在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括在控制器1200中的电子系统1000的所有操作。处理器1210可以根据预定固件来操作，控制NAND控制器1220，并且访问半导体器件1100。NAND控制器1220可以包括NAND I/F 1221，其被配置为处理与半导体器件1100的通信。可以通过NANDI/F 1221传输用于控制半导体器件1100的控制命令、要写入到半导体器件1100的多个存储单元晶体管MCT的数据和要从半导体器件1100的多个存储单元晶体管MCT读取的数据。主机I/F 1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机I/F 1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令控制半导体器件1100。
图13是根据一些示例实施例的包括半导体器件的电子系统2000的示意性透视图。
参照图13，根据一些示例实施例，电子系统2000可以包括主衬底2001、以及安装在主衬底2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(DRAM)2004。半导体封装2003和DRAM 2004可以通过形成在主衬底2001中的多个布线图案2005连接到控制器2002。
主衬底2001可以包括连接器2006，连接器2006包括与外部主机组合的多个引脚。连接器2006中的引脚的数量和/或布置可以取决于电子系统2000与外部主机之间的通信接口。在一些示例实施例中，电子系统2000可以根据诸如USB、外围组件快速互连(PCI-E)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-PHY等的任何一个接口与外部主机通信。在一些示例实施例中，电子系统2000可以由于通过连接器2006从外部主机供应的电力而操作。电子系统2000还可以包括电力管理集成电路(PMIC)，其被配置为在控制器2002与半导体封装2003之间划分从外部主机供应的电力。
控制器2002可以将数据写入到半导体封装2003或从半导体封装2003中读取数据，并且增加电子系统2000的操作速度。
DRAM 2004可以是或可以对应于被配置为减小作为数据存储空间的半导体封装2003与外部主机之间的速度差的缓冲存储器。电子系统2000中包括的DRAM 2004可以作为一种高速缓冲存储器操作，并且在对半导体封装2003的控制操作期间提供用于临时存储数据的空间。当DRAM 2004被包括在电子系统2000中时，除了被配置为控制半导体封装2003的NAND控制器之外，控制器2002还可以包括被配置为控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括包含多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的多个半导体芯片2200、多个半导体芯片2200中的每个半导体芯片的下表面上的粘合层2300、被配置为将多个半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的多个半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以包括包含多个封装上部焊盘2130的印刷电路板(PCB)。多个半导体芯片2200中的每个半导体芯片可以包括I/O焊盘2210。I/O焊盘2210可以对应于图12的I/O焊盘1101。多个半导体芯片2200中的每个半导体芯片可以包括多个栅堆叠3210和多个沟道结构3220。多个半导体芯片2200中的每个半导体芯片可以包括参考图1至图11C描述的半导体器件10、100、400、500和600中的至少一个。
在一些示例实施例中，连接结构2400可以是被配置为将I/O焊盘2210电连接到封装上部焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过使用接合线技术彼此电连接，并且电连接到封装衬底2100的封装上部焊盘2130。在一些示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过包括TSV的连接结构而不是用于接合线技术的连接结构2400彼此电连接。
在一些示例实施例中，控制器2002和多个半导体芯片2200可以被包括在一个封装中。在一些示例实施例中，控制器2002和多个半导体芯片2200可以安装在不同于主衬底2001的附加插入衬底上，并且控制器2002可以通过形成在插入衬底中的布线连接到多个半导体芯片2200。
图14是根据一些示例实施例的半导体封装2003的示意性截面视图。图14示意性地示出了沿图13的线II-II’截取的半导体封装2003的配置。
参照图14，在半导体封装2003中，封装衬底2100可以是PCB。封装衬底2100可以包括封装衬底主体单元2120、位于封装衬底主体单元2120的上表面上的多个封装上部焊盘(参考图13中的2130)、位于封装衬底主体单元2120的下表面上或在封装衬底主体单元2120的下表面处暴露的多个下部焊盘2125、以及被配置为在封装衬底主体单元2120中将多个上部焊盘2130电连接到多个下部焊盘2125的多条内部布线2135。如图13所示，多个上部焊盘2130可以电连接到多个连接结构2400。如图14所示，多个下部焊盘2125可以通过多个导电连接单元2800连接到图13所示的电子系统2000的主衬底2001上的多个布线图案2005。
多个半导体芯片2200中的每个半导体芯片可以包括在竖直方向上顺序地堆叠并且沿竖直方向彼此重叠的第一外围电路区3110、单元区3200和第二外围电路区3120。在一些示例实施例中，第一外围电路区3110、单元区3200和第二外围电路区3120可以分别具有与参考图5A和图5B描述的第一外围电路区PE1、单元区CELL和第二外围电路区PE2基本相同的配置。然而，本发明构思不限于此。例如，多个半导体芯片2200中的每个半导体芯片可以包括参考图1至图11C描述的半导体器件10、100、400、500和600的结构中的至少一个。
图15A至图15G是根据一些示例实施例的制造半导体器件的方法的工艺顺序的截面视图。在一些示例实施例中，将以制造图5A和图5B所示的半导体器件100的方法作为示例描述。在图15A至图15G中，根据工艺顺序，存储单元区MEC上的单元区CELL的配置可以对应于沿图5A的线A1-A1’截取的截面部分的配置，并且根据工艺顺序，连接区CON上的单元区CELL的配置可以对应于沿图5A的线A2-A2’截取的截面部分的配置。
参照图15A，可以形成包括第一外围电路衬底212和多个下部电路CT1的第一外围电路区PE1。多个下部电路CT1可以包括多个第一晶体管TR1、多个下部导电插塞216和多条下部导线218。
可以在第一外围电路区PE1上形成单元衬底102和导电板110，并且绝缘插塞104可以形成为穿过单元衬底102和导电板110中的每一个的部分区域。
参照图15B，可以在导电板110和多个绝缘插塞104上一个接一个交替地堆叠多个绝缘膜156和多个牺牲绝缘膜PL。多个牺牲绝缘膜PL可以包括氮化硅膜。多个牺牲绝缘膜PL中的每个牺牲绝缘膜可以确保用于在后续工艺期间形成栅堆叠(参考图15D中的GS)的空间，并且填充由坝结构DM限定的贯通电极区域TA的一部分。
参照图15C，可以在单元衬底102的连接区CON上去除多个绝缘膜156和多个牺牲绝缘膜PL中的每一个的一部分，使得多个绝缘膜156和多个牺牲绝缘膜PL形成台阶结构STP。此后，连接单元绝缘膜114可以形成为覆盖台阶结构STP。连接单元绝缘膜114可以形成为覆盖导电板110的上表面和多个绝缘插塞104中的与焊盘接合区PA相邻的绝缘插塞104的上表面。
可以在单元衬底102的存储单元区MEC上形成多个沟道孔180H，以穿过多个绝缘膜156和多个牺牲绝缘膜PL并且沿竖直方向(Z方向)延伸。可以在多个沟道孔180H中的每个沟道孔内形成栅极介电膜182、沟道区184和掩埋绝缘膜186，以形成多个沟道孔填充结构。
此后，可以在存储单元区MEC、连接区CON和焊盘接合区PA上形成中间绝缘膜187，以覆盖多个沟道孔填充结构、台阶结构STP和连接单元绝缘膜114。可以在中间绝缘膜187中形成多个接触孔187H以暴露多个沟道孔填充结构的上表面，并且可以在多个接触孔187H内形成多个漏极区188以形成沟道结构180。中间绝缘膜187可以形成为具有平坦的上表面。
参照图15D，可以在图15C的所得结构中形成多个字线切割区(参考图5A中的WLC)和用于形成坝结构DM的坝孔。这里，多个字线切割区可以穿过多个绝缘膜156和多个牺牲绝缘膜PL。此后，可以形成坝结构DM以填充坝孔。然后，由于多个字线切割区WLC，多个牺牲绝缘膜PL可以由多条栅极线130和多个导电焊盘区112代替。在这种情况下，贯通电极区域TA中的多个牺牲绝缘膜PL的部分可以被坝结构DM保护并且保持不被去除。保留在贯通电极区域TA中的多个绝缘膜156和多个牺牲绝缘膜PL可以构成绝缘岛INS。
在一些示例实施例中，为了用多条栅极线130代替多个牺牲绝缘膜(参考图15C中的PL)，可以选择性地去除通过多个字线切割区(参考图5A中的WLC)暴露的多个牺牲绝缘膜(参考图15C中的PL)，因此可以提供多个绝缘膜156之间的空的空间。可以用导电材料填充空的空间以形成多条栅极线130和多个导电焊盘区112。
此后，如图5A所示，可以用字线切割结构192填充多个字线切割区WLC中的每个字线切割区的内部。
可以在多个沟道结构180、坝结构DM和中间绝缘膜187上形成上部绝缘膜193。此后，可以在存储单元区MEC上形成多个位线接触焊盘194以穿过上部绝缘膜193并且连接到多个沟道结构180。连接单元绝缘膜114、中间绝缘膜187和上部绝缘膜193可以构成绝缘结构。
可以使用掩模图案(未示出)作为蚀刻掩模各向异性地蚀刻绝缘结构的部分区域，因此可以在连接区CON和焊盘接合区PA中的每一个上形成多个接触孔。形成在连接区CON上的多个接触孔中的一些可以暴露多个导电焊盘区112。形成在连接区CON上的多个接触孔中的其他接触孔可以穿过位于贯通电极区域TA中的绝缘结构、绝缘岛INS和绝缘插塞104以及第一外围电路区PE1中的第一层间绝缘膜219的部分，并且暴露下部导线218。
形成在焊盘接合区PA上的多个接触孔中的一些可以暴露导电板110，而所述多个接触孔中的其他接触孔可以暴露第一外围电路区PE1的下部导线218。
然后，可以在连接区CON上的多个接触孔内形成多个绝缘插塞115、多个接触插塞116、多个第一接触插塞126A和多个第二接触插塞126B，以形成多个第一接触结构CTS1和多个第二接触结构CTS2。此外，可以在焊盘接合区PA的多个接触孔内形成多个公共源极线接触插塞162和连接接触插塞164。
可以在存储单元区MEC、连接区CON和焊盘接合区PA上形成层间绝缘膜195。此后，可以在存储单元区MEC上形成多条位线BL以穿过层间绝缘膜195的部分区域并且连接到多个位线接触焊盘194。可以在连接区CON上形成多个布线层ML以穿过层间绝缘膜195的部分区域并且连接到多个接触插塞116、多个第一接触插塞126A和多个第二接触插塞126B。可以在焊盘接合区PA上形成布线层172以穿过层间绝缘膜195的部分区域并且连接到多个公共源极线接触插塞162和连接接触插塞164。填充焊盘接合区PA上的导电图案和与导电图案相邻的绝缘插塞104之间的空间的绝缘膜可以留作层间绝缘膜160。
参照图15E，可以在图15D的所得结构上形成多个第一上部布线层174和多个连接布线层CML。第一接触插塞126A和第二接触插塞126B可以通过连接布线层CML彼此连接。可以同时形成多个第一上部布线层174和多个连接布线层CML。多个连接布线层CML和多个第一上部布线层174可以通过层间绝缘膜150A彼此绝缘。填充焊盘接合区PA上的导电图案和与导电图案相邻的绝缘插塞104之间的空间的绝缘膜可以留作层间绝缘膜160。
参照图15F，在图15E的所得结构中，可以在多个第一上部布线层174上形成多个第二上部布线层176，并且可以在第二上部布线层176上形成多个第一接合金属焊盘178。多个第二上部布线层176可以通过层间绝缘膜150彼此绝缘，并且多个第一接合金属焊盘178也可以通过层间绝缘膜150彼此绝缘。填充焊盘接合区PA上的导电图案和与导电图案相邻的绝缘插塞104之间的空间的绝缘膜可以留作层间绝缘膜160。
参照图15G，可以形成图5B所示的第二外围电路区PE2。第二外围电路区PE2可以包括第二外围电路衬底222和多个上部电路CT2。多个上部电路CT2可以包括多个第二晶体管TR2、多个上部导电插塞226、多条上部导线228和多个第二接合金属焊盘278。
可以在包括第一外围电路区PE1和单元区CELL的堆叠结构(即，图15F的所得结构)上布置第二外围电路区PE2以沿竖直方向(Z方向)与该堆叠结构重叠。此后，可以将单元区CELL中包括的多个第一接合金属焊盘178接合到第二外围电路区PE2中包括的多个第二接合金属焊盘278。
在一些示例实施例中，通过沿箭头730的方向向包括单元区CELL的结构施加压力，可以在没有单独的粘合层的情况下将多个第一接合金属焊盘178直接接合到多个第二接合金属焊盘278。例如，通过在彼此面对的状态下沿彼此接近的方向向多个第一接合金属焊盘178和多个第二接合金属焊盘278施加压力，可以在原子水平上将多个第一接合金属焊盘178接合到多个第二接合金属焊盘278以形成接合结构(参考图5B中的BS)。在一些示例实施例中，在将多个第一接合金属焊盘178接合到多个第二接合金属焊盘278之前，为了增强多个第一接合金属焊盘178和多个第二接合金属焊盘278之间的接合强度，可以进一步执行用氢等离子体处理单元区CELL的暴露多个第一接合金属焊盘178的表面和第二外围电路区PE2的暴露多个第二接合金属焊盘278的表面的工艺。在一些示例实施例中，可以在将多个第一接合金属焊盘178接合到多个第二接合金属焊盘278的工艺之前执行形成第二外围电路区PE2中包括的一些组件的工艺，例如形成外围电路绝缘膜290以覆盖第二外围电路衬底222的下表面的工艺、形成穿过第二外围电路衬底222的绝缘间隔件292和I/O接触插塞294的工艺、以及形成I/O焊盘296的工艺。在一些示例实施例中，可以在将多个第一接合金属焊盘178接合到多个第二接合金属焊盘278的工艺之后执行形成外围电路绝缘膜290的工艺、形成绝缘间隔件292和I/O接触插塞294的工艺、以及形成I/O焊盘296的工艺。
以上公开的任何元件可以包括处理电路或在处理电路中实现，处理电路例如是包括逻辑电路的硬件；硬件/软件组合，例如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经参考图15A至图15G描述了制造/制作图5A和图5B所示的半导体器件100的方法，但是应理解，可以通过在本发明构思的范围内应用各种修改和改变来制造/制作图7至图11C所示的半导体器件400、500和600以及具有各种结构的半导体器件。
虽然已经参考本发明构思的一些示例实施例具体示出和描述了本发明构思，但是应理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
第一外围电路区，包括多个下部电路；
第二外围电路区，在竖直方向上与所述第一外围电路区隔开，所述第二外围电路区包括多个上部电路；以及
单元区，包括多条字线，所述单元区在所述竖直方向上在所述第一外围电路区与所述第二外围电路区之间，
其中，所述多条字线包括连接到从所述多个下部电路中选择的第一下部电路的第一字线和连接到从所述多个上部电路中选择的第一上部电路的第二字线。
2.根据权利要求1所述的半导体器件，其中，所述单元区还包括第一接合金属焊盘，
所述第二外围电路区还包括第二接合金属焊盘，并且
所述第二字线通过包括所述第一接合金属焊盘和所述第二接合金属焊盘的接合结构连接到所述第一上部电路。
3.根据权利要求1所述的半导体器件，其中，所述单元区还包括单元衬底，所述单元衬底在所述多条字线与所述第一外围电路区之间，并且
所述第一字线通过穿过所述单元衬底的接触插塞连接到所述第一下部电路。
4.根据权利要求1所述的半导体器件，其中，所述第一外围电路区包括多个第一晶体管，
所述第二外围电路区包括多个第二晶体管，并且
所述多个第一晶体管中的每个第一晶体管的操作电压不同于所述多个第二晶体管中的每个第二晶体管的操作电压。
5.根据权利要求1所述的半导体器件，其中，所述单元区还包括多条位线，所述多条位线在所述多条字线与所述第二外围电路区之间，并且
所述多条位线包括连接到从所述多个下部电路中选择的第二下部电路的第一位线和连接到从所述多个上部电路中选择的第二上部电路的第二位线。
6.根据权利要求1所述的半导体器件，其中，所述单元区包括第一存储单元块和第二存储单元块，所述第一存储单元块包括第一结构，所述第二存储单元块包括不同于所述第一结构的第二结构，所述第一结构在横向方向上与所述第二结构隔开，
所述第一存储单元块包括第一栅堆叠，所述第一栅堆叠包括连接到从所述多个下部电路中选择的至少一个下部电路的至少一条第一栅极线，并且
所述第二存储单元块包括第二栅堆叠，所述第二栅堆叠包括连接到从所述多个上部电路中选择的至少一个上部电路的至少一条第二栅极线。
7.根据权利要求1所述的半导体器件，其中，所述单元区还包括多个存储单元块和多个第一接合金属焊盘，
所述多个存储单元块中的每个存储单元块包括包含多条栅极线的栅堆叠，
所述第二外围电路区还包括多个第二接合金属焊盘，
从所述多个存储单元块中选择的第一存储单元块中包括的多条栅极线中的每条栅极线通过包括穿过所述多条栅极线中的至少一条栅极线的接触插塞的接触结构连接到所述第一外围电路区，并且
从所述多个存储单元块中选择的第二存储单元块中包括的多条栅极线中的每条栅极线通过包括所述多个第一接合金属焊盘和所述多个第二接合金属焊盘的多个接合结构连接到所述第二外围电路区。
8.根据权利要求1所述的半导体器件，其中，所述单元区包括：
导电板，在所述第一外围电路区与所述多条字线之间；以及
公共源极线接触插塞，在所述竖直方向上从所述导电板朝向所述第二外围电路区延伸，所述公共源极线接触插塞连接到从所述多个上部电路中选择的一个上部电路。
9.根据权利要求1所述的半导体器件，其中，所述单元区还包括连接接触插塞，所述连接接触插塞在横向方向上与所述多条字线隔开的位置处沿所述竖直方向延伸，
所述连接接触插塞的一端连接到从所述多个上部电路中选择的一个上部电路，并且所述连接接触插塞的另一端延伸到所述第一外围电路区中并且连接到从所述多个下部电路中选择的一个下部电路。
10.一种半导体器件，包括：
第一外围电路区，包括第一外围电路衬底、多个下部电路和多条下部导线；
单元区，包括所述第一外围电路区上的单元衬底、所述单元衬底上的多条栅极线、连接到所述多条栅极线的多个导电焊盘区、以及多个第一接合金属焊盘；以及
第二外围电路区，与所述第一外围电路区隔开，所述单元区在所述第一外围电路区与所述第二外围电路区之间，所述第二外围电路区包括(A)第二外围电路衬底、(B)多个上部电路、(C)多条上部导线、以及(D)接合到所述多个第一接合金属焊盘的多个第二接合金属焊盘，
其中，所述多条栅极线包括(A)连接到从所述多个下部电路中选择的第一下部电路的第一栅极线、以及(B)连接到从所述多个上部电路中选择的第一上部电路的第二栅极线。
11.根据权利要求10所述的半导体器件，其中，所述单元区还包括在竖直方向上从第一导电焊盘区朝向所述第二外围电路区延伸的接触插塞，所述第一导电焊盘区是从所述多个导电焊盘区中选择的，并且
所述第二栅极线通过所述第一导电焊盘区、所述接触插塞和从所述多个第一接合金属焊盘中选择的一个第一接合金属焊盘连接到从所述多条上部导线中选择的第一上部导线。
12.根据权利要求10所述的半导体器件，其中，所述单元区包括穿过所述单元衬底并且延伸到所述第一外围电路区中的第二接触结构，并且
所述第一栅极线通过所述第二接触结构连接到第一下部导线，所述第一下部导线是从所述多条下部导线中选择的。
13.根据权利要求10所述的半导体器件，其中，所述单元区包括第一接触结构和第二接触结构，
所述第一接触结构包括在竖直方向上从第一导电焊盘区朝向所述第二外围电路区延伸的接触插塞，所述第一导电焊盘区是从所述多个导电焊盘区中选择的，并且
所述第二接触结构包括第一接触插塞和第二接触插塞，所述第一接触插塞在所述竖直方向上从第二导电焊盘区朝向所述第二外围电路区延伸，所述第二导电焊盘区是从所述多个导电焊盘区中选择的，所述第二接触插塞穿过所述多个导电焊盘区中的至少一个导电焊盘区和所述单元衬底并且沿所述竖直方向延伸，所述第二接触插塞连接到从所述多条下部导线中选择的第一下部导线，
其中，所述第一栅极线通过所述第二导电焊盘区和所述第二接触结构连接到第一下部导线，所述第一下部导线是从所述多条下部导线中选择的，
所述第二栅极线通过所述第一导电焊盘区、所述接触插塞和从所述多个第一接合金属焊盘中选择的一个第一接合金属焊盘连接到第一上部导线，并且
所述第一上部导线是从所述多条上部导线中选择的。
14.根据权利要求10所述的半导体器件，其中，所述单元区还包括多条位线，所述多条位线在所述多条栅极线与所述第二外围电路区之间，
其中，所述多条位线包括：
第一位线，通过接触插塞连接到从所述多个下部电路中选择的第二下部电路，所述接触插塞穿过所述多条栅极线和所述单元衬底并且延伸到所述第一外围电路区；以及
第二位线，通过从所述多个第一接合金属焊盘中选择的一个第一接合金属焊盘连接到从所述多个上部电路中选择的第二上部电路。
15.根据权利要求10所述的半导体器件，其中，所述单元区还包括：
导电板，在所述单元衬底与所述多条栅极线之间；以及
公共源极线接触插塞，在竖直方向上从所述导电板朝向所述第二外围电路区延伸，
其中，所述公共源极线接触插塞通过从所述多个第一接合金属焊盘中选择的一个第一接合金属焊盘连接到从所述多个上部电路中选择的一个上部电路。
16.根据权利要求10所述的半导体器件，其中，所述单元区还包括连接接触插塞，所述连接接触插塞在横向方向上与所述单元衬底隔开的位置处沿竖直方向延伸，
所述连接接触插塞的一端连接到从所述多个上部电路中选择的一个上部电路，并且所述连接接触插塞的另一端延伸到所述第一外围电路区中并且连接到从所述多个下部电路中选择的一个下部电路。
17.根据权利要求10所述的半导体器件，其中，所述单元区包括第一存储单元块和第二存储单元块，所述第二存储单元块具有不同于所述第一存储单元块的结构并且在横向方向上与所述第一存储单元块隔开，
所述第一存储单元块包括包含所述第一栅极线的第一栅堆叠，并且
所述第二存储单元块包括包含所述第二栅极线的第二栅堆叠。
18.根据权利要求10所述的半导体器件，其中，所述第一外围电路区和所述第二外围电路区中的一个包括多个低压晶体管，所述低压晶体管的操作电压是从约0.5V至约10V的范围内选择的，并且
所述第一外围电路区和所述第二外围电路区中的另一个包括多个高压晶体管，所述高压晶体管的操作电压高于约10V。
19.一种电子系统，包括：
主衬底；
半导体器件，在所述主衬底上；以及
控制器电路，电连接到所述主衬底上的所述半导体器件，
其中，所述半导体器件包括：
第一外围电路区，包括多个下部电路；
第二外围电路区，在竖直方向上与所述第一外围电路区隔开，所述第二外围电路区包括多个上部电路；以及
单元区，包括多条字线，所述单元区在所述竖直方向上在所述第一外围电路区与所述第二外围电路区之间，
其中，所述多条字线包括连接到从所述多个下部电路中选择的第一下部电路的第一字线和连接到从所述多个上部电路中选择的第一上部电路的第二字线。
20.根据权利要求19所述的电子系统，其中，所述主衬底还包括布线图案，所述布线图案被配置为将所述半导体器件电连接到所述控制器电路，并且
所述半导体器件包括：
多个第一接合金属焊盘，在所述单元区中，以及
多个第二接合金属焊盘，在所述第二外围电路区中，
其中，所述第二字线通过包括所述第一接合金属焊盘和所述第二接合金属焊盘的接合结构连接到所述第一上部电路，并且
所述第一字线通过被布置成穿过所述多条字线中的至少一条字线的接触插塞连接到所述第一下部电路。
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