CN117241586A - 半导体存储器装置和电子系统 - Google Patents

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Abstract

根据本公开的一些实现方式，一种半导体存储器装置包括：半导体层，所述半导体层包括第一面和第二面，所述第二面在从所述第一面到所述第二面的向上指向的第一方向上与所述第一面相反；源结构，所述源结构包括：板，所述板设置在所述半导体层的所述第二面上；以及插塞，所述插塞从所述板延伸穿过所述半导体层；多个栅电极，所述多个栅电极设置在所述半导体层的所述第一面上并且按顺序彼此堆叠；以及通道结构，所述通道结构延伸穿过所述多个栅电极并且设置在所述插塞上，其中所述通道结构电连接到所述源结构。

Description

半导体存储器装置和电子系统
相关申请的交叉引用
本申请要求于2022年6月14日在韩国知识产权局提交的韩国专利申请号10-2022-0072400的优先权，该专利申请的内容全文以引用方式并入本文。
背景
技术领域
本公开涉及半导体存储器装置和包括该半导体存储器装置的电子系统。
相关技术的描述
由于电子系统需要能够在其中存储大容量的数据的半导体存储器装置，因此正在研究用于增大半导体存储器装置的数据存储容量的方案。已经提出了包括以三维方式布置的存储器单元而不是以二维方式布置的存储器单元的半导体存储器装置作为用于增大半导体存储器装置的数据存储容量的方案之一。
发明内容
本公开的技术目的是提供一种具有提高的产品可靠性的半导体存储器装置。
本公开的另一技术目的是提供一种包括具有提高的产品可靠性的半导体存储器装置的电子系统。
根据本公开的目的不限于上述目的。根据本公开的未提及的其他目的和优点可以基于以下描述来理解，并且可以基于根据本公开的实现方式更清楚地理解。此外，将容易理解，根据本公开的目的和优点可以使用权利要求及其组合中所示的手段来实现。
根据本公开的一些实现方式，一种半导体存储器装置包括：半导体层，所述半导体层包括第一面和第二面，所述第二面在从所述第一面到所述第二面的向上指向的第一方向上与所述第一面相反；源结构，所述源结构包括：板，所述板设置在所述半导体层的所述第二面上；以及插塞，所述插塞从所述板延伸穿过所述半导体层；多个栅电极，所述多个栅电极设置在所述半导体层的所述第一面上并且按顺序彼此堆叠；以及通道结构，所述通道结构延伸穿过所述多个栅电极并且设置在所述插塞上，其中所述通道结构电连接到所述源结构。
根据本公开的一些实现方式，一种半导体存储器装置包括：源结构；多个栅电极，所述多个栅电极设置在所述源结构上并且按顺序彼此堆叠；通道结构，所述通道结构延伸穿过所述多个栅电极并且电连接到所述源结构；虚置通道结构，所述虚置通道结构延伸穿过所述多个栅电极；以及字线切割结构，所述字线切割结构被布置为切割所述多个栅电极，其中所述虚置通道结构和所述字线切割结构中的每一者沿着平行于所述多个栅电极的延伸方向的方向与所述源结构间隔开，并且其中在从所述多个栅电极朝向所述源结构的向上指向的第一方向上，所述虚置通道结构的顶面和所述字线切割结构的顶面中的每一者的竖直度不同于所述通道结构的顶面的竖直度。
根据本公开的一些实现方式，一种半导体存储器装置包括：外围电路结构；以及单元结构，所述单元结构堆叠在所述外围电路结构上，其中所述单元结构包括：半导体层，所述半导体层包括面向所述外围电路结构的第一面以及第二面，所述第二面在从所述第一面到所述第二面的向上指向的第一方向上与所述第一面相反；源结构，所述源结构包括：板，所述板设置在所述半导体层的所述第二面上；以及插塞，所述插塞从所述板延伸穿过所述半导体层；模制结构，所述模制结构设置在所述半导体层的所述第一面上，所述模制结构包括按顺序彼此堆叠的多个栅电极；通道结构，所述通道结构延伸穿过所述多个栅电极并且电连接到所述源结构；位线，所述位线设置在所述外围电路结构与所述模制结构之间，并且电连接到所述通道结构；多个单元触点，所述多个单元触点设置在所述模制结构上，其中所述多个单元触点中的每一者电连接到所述多个栅电极中的至少一者；字线切割结构，所述字线切割结构延伸穿过所述模制结构并且切割所述多个栅电极；以及虚置通道结构，所述虚置通道结构延伸穿过所述模制结构，其中所述模制结构、所述多个单元触点和所述字线切割结构中的每一者沿着平行于所述半导体层的所述第一面的方向经由所述半导体层与所述源结构的所述板间隔开，并且其中所述通道结构设置在所述插塞上。
根据本公开的一些实现方式，一种电子系统包括：主基板；半导体存储器装置，所述半导体存储器装置设置在所述主基板上，其中所述半导体存储器装置包括外围电路结构和堆叠在所述外围电路结构上的单元结构；以及控制器，所述控制器设置在所述主基板上并且电连接到所述半导体存储器装置，其中所述单元结构包括：基础层，所述基础层包括第一面和第二面，所述第二面在从所述第一面到所述第二面的向上指向的第一方向上与所述第一面相反；源结构，所述源结构包括延伸穿过所述基础层的插塞；多个栅电极，所述多个栅电极设置在所述基础层的所述第一面上并且按顺序堆叠在彼此的顶部上；通道结构，所述通道结构设置在所述插塞上并且延伸穿过所述多个栅电极，其中所述通道结构电连接到所述源结构；虚置通道结构，所述虚置通道结构设置在所述基础层上并且延伸穿过所述多个栅电极；以及字线切割结构，所述字线切割结构设置在所述基础层上并且切割所述多个栅电极，其中在所述第一方向上，所述虚置通道结构的顶面和所述字线切割结构的顶面中的每一者的竖直度不同于所述通道结构的顶面的竖直度。
其他实现方式的具体细节包括在详细描述和附图中。
附图说明
通过参考附图详细描述本公开的实现方式，本公开的上述和其他方面和特征将变得更加显而易见，在附图中：
图1是用于示出根据一些实现方式的非易失性存储器装置的说明性框图；
图2是用于示出根据一些实现方式的非易失性存储器装置的说明性电路图；
图3是用于示出根据一些实现方式的半导体存储器装置的示意布局图；
图4是沿图3中的A-A'截取的横截面视图；
图5是用于示出图4的P区域的放大视图；
图6是用于示出根据一些实现方式的半导体存储器装置的图；
图7是用于示出图6的P区域的放大视图；
图8至图13是用于示出根据一些实现方式的半导体存储器装置的图；
图14至图23是用于示出根据一些实现方式的用于制造半导体存储器装置的方法的对应于中间步骤的中间结构的横截面视图；
图24至图27是用于示出根据一些实现方式的用于制造半导体存储器装置的方法的对应于中间步骤的中间结构的横截面视图；
图28至图34是用于示出根据一些实现方式的用于制造半导体存储器装置的方法的对应于中间步骤的中间结构的横截面视图；
图35至图41是用于示出根据一些实现方式的用于制造半导体存储器装置的方法的对应于中间步骤的中间结构的横截面视图；
图42是用于示出根据一些实现方式的电子系统的说明性框图；
图43是用于示出根据一些实现方式的电子系统的说明性透视图；并且
图44是沿图43的I-I截取的示意性横截面视图。
具体实施方式
在下文中，将参考附图详细地描述本公开的实现方式。相同的附图标记用于附图中的相同部件，并且省略其重复的描述。
图1是用于示出根据一些实现方式的非易失性存储器装置的说明性框图。
参考图1，根据一些实现方式的半导体存储器装置10包括存储器单元阵列20和外围电路30。
存储器单元阵列20可以包括多个存储器单元块BLK1至BLKn。存储器单元块BLK1至BLKn中的每一者可以包括多个存储器单元。存储器单元阵列20可以经由位线BL、字线WL11至WL1n和WL21至WL2n、至少一个串选择线SSL以及至少一个地选择线GSL连接到外围电路30。具体地，存储器单元块BLK1至BLKn可以经由字线WL11至WL1n和WL21至WL2n、串选择线SSL和地选择线GSL连接到行解码器33。此外，存储器单元块BLK1至BLKn可以经由位线BL连接到分页缓冲器35。
外围电路30可以接收从外部装置到半导体存储器装置10的地址ADDR、命令CMD和控制信号CTRL，并且可以从外部装置向半导体存储器装置10发射和接收数据DATA。外围电路30可以包括控制逻辑37、行解码器33和分页缓冲器35。尽管未示出，但外围电路30还可以包括各种子电路，诸如输入/输出电路、用于生成半导体存储器装置10的操作的各种电压的电压生成电路，以及用于校正从存储器单元阵列20读取的数据DATA的错误的错误校正电路。
控制逻辑37可以连接到行解码器33、输入/输出电路和电压生成电路。控制逻辑37可以控制半导体存储器装置10的整体操作。控制逻辑37可以响应于控制信号CTRL而生成在半导体存储器装置10中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作的存储器操作时，控制逻辑37可以调整供应到字线WL11至WL1n和WL21至WL2n以及位线BL的电压的电压电平。
行解码器33可以响应于地址ADDR而选择多个存储器单元块BLK1至BLKn中的至少一者，并且可以选择所选择的至少一个存储器单元块BLK1至BLKn的至少一个字线WL11至WL1n和WL21至WL2n、至少一个串选择行SSL以及至少一个地选择线GSL。此外，行解码器33可以将用于执行存储器操作的电压传输到所选择的至少一个存储器单元块BLK1至BLKn的字线WL11至WL1n和WL21至WL2n。
分页缓冲器35可以经由位线BL连接到存储器单元阵列20。分页缓冲器35可以作为写入驱动器或读出放大器操作。具体地，当执行编程操作时，分页缓冲器35作为写入驱动器操作以基于要存储在存储器单元阵列20中的数据DATA向位线BL施加电压。另一方面，当执行读取操作时，分页缓冲器35可以作为读出放大器操作以检测存储在存储器单元阵列20中的数据DATA。
图2是用于示出根据一些实现方式的非易失性存储器装置的说明性电路图。
参考图2，根据一些实现方式的非易失性存储器装置的存储器单元阵列(图1中的20)包括公共源线CSL、多个位线B和多个单元串CSTR。
公共源线CSL可以在第一方向X上延伸。在一些实现方式中，多个公共源线CSL可以二维地布置。例如，多个公共源线CSL可以在沿第一方向X延伸时彼此间隔开。可以向公共源线CSL电施加相同的电压。在一些实现方式中，可以向公共源线CSL单独地施加不同的电压。
多个位线BL可以二维地布置。例如，位线BL可以彼此间隔开并且在与第一方向X相交的第二方向Y上延伸。多个单元串CSTR可以与位线BL中的每一者并联连接。单元串CSTR可以共同连接到公共源线CSL。也即，多个单元串CSTR可以设置在位线BL与公共源线CSL之间。
单元串CSTR中的每一者可以包括连接到公共源线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST，以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。存储器单元晶体管MCT中的每一者可以包括数据存储元件。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以在第三方向Z上彼此串联连接。根据本公开，第一方向X、第二方向Y和第三方向Z可以基本上彼此垂直。
公共源线CSL可以通常连接到地选择晶体管GST的源极。此外，地选择晶体管GST、多个字线WL11至WL1n和WL21至WL2n以及串选择线SSL可以设置在公共源线CSL与位线BL之间。地选择线GSL可以充当地选择晶体管GST的栅电极。字线WL11至WL1n和WL21至WL2n可以分别用作存储器单元晶体管MCT的栅电极。串选择线SSL可以充当串选择晶体管SST的栅电极。
在一些实现方式中，擦除控制晶体管ECT可以设置在公共源线CSL与地选择晶体管GST之间和/或在源选择晶体管SST与位线BL之间。例如，擦除控制晶体管ECT可以连接到公共源线CSL和地选择晶体管GST并设置在它们之间，而公共源线CSL可以通常连接到擦除控制晶体管ECT的源极。此外，擦除控制线ECL可以设置在公共源线CSL与地选择线GSL之间。擦除控制线ECL可以充当擦除控制晶体管ECT的栅电极。擦除控制晶体管ECT可以生成栅诱导漏极泄漏(GIDL)以执行存储器单元阵列的擦除操作。
图3是用于示出根据一些实现方式的半导体存储器装置的示意布局图。图4是沿图3中的A-A'截取的横截面视图。图5是用于示出图4的区域P的放大视图。
参考图3至图5，根据一些实现方式的半导体存储器装置可以包括单元结构CELL和在单元结构CELL上的外围电路结构PERI。
单元结构CELL可以包括半导体层101、源结构105、第一绝缘层106、模制结构MS1和MS2、层间绝缘膜142和144、通道结构CH、虚置通道结构DCH、字线切割结构WLC、位线BL、单元触点150、输入/输出触点170、第一输入/输出垫195、输入/输出过孔370以及第一粘结金属190。
半导体层101可以包括彼此相反的第一面101a和第二面101b。在第三方向(图3的Z)上，第一面101a可以是底面并且第二面101b可以是顶面。在一些实现方式中，半导体层101可以包含掺杂有杂质的多晶硅和未掺杂杂质的多晶硅中的一者。半导体层101可以被称为基础层。
半导体存储器装置可以包括第一区域R1、第二区域R2和第三区域R3。
包括多个存储器单元的存储器单元阵列(图1中的20)可以形成在第一区域R1中。例如，下面将描述的通道结构CH、栅电极GSL、WL11至WL1n、WL21至WL2n和SSL以及位线BL等可以设置在第一区域R1中。存储器单元阵列可以设置在半导体层101的第一面101a上。
第二区域R2可以限定在第一区域R1周围。例如，在平面图中，第二区域R2可以包围第一区域R1。在第二区域R2中，下面将描述的栅电极GSL、WL11至WL1n、WL21至WL2n以及SSL可以以逐步方式堆叠。下面将描述的单元触点150和虚置通道结构DCH可以设置在第二区域R2中。
第三区域R3可以限定在第二区域R2外部。例如，在平面图中，第三区域R3可以包围第二区域R2。下面将描述的输入/输出触点170可以设置在第三区域R3中。
源结构105可以包括插塞103和板104。
插塞103可以延伸穿过半导体层101。半导体层101可以包括从第一面101a延伸到第二面101b的沟槽101t。沟槽101t的宽度可以随着沟槽延伸远离第一面101a而减小。这可能是因为用于形成沟槽101t的蚀刻过程的特性。插塞103可以填充沟槽101t。因此，插塞103的宽度可以随着插塞延伸远离第一面101a而减小。沿着半导体层101的第一面101a的插塞103的宽度可以等于或大于沿着半导体层101的第一面101a的通道结构CH的宽度。
在一些实现方式中，每个沟槽101t可以以与每个通道结构CH对应的方式形成。通道结构CH可以分别设置在插塞103上，而同时彼此间隔开。
在一些实现方式，源结构105可以不接触栅电极GSL、WL11至WL1n、WL21至WL2n以及SSL，例如，可以与栅电极电隔离。在第三方向Z上的插塞103的最底面103_LS可以与半导体层101的第一面101a共面。
板104可以连接到插塞103并且设置在半导体层101的第二面101b上。板104可以沿着半导体层101的第二面101b延伸。在一些实现方式中，板104可以沿着第一区域R1、第二区域R2和第三区域R3设置。板104可以覆盖半导体层101的第二面101b。在一些实现方式中，板104可以仅设置在第一区域R1中，或者板104可以设置在第一区域R1和第二区域R2中。
第一绝缘层106可以设置在源结构105上。第一绝缘层106可以设置在源结构105的板104上。
模制结构MS1和MS2可以设置在半导体层101的第一面101a上。模制结构MS1和MS2可以包括多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL，以及堆叠在半导体层101上的多个模制绝缘膜112和114。栅电极GSL、WL11至WL1n、WL21至WL2n和SSL中的每一者以及模制绝缘膜112和114中的每一者可以具有以与半导体层101的第一面101a平行的方式延伸的层状结构。栅电极GSL、WL11至WL1n、WL21至WL2n和SSL可以按顺序堆叠在半导体层101上，而同时经由模制绝缘膜112和114彼此间隔开。在一些实现方式中，可以省略擦除控制线ECL，并且栅电极GSL、WL11至WL1n、WL21至WL2n和SSL中的栅电极GSL可以最靠近半导体层101的第一面101a。
在一些实现方式中，模制结构MS1和MS2可以包括按顺序堆叠在半导体层101上的第一模制结构MS1和第二模制结构MS2。
第一模制结构MS1可以包括在设置于半导体层101的第一面101a上时交替地叠加在彼此的顶部上的第一栅电极GSL和WL11至WL1n以及第一模制绝缘膜112。在一些实现方式中，第一栅电极GSL以及WL11至WL1n可以包括按顺序堆叠在半导体层101上的地选择线GSL和多个第一字线WL11至WL1n。地选择线GSL和第一字线WL11至WL1n的数量和布置仅仅是示例并且不限于此。
第二模制结构MS2可以包括在设置于第一模制结构MS1上时交替地叠加在彼此的顶部上的第二栅电极WL21至WL2n和SSL以及第二模制绝缘膜114。在一些实现方式中，第二栅电极WL21至WL2n和SSL可以包括按顺序堆叠在第一模制结构MS1上的多个第二字线WL21至WL2n和串选择线SSL。第二字线WL21至WL2n和串选择线SSL的数量和布置仅仅是示例并且不限于此。
栅电极GSL、WL11至WL1n、WL21至WL2n和SSL中的每一者可以包括导电材料，例如，诸如钨(W)、钴(Co)、镍(Ni)的金属，或诸如硅的半导体材料。然而，本公开不限于此。
模制绝缘膜112和114中的每一者可以包括绝缘材料，例如，氧化硅、氮化硅或氧氮化硅中的至少一者。然而，本公开不限于此。
层间绝缘膜142和144可以形成在半导体层101的第一面101a上，以便相应地覆盖模制结构MS1和MS2。在一些实现方式中，层间绝缘膜142和144可以包括按顺序堆叠在半导体层101上的第一层间绝缘膜142和第二层间绝缘膜144。第一层间绝缘膜142可以覆盖第一模制结构MS1，并且第二层间绝缘膜144可以覆盖第二模制结构MS2。层间绝缘膜142和144中的每一者可以包括例如氧化硅、氧氮化硅或介电常数低于氧化硅的低k材料。然而，本公开不限于此。
通道结构CH可以设置在半导体层101的第一面101a上并且在第一区域R1中。通道结构CH可以在与半导体层101的第一面101a相交的竖直方向(在下文中，第三方向Z)上延伸，并且可以延伸穿过模制结构MS1和MS2。例如，通道结构CH可以具有在第三方向Z上延伸的柱形状(例如，圆柱形状)。因此，通道结构CH可以与多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL相交。
通道结构CH可以包括一部分，该部分的宽度随着该部分朝向半导体层101的第一面101a延伸而减小。在一些实现方式中，在平行于半导体层101的第一面101a的方向上，通道结构CH可以具有在第一模制结构MS1与第二模制结构MS2之间的弯曲部分，例如，其中通道结构CH的一个或多个层水平地延伸的部分。通道结构CH可以具有在第一模制结构MS1中的第一部分，该第一部分的宽度随着第一部分朝向半导体层101的第一面101a延伸而减小，和/或可以具有在第二模制结构MS2中的第二部分，该第二部分的宽度随着第二部分朝向半导体层101的第一面101a延伸而减小。这可能是因为用于形成通道结构CH的蚀刻过程的特性。
通道结构CH可以包括通道膜130和信息存储膜132。
通道膜130可以在第三方向Z上延伸并且延伸穿过模制结构MS1和MS2。尽管示出了通道膜130具有杯子的形状(例如，限定内部区域的外部的渐缩或非渐缩形状)，但这仅仅是示例。例如，通道膜130可以具有各种形状，诸如圆柱形状、矩形圆柱形状和实心柱形状。通道膜130可以包含但不限于半导体材料，诸如单晶硅、多晶硅、有机半导体和碳纳米结构。通道膜130可以充当构成存储器单元阵列(图2和图1中的20)的晶体管(例如，图2中的擦除控制晶体管ECT、地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST)的通道。
在一些实现方式中，通道结构CH的一部分可以设置在半导体层101的沟槽101t内。通道结构CH可以设置在源结构105的插塞103上。通道结构CH可以延伸穿过插塞103的一部分。例如，通道膜130的一端可以嵌入在插塞103中。在第三方向Z上的通道结构CH的最顶面可以是在第三方向Z上的通道膜130的顶面130_US。在第三方向Z上的通道膜130的顶面130_US可以设置在插塞103中。通道膜130的顶面130_US可以设置在半导体层101的第一面101a与第二面101b之间。通道膜130的顶面130_US和通道膜130的侧面的至少一部分可以接触插塞103。通道膜130的布置可以改进与插塞103的接触(例如，提供增加的接触区域)以减少接触电阻。
在一些实现方式中，通道结构CH的最顶面130_US的竖直度可以不同于虚置通道结构DCH在第三方向Z上的顶面DCH_US、单元触点150在第三方向Z上的顶面150_US和字线切割结构WLC的顶面WLC_US中的一者、一些或全部。在第三方向Z上，通道结构CH的最顶面130_US的竖直度可以低于虚置通道结构DCH的顶面DCH_US、单元触点150的顶面150_US和字线切割结构WLC的顶面WLC_US中的一者、一些或全部。与虚置通道结构DCH的顶面DCH_US、单元触点150的顶面150_US和字线切割结构WLC的顶面WLC_US中的一者、一些或全部可能的情况相比，通道结构CH的最顶面130_US可以更靠近半导体层101的第一面101a。在一个示例中，虚置通道结构DCH的顶面DCH_US、单元触点150的顶面150_US和字线切割结构WLC的顶面WLC_US可以基本上彼此共面。然而，本公开不限于此。
信息存储膜132可以插置在通道膜130与栅电极GSL、WL11至WL1n、WL21至WL2n和SSL中的每一者之间。例如，信息存储膜132可以沿着通道膜130的外面延伸。在一些实现方式中，在第三方向Z上的信息存储膜132的顶面可以与半导体层101的第一面101a共面。
信息存储膜132可以包括例如氧化硅、氮化硅、氧氮化硅或介电常数高于氧化硅的高介电常数(高k)材料的至少一者。高介电常数材料可以包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪或它们的组合中的至少一者。
在一些实现方式中，信息存储膜132可以体现为多层。例如，信息存储膜132可以包括按顺序堆叠在通道膜130的外侧面上的隧道绝缘膜132a、电荷存储膜132b和遮挡绝缘膜132c。
隧道绝缘膜132a可以包括例如氧化硅或介电常数高于氧化硅的高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储膜132b可以包括例如氮化硅。遮挡绝缘膜132c可以包括例如氧化硅或介电常数高于氧化硅的高介电常数材料(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
在一些实现方式中，通道结构CH还可以包括填充图案134。填充图案134可以形成为填充由杯形通道膜130限定的内部空间。填充图案134可以包括绝缘材料，例如，氧化硅。然而，本公开不限于此。
在一些实现方式中，通道结构CH还可以包括通道垫136。通道垫136可以形成为连接到通道膜130的另一端。通道垫136可以包含例如掺杂有杂质的多晶硅。然而，本公开不限于此。
在一些实现方式中，多个通道结构CH可以以之字形方式布置。例如，多个通道结构CH可以在第一方向X和第二方向Y的每个上以交错方式布置。以之字形方式布置的多个通道结构CH可以改进半导体存储器结构的集成。通道结构CH的数量和布置仅仅是示例，并且不限于此。在一些实现方式中，多个通道结构CH可以以蜂窝的形式布置。
虚置通道结构DCH可以在第三方向Z上延伸，并且延伸穿过层间绝缘层142和144以及模制结构MS1和MS2。不同于通道结构CH，虚置通道结构DCH不充当晶体管的通道。例如，虚置通道结构DCH可以不连接到下面将描述的位线BL。虚置通道结构DCH可以以与通道结构CH类似的形式形成，使得施加到模制结构MS1和MS2的应力可以在第二区域R2中减少。虚置通道结构DCH可以用作物理地支撑以台阶方式堆叠的栅电极GSL、WL1至WLn、WL2至WL2n和SSL的柱(例如，支撑件)。虚置通道结构DCH可以包括例如绝缘材料。在一些实现方式中，虚置通道结构DCH可以包括与通道结构CH相同的膜，但可以不连接到位线BL。
在一些实现方式中，虚置通道结构DCH的顶面DCH_US可以设置在半导体层101中。虚置通道结构DCH的顶面DCH_US可以设置在半导体层101的第一面101a与第二面101b之间。
字线切割结构WLC可以二维地布置在由第一方向X和第二方向Y限定的平面中。例如，字线切割结构WLC可以在第一方向X上延伸，并且可以沿着第二方向Y上布置且彼此间隔开。
字线切割结构WLC可以设置在半导体层101上。字线切割结构WLC可以经由半导体层101与源结构105的板104间隔开。在一些实现方式中，字线切割结构WLC的顶面WLC_US可以设置在半导体层101中。字线切割结构WLC的顶面WLC_US可以设置在半导体层101的第一面101a与第二面101b之间。
模制结构MS1和MS2中的每一者可以经由字线切割结构WLC分成多个存储器单元块。例如，字线切割结构WLC可以将模制结构MS1和MS2的部分与模制结构MS1和MS2的其他部分电隔离，以限定多个存储器单元块。字线切割结构WLC可以包括但不限于绝缘材料，例如，氧化硅、氮化硅或氮氧化硅中的至少一者。
位线BL可以形成在模制结构MS1和MS2上。位线BL可以与字线切割结构WLC相交。例如，位线BL可以在第二方向Y上延伸，并且可以在第一方向X上布置且彼此间隔开。
位线BL可以连接到沿着第二方向Y布置的多个通道结构CH。例如，连接到通道垫136的位线触点160可以设置在第二层间绝缘膜144中。位线BL可以经由位线触点160电连接到通道结构CH。
单元触点150可以设置在半导体层101上。单元触点150可以经由半导体层101与源结构105的板104间隔开。单元触点150可以在第三方向Z上延伸，并且延伸穿过层间绝缘层142和144以及模制结构MS1和MS2。单元触点150可以包括一部分，该部分的宽度随着该部分朝向半导体层101的第一面101a延伸而减小。在一些实现方式中，单元触点150可以具有在第一模制结构MS1与第二模制结构MS2之间的弯曲部分。单元触点150可以具有在第一模制结构MS1中的第一部分，该第一部分的宽度随着第一部分朝向半导体层101的第一面101a延伸而减小，以及在第二模制结构MS2中的第二部分，该第二部分的宽度随着第二部分朝向半导体层101的第一面101a延伸而减小。这可能是因为用于形成单元触点150的蚀刻过程的特性。
在一些实现方式中，单元触点150的顶面150_US可以设置在半导体层101中。单元触点150的顶面150_US可以设置在半导体层101的第一面101a与第二面101b之间。
单元触点150可以电连接到第二区域R2中的栅电极ECL、GSL、WL1至WLn和SSL中的一者、一些或全部。单元触点150可以与以台阶方式堆叠的栅电极GSL、WL1至WLn、WL2至WL2n和SSL之中的在第三方向Z上的最低栅电极接触。例如，单元触点150可以与最低栅电极的侧壁接触。作为模制结构MS1和MS2的最低层的栅电极SSL可以与第二层间绝缘膜144接触。
单元触点150可以包括多个单元触点150，每个单元触点150电连接到栅电极ECL、GSL、WL1至WLN和SSL中的至少一者。例如，每个单元触点150可以通过在模制结构MS1和MS2中的不同的相应高度处提供第一间隔膜153的缺位来电连接到栅电极中的相应一者，不同的相应高度对应于不同的栅电极。
单元触点150可以包括第一间隔膜153和第一填充膜154。第一填充膜154可以延伸穿过层间绝缘层142和144以及模制结构MS1和MS2。第一间隔膜153可以在第三方向Z上沿着第一填充膜154的侧面及其顶面延伸。第一间隔膜153可以不插置在彼此接触的栅电极GSL、WL1至WLn、WL2至WL2n和SSL与单元触点150的部分之间，以允许在栅电极与单元触点150之间进行导电。例如，第一间隔膜153可以包括绝缘材料，而第一填充膜154可以包括导电材料。
在一些实现方式中，与栅电极GSL、WL1至WLn、WL2至WL2n和SSL接触的单元触点150的一部分可以从单元触点150的侧壁突出。与单元触点150接触的栅电极的一部分的侧壁的厚度可以大于不与单元触点150接触的栅电极的一部分的侧壁的厚度。然而，本公开的技术范围不限于此。
单元触点150可以经由第一触点155电连接到位线BL。第一触点155可以包括导电材料。第一触点155可以包括例如钨(W)或铜(Cu)。然而，本公开不限于此。
输入/输出触点170可以设置在半导体层101上。输入/输出触点170可以经由半导体层101与源结构105的板104间隔开。输入/输出触点170可以在第三方向Z上延伸并且可以延伸穿过层间绝缘膜142和144，以便电连接到下面将描述的第一输入/输出垫195。输入/输出触点170可以包括一部分，该部分的宽度随着该部分朝向半导体层101的第一面101a延伸而减小。在一些实现方式中，输入/输出触点170可以具有在第一模制结构MS1与第二模制结构MS2之间的弯曲部分。输入/输出触点170可以具有在第一模制结构MS1中的第一部分，该第一部分的宽度随着第一部分朝向半导体层101的第一面101a延伸而减小，以及在第二模制结构MS2中的第二部分，该第二部分的宽度随着第二部分朝向半导体层101的第一面101a延伸而减小。这可能是因为用于形成输入/输出触点170的蚀刻过程的特性。
输入/输出触点170可以包括第二间隔膜173和第二填充膜174。第二填充膜174可以延伸穿过层间绝缘层142和144以及模制结构MS1和MS2。第二间隔膜173可以在第三方向Z上沿着第二填充膜174的侧面及其顶面延伸。例如，第二间隔膜173可以包括绝缘材料，并且第二填充膜174可以包括导电材料。
输入/输出触点170可以经由第二触点175电连接到位线BL。第二触点175可以包括导电材料。第二触点175可以包括例如钨(W)或铜(Cu)。然而，本公开不限于此。
第一输入/输出垫195可以形成在半导体层101的第二面101b上。例如，形成在半导体层101的第二面101b上的第一输入/输出垫195可以设置在覆盖源结构105的第一绝缘层106上。第一输入/输出垫195可以经由输入/输出过孔370电连接到输入/输出触点170。第一输入/输出垫195可以经由输入/输出过孔370和输入/输出触点170电连接到外围电路结构PERI。第一输入/输出垫195可以使外部装置和半导体存储器装置彼此电连接。第一输入/输出垫195可以包括但不限于铝(Al)。
在一些实现方式中，输入/输出过孔370可以延伸穿过第一绝缘层106、源结构105的板104和半导体层101。输入/输出过孔370的宽度可以例如随着输入/输出过孔370朝向半导体层101的第一面101a延伸而减小。输入/输出过孔370可以包括第三间隔膜373和第三填充膜374。第三间隔膜373可以沿着第三填充膜374的侧面延伸。第三填充膜374可以接触第二填充膜174。第三填充膜374可以经由第三间隔膜373与源结构105间隔开。例如，第三填充膜374可以延伸穿过第二填充膜174的一部分。然而，本公开不限于此。例如，第二间隔膜173可以包括绝缘材料，并且第三填充膜374可以包括导电材料。
外围电路结构PERI可以包括外围电路基板200、外围电路元件PT、第二绝缘层202、第三层间绝缘膜240、多个布线图案260和275、多个布线触点255和265以及第二粘结金属290。
外围电路基板200可以包括例如半导体基板，诸如硅基板、锗基板或硅-锗基板。在一些实现方式中，外围电路基板200可以体现为绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板等。
外围电路元件PT可以形成在外围电路基板200上。外围电路元件PT可以构成控制半导体存储器装置的操作的外围电路(例如，图1中的30)。例如，外围电路元件PT可以包括控制逻辑(例如，图1中的37)、行解码器(例如，图1中的33)和分页缓冲器(例如，图1中的35)等。在以下描述中，外围电路元件PT设置在其上的外围电路基板200的表面可以被称为外围电路基板200的前面。相反，外围电路基板200与外围电路基板200的前面相反的面可以被称为外围电路基板200的后面。
外围电路元件PT可以包括例如晶体管。然而，本公开不限于此。例如，外围电路元件PT不仅可以包括各种有源元件(诸如晶体管)，而且包括各种无源元件(诸如电容器、电阻器和电感器)。
第二绝缘层202可以设置在外围电路结构200的后面上。第二输入/输出垫295可以设置在第二绝缘层202上。第二输入/输出垫295可以经由第二输入/输出触点270连接到设置在外围电路结构PERI中的外围电路元件PT中的至少一者。外围电路基板200和第二输入/输出垫295可以经由第二绝缘层202彼此间隔开。
第三层间绝缘膜240可以设置在外围电路基板200的前面上。多个布线图案260和275以及多个布线触点255和265可以设置在第三层间绝缘膜240中。第三层间绝缘膜240可以包括绝缘材料。例如，第三层间绝缘膜240可以包括氧化硅、氧氮化硅或介电常数低于氧化硅的低k材料中的至少一者。然而，本公开不限于此。
多个布线图案260和275以及多个布线触点255和265可以彼此电连接。外围电路元件PT和位线BL可以经由多个布线图案260和275以及多个布线触点255和265彼此电连接。多个布线图案260和275以及多个布线触点255和265中的每一者可以包括导电材料。多个布线图案260和275以及多个布线触点255和265中的每一者可以包括但不限于钨(W)或铜(Cu)。
根据一些实现方式的半导体存储器装置可以具有C2C(芯片到芯片)结构。可以通过制造包括第一晶片和在第一晶片上的单元结构CELL的上部芯片且然后制造包括不同于第一晶片的第二晶片和在第二晶片上的外围电路结构PERI的下部芯片并且然后用粘结方案将上部芯片和下部芯片彼此耦合来形成C2C结构。
在一个示例中，粘结方案可以是指将作为上部芯片的最上金属层(在从半导体层101的第二面101b朝向其第一面101a的方向上)的第一粘结金属190和作为下部芯片的最上金属层(在从外围电路基板200的前面到后面的方向上)的第二粘结金属290彼此电连接的方案。例如，当第一粘结金属190和第二粘结金属290中的每一者由铜(Cu)制成时，粘结方案可以是Cu-Cu粘结方案。在一些实现方式中，第一粘结金属190和第二粘结金属290中的每一者可以由铝(Al)或钨(W)制成。
第一粘结金属190可以经由第一粘结触点185连接到位线BL。第二粘结金属290可以经由第二粘结触点285连接到外围电路元件PT。因此，外围电路结构PERI和单元结构CELL可以彼此电连接。
图6是用于示出根据一些实现方式的半导体存储器装置的图。图7是用于示出图6的区域P的放大视图。供参考，图6是沿图3中的A-A'截取的横截面视图。为了便于描述，以下描述是基于与参考图1至图5阐述的那些描述的差异。
参考图6和图7，在根据一些实现方式的半导体存储器装置中，栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的栅电极ECL可以最靠近半导体层101的第一面101a。
源结构105可以与栅电极ECL接触并且可以不接触栅电极GSL。源结构105可以电连接栅电极ECL。例如，插塞103可以延伸到栅电极之中最靠近源结构105的栅电极ECL。插塞103可以从半导体层101的第一面101a延伸到信息存储膜132中。插塞103的至少一部分可以例如在平行于半导体层101的第一面101a的方向上与栅电极ECL重叠。与插塞103的最底面103_LS可能的情况相比，面向半导体层101的第一面101a的栅电极ECL的第三面可以更靠近半导体层101的第一面101a。
图8至图13是用于示出根据一些实现方式的半导体存储器装置的图。供参考，图8至图13是沿图3中的A-A'截取的横截面视图。为了便于描述，以下描述是基于与参考图1至图5阐述的那些描述的差异。
参考图8，根据一些实现方式的半导体存储器装置还可以包括布线197和布线过孔470。布线197可以设置在第一绝缘层106上，而布线过孔470可以设置在第一绝缘层106中。布线197和布线过孔470的数量和布置仅仅是示例，并且不限于此。布线197可以以与例如第一输入/输出垫195的竖直度相同的竖直度形成。例如，布线过孔470的宽度可以随着布线过孔470朝向源结构105延伸而减小。
布线197可以经由布线过孔470电连接到源结构105。布线过孔470可以延伸穿过第一绝缘层106，以便接触源结构105和布线197。也即，布线197和布线过孔470可以充当源触点。布线197和布线过孔470中的每一者可以包括导电材料。电连接到源结构105的布线过孔470被示出为设置在第二区域R2中。然而，本公开不限于此。布线过孔470可以设置在第一区域R1或第三区域R3。
参考图9，在根据一些实现方式的半导体存储器装置中，多个通道结构CH可以设置在一个插塞103上。例如，参考图3，一个插塞103可以设置于在第二方向Y上彼此相邻地的字线切割结构WLC之间。也即，设置于在第二方向Y上彼此相邻的字线切割结构WLC之间的多个通道结构CH可以设置在一个插塞103上。在一些实现方式中，在由第一方向X和第二方向Y限定的平面上具有各种大小或形状的至少一个插塞103可以设置于在第二方向Y上彼此相邻的字线切割结构WLC之间。
参考图10，根据一些实现方式的半导体存储器装置还可以包括源触点180。源触点180可以设置在插塞103上。源触点180可以在第三方向Z上延伸并且可以延伸穿过层间绝缘膜142和144，以便电连接到源结构105。源触点180可以包括一部分，该部分的宽度随着该部分朝向半导体层101的第一面101a延伸而减小。在一些实现方式中，源触点180可以具有在第一模制结构MS1与第二模制结构MS2之间的弯曲部分。源触点180可以具有在第一模制结构MS1中的第一部分，该第一部分的宽度随着第一部分朝向半导体层101的第一面101a延伸而减小，以及在第二模制结构MS2中的第二部分，该第二部分的宽度随着第二部分朝向半导体层101的第一面101a延伸而减小。这可能是因为用于形成源触点180的蚀刻过程的特性。尽管源触点180被示出为设置在第一区域R1中，但源触点180可以设置在第二区域R2或第三区域R3中。
源触点180可以包括第四间隔膜183和第四填充膜184。第四填充膜184可以延伸穿过层间绝缘层142和144以及模制结构MS1和MS2。第四填充膜184可以延伸穿过插塞103的一部分。例如，第四填充膜184的一端可以嵌入在插塞103中。在第三方向Z上的源触点180的最顶面180_US可以是在第三方向Z上的第四填充膜184的顶面，并且源触点180的最顶面180_US可以设置在插塞103中。源触点180的最顶面180_US可以设置在半导体层101的第一面101a与第二面101b之间。源触点180的最顶面180_US和源触点180的侧面的至少一部分可以接触插塞103。与字线切割结构WLC的顶面WLC_US和单元触点150的顶面150_US中的一者或两者可能的情况相比，源触点180的最顶面180_US可以更靠近半导体层101的第一面101a。
第四间隔膜183可以沿着第四填充膜184的侧面的一部分延伸。第四间隔膜183可以不延伸到插塞103中。也即，第四间隔膜183可以不设置在插塞103与第四填充膜184之间。例如，第四间隔膜183可以包括绝缘材料，并且第四填充膜184可以包括导电材料。第四填充膜184可以经由第四间隔膜183与栅电极GSL、WL11至WL1n、WL21至WL2n和SSL间隔开。
参考图11，在根据一些实现方式的半导体存储器装置中，源结构105可以包括彼此相反的第三面105a和第四面105b。存储器单元阵列可以设置在源结构105的第三面105a上。模制结构MS1和MS2可以设置在源结构105的第三面105a上。第一绝缘层106可以设置在源结构105的第四面105b上。
源结构105可以包括从第三面105a延伸到第四面105b的沟槽150t。例如，沟槽150t的宽度可以随着沟槽150t在从第三面105a朝向第四面105b的方向上延伸而减小。蚀刻终止膜102可以填充沟槽150t。因此，蚀刻终止膜102的宽度可以随着蚀刻终止膜102在从第三面105a朝向第四面105b的方向上延伸而减小。
蚀刻终止膜102可以包含例如氧化铝(AlO)、氧化钛(TiN)、氮化钨(WN)、碳氮化硅(SiCN)或掺杂杂质的多晶硅中的至少一者。掺杂杂质的多晶硅可以包含例如碳(C)作为杂质。蚀刻终止膜102可以被称为基础层。
沟槽150t可以暴露字线切割结构WLC的顶面WLC_US、单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US以及输入/输出触点170的顶面的至少一部分。字线切割结构WLC、单元触点150、虚置通道结构DCH和输入/输出触点170可以设置在蚀刻终止膜102上。字线切割结构WLC、单元触点150、虚置通道结构DCH和输入/输出触点170可以延伸穿过蚀刻终止膜102的一部分。例如，字线切割结构WLC、单元触点150、虚置通道结构DCH和输入/输出触点170中的每一者的一端可以嵌入在蚀刻终止膜102中。字线切割结构WLC的顶面WLC_US、单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US以及输入/输出触点170的顶面可以设置在蚀刻终止膜102中。在第三方向Z上，通道结构CH的最顶面130_US可以设置在虚置通道结构DCH的顶面DCH_US、单元触点150的顶面150_US和字线切割结构WLC的顶面WLC_US中的一者、一些或全部的上方。与虚置通道结构DCH的顶面DCH_US、单元触点150的顶面150_US和字线切割结构WLC的顶面WLC_US中的一者、一些或全部可能的情况相比，通道结构CH的最顶面130_US可以更靠近源结构105的第四面105b。字线切割结构WLC的顶面WLC_US、单元触点150的顶面150_US和虚置通道结构DCH的顶面DCH_US可以基本上彼此共面。然而，本公开不限于此。
在一些实现方式中，沟槽150t中的每一者可以以与字线切割结构WLC、单元触点150和输入/输出触点170相对应的方式形成。字线切割结构WLC、单元触点150和输入/输出触点170中的每一者可以设置在彼此间隔开的蚀刻终止膜102中的每一者上。
输入/输出过孔370可以延伸穿过蚀刻终止膜102的一部分，以便将第一输入/输出垫195和输入/输出触点170彼此连接。例如，第三间隔膜373可以沿着第三填充膜374的侧面的一部分延伸，并且可以暴露第三填充膜374的侧面的一部分。因此，第三填充膜374的部分可以接触蚀刻终止膜102。在一些实现方式中，第三间隔膜373可以沿着第三填充膜374的整个侧面延伸。
在参考图12的根据一些实现方式的半导体存储器装置中，与使用图11描述的半导体存储器装置不同，多个单元触点150和虚置通道结构DCH可以设置在一个蚀刻终止膜102上。在一些实现方式中，单元触点150中的至少一些可以设置在一个蚀刻终止膜102上。在一些实现方式中，彼此相邻的单元触点150和虚置通道结构DCH可以设置在一个蚀刻终止膜102上。可以设置在由第一方向X和第二方向Y限定的平面上具有各种大小或形状的至少一个插塞103。
参考图13，与使用图4描述的半导体存储器装置不同，根据一些实现方式的半导体存储器装置可以包括单元基板100而不是半导体层101。单元基板100可以包括彼此相反的第五面100a和第六面100b。第一绝缘层106可以设置在第六面100b上，并且模制结构MS1和MS2可以设置在第五面100a上。单元结构100可以体现为例如硅基板。
图14至图23是用于示出根据一些实现方式的用于制造半导体存储器装置的方法的对应于中间步骤的中间结构的横截面视图。为了便于描述，以下描述是基于与参考图1至图13阐述的那些描述的差异。供参考，图20是图19的Q区域的放大视图，并且图22和图23是图21的Q区域的放大视图。
参考图14，可以提供单元基板100。单元基板100可以体现为硅晶片或另一类型的晶片。半导体层101可以形成在单元基板100上。半导体层101的第二面101b可以接触单元基板100的第五面100a。
蚀刻终止膜102可以形成在半导体层101中。例如，暴露单元基板100的至少一部分的沟槽101t可以形成在半导体层101中，并且可以形成填充沟槽101t的蚀刻终止膜102。蚀刻终止膜102可以由相对于例如下面将描述的第一模制绝缘膜112和第一模制牺牲膜111中的每一者的材料具有蚀刻选择性的材料制成，并且因此可以充当用于形成第一预通道pCH1的蚀刻终止膜。例如，蚀刻终止膜102可以通过一种或多种蚀刻剂比第一模制绝缘膜112和第一模制牺牲膜111中的每一者的材料更慢地蚀刻。蚀刻终止膜102可以在将形成通道结构CH的位置处形成。在一些实现方式中，蚀刻终止膜102中的每一者可以在稍后将形成通道结构CH中的每一者的每个位置处形成。
参考图15，第一预模制件pMS1可以形成在半导体层101上。第一预模制件pMS1可以形成在半导体层101的第一面101a上。第一预模制件pMS1可以包括在设置于半导体层101上时交替地堆叠在彼此顶部上的多个第一模制绝缘膜112和多个第一模制牺牲膜111。第一模制牺牲膜111可以包括相对于第一模制绝缘膜112的材料具有蚀刻选择性的材料。例如，第一模制绝缘膜112可以包括氧化硅膜，并且第一模制牺牲膜111可以包括氮化硅膜。
第二区域R2中的第一预模制件pMS1可以以台阶方式图案化。因此，第二区域R2中的第一预模制件pMS1可以以阶梯式方式堆叠。
覆盖第一预模制件pMS1的第一层间绝缘膜142可以形成在半导体层101的第一面101a上。可以形成在第一区域R1中的延伸穿过第一预模制件pMS1和第一层间绝缘膜142的第一预通道pCH1、在第二区域R2中的延伸穿过第一预模制件pMS1和第一层间绝缘膜142的第一预单元触点151和第一预虚置通道pDCH1，以及在第三区域R3中的延伸穿过第一预模制件pMS1和第一层间绝缘膜142的第一预输入/输出触点171。第一预通道pCH1可以形成在蚀刻终止膜102上。第一预通道pCH1可以延伸穿过蚀刻终止膜102的一部分，并且在从半导体层101的第一面101a朝向其第二面101b的方向上的第一预通道pCH1的底面pCH1_BS可以设置在蚀刻终止膜102中。第一预单元触点151、第一预虚置通道pDCH1和第一预输入/输出触点171可以形成在半导体层101上。
第一预单元触点151、第一预虚置通道pDCH1和第一预输入/输出触点171中的每一者可以延伸穿过半导体层101的一部分。在从半导体层101的第一面101a到其第二面101b的方向上的第一预单元触点151的底面151_BS、第一预虚置通道pDCH1的底面pDCH1_BS和第一预输入/输出触点171的底面171_BS可以设置在半导体层101中，并且与第一预通道pCH1的底面pCH1_BS可能的情况相比，可以更靠近半导体层101的第二面101b。
第一预通道pCH1、第一预单元触点151、第一预虚置通道pDCH1和第一预输入/输出触点171中的每一者可以包括对第一模制牺牲膜111的材料和第一模制绝缘膜112的材料具有蚀刻选择性的材料。例如，第一预通道pCH1、第一预单元触点151、第一预虚置通道pDCH1和第一预输入/输出触点171中的每一者可以包含多晶硅。
第二预模制件pMS2可以形成在第一预模制件pMS1上。第二预模制件pMS2可以包括在设置于第一预模制件pMS1上时交替地堆叠在彼此顶部上的多个第二模制绝缘膜114和多个第二模制牺牲膜113。由于形成第二预模制件pMS2可以类似于形成第一预模制件pMS1，因此下面将省略前者的详细描述。
覆盖第二预模制件pMS2的第二层间绝缘膜144可以形成在第一层间绝缘膜142上。可以形成在第一区域R1中的延伸穿过第二预模制件pMS2和第二层间绝缘膜144的第二预通道pCH2、在第二区域R2中的延伸穿过第二预模制件pMS2和第二层间绝缘膜144的第二预单元触点152和第二预虚置通道pDCH2，以及在第三区域R3中的延伸穿过第二预模制件pMS2和第二层间绝缘膜144的第二预输入/输出触点172。因此，可以形成预通道pCH、预单元触点150'、预虚置通道pDCH和预输入/输出触点170'。形成第二预通道pCH2、第二预单元触点152、第二预虚置通道pDCH2和第二预输入/输出触点172可以分别类似于形成第一预通道pCH1、第一预单元触点151、第一预虚置通道pDCH1和第一预输入/输出触点171。因此下面将省略前者的详细描述。
参考图16，可以形成通道结构CH、单元触点150、虚置通道结构DCH和输入/输出触点170。
例如，可以选择性地移除预通道pCH、预单元触点150'、预虚置通道pDCH和预输入/输出触点170'。可以形成通道结构CH、单元触点150、虚置通道结构DCH和输入/输出触点170，以便分别填充经由移除预通道pCH、预单元触点150'、预虚置通道pDCH和预输入/输出触点170'相应地获得的空间。因此，在从半导体层101的第一面101a到第二面101b的方向上，与通道结构CH的顶面CH_US可能的情况相比，单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US和输入/输出触点170的顶面170_US可以更靠近半导体层101的第二面101b。例如，单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US以及输入/输出触点170的顶面170_US可以基本上彼此共面。然而，本公开不限于此。
参考图17，可以形成字线切割结构WLC。字线切割结构WLC可以在第一方向(图3中的X)上延伸，以便切割第一预模制件pMS1和第二预模制件pMS2。在从半导体层101的第一面101a朝向其第二面101b的方向上，与通道结构CH的顶面CH_US可能的情况相比，字线切割结构WLC的顶面WLC_US可以更靠近半导体层101的第二面101b。字线切割结构WLC的顶面WLC_US可以与单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US和输入/输出触点170的顶面170_US中的至少一者基本上共面。然而，本公开不限于此。
可以形成多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL。例如，可以选择性地移除通过字线切割结构WLC暴露的第一模制牺牲膜111和第二模制牺牲膜113。随后，可以形成栅电极GSL、WL11至WL1n、WL21至WL2n和SSL，以便分别填充经由移除第一模制牺牲膜111和第二模制牺牲膜113相应地获得的空间。因此，可以形成包括多个第一栅电极GSL和WL11至WL1n的第一模制结构MS1以及包括多个第二栅电极WL21至WL2n和SSL的第二模制结构MS2。在已经形成第一模制结构MS1和第二模制结构MS2之后，可以用绝缘材料填充字线切割结构WLC。
参考图18，位线触点160可以形成在通道垫136上。第一触点155可以形成在单元触点150上。第二触点175可以形成在输入/输出触点170上。可以形成位线BL。位线BL可以经由位线触点160电连接到通道垫136，可以经由第一触点155电连接到单元触点150，并且可以经由第二触点175电连接到输入/输出触点170。
可以形成第一粘结触点185和第一粘结金属190。第一粘结金属190可以经由第一粘结触点185电连接到位线BL。
随后，单元结构CELL可以堆叠在外围电路结构PERI上。单元结构CELL可以堆叠在外围电路结构PERI上，使得半导体层101的第一面101a和外围电路基板200的前面面向彼此。第一粘结金属190和第二粘结金属290可以彼此粘结。因此，单元结构CELL可以堆叠在外围电路结构PERI上。
参考图19和图20，可以移除单元基板100。随后，可以移除蚀刻终止膜102以形成沟槽101t。因此，可以暴露通道结构CH的顶面CH_US。具体地，可以暴露通道结构CH的信息存储膜132的一部分。也即，仅暴露通道结构CH的一端，而不暴露字线切割结构WLC、单元触点150、虚置通道结构DCH和输入/输出触点170。
参考图21和图22，可以移除信息存储膜132的暴露部分。因此，可以暴露通道膜130。可以暴露通道膜130的顶面130_US和通道膜130的侧面的至少一部分。此外，可以暴露信息存储膜132的顶面132_US。在一些实现方式中，信息存储膜132的顶面132_US可以与半导体层101的第一面101a基本上共面。
然后，参考图4和图5，源结构105可以形成在半导体层101的第二面101b上。插塞103可以填充沟槽101t，并且板104可以覆盖半导体层101的第二面101b。
随后，第一绝缘层106可以形成在源结构105上。可以形成延伸穿过第一绝缘层106、源结构105和半导体层101的输入/输出过孔370。第一输入/输出垫195可以形成在输入/输出过孔370上。
在一些实现方式中，参考图21和图23，可以移除通过沟槽101t暴露的信息存储膜132的一部分。因此，信息存储膜132的顶面132_US可以设置在半导体层101的第一面101a下方。此外，可以暴露栅电极ECL的至少一部分。
然后，参考图6和图7，源结构105可以形成在半导体层101的第二面101b上。插塞103可以填充沟槽101t，并且板104可以覆盖半导体层101的第二面101b。随后，可以形成第一绝缘层106、输入/输出过孔370和第一输入/输出垫195。
在一个示例中，在移除信息存储膜132的部分以便暴露通道膜130的一端的过程中，不仅可以暴露通道结构CH的一端，而且还暴露字线切割结构WLC的一端、单元触点150的一端、虚置通道结构DCH的一端和输入/输出触点170的一端。在这种情况下，字线切割结构WLC的一端、单元触点150的一端、虚置通道结构DCH的一端和输入/输出触点170的一端中的每一者可以在移除信息存储膜132的部分的过程中至少部分地被移除。例如，在以上过程中，可以移除单元触点150的第一间隔膜153的一部分和/或输入/输出触点170的第二间隔膜173的一部分，并且源结构105可以形成在第一间隔膜153和第二间隔膜173上。就这点而言，由于第一间隔膜153和第二间隔膜173的蚀刻，源结构105与单元触点150的第一填充膜154之间的距离以及源结构105与输入/输出触点170的第二填充膜174之间的距离可以减小。此外，在以上过程中，可以在虚置通道结构DCH的一端和/或字线切割结构WLC的一端处形成孔隙(voi d)，并且可以在孔隙中形成源结构105。因此，源结构105与栅电极GSL、WL11至WL1n、WL21至WL2n和SSL中的每一者之间的距离可以减少。因此，半导体存储器装置中可能会出现缺陷。
然而，在根据本公开的一些实现方式的用于制造半导体存储器结构的一些方法中，可以在仅暴露通道结构CH的一端时执行移除信息存储膜132的部分以便暴露通道膜130的一端的过程。也即，在该过程中，未暴露单元触点150、输入/输出触点170、字线切割结构WLC和虚置通道结构DCH。因此，根据本公开的一些实现方式的用于制造半导体存储器结构的方法可以防止单元触点150、输入/输出触点170、字线切割结构WLC和虚置通道结构DCH被蚀刻，或减少蚀刻量，从而减少半导体存储器装置中出现缺陷。
图24至图27是用于示出根据一些实现方式的用于制造半导体存储器装置的方法的对应于中间步骤的中间结构的横截面视图。为了便于描述，以下描述是基于与参考图1至图23阐述的那些描述的差异。供参考，图24是用于示出在图14之后的步骤的图。
参考图24，蚀刻终止膜102还可以在稍后将形成源触点180的位置处形成。第一预源触点181可以延伸穿过第一预模制件pMS1和第一层间绝缘膜142。第一预源触点181可以形成在蚀刻终止膜102上。第一预源触点181可以延伸穿过蚀刻终止膜102的一部分。在从半导体层101的第一面101a朝向第二面101b的方向上的第一预源触点181的底面181_BS可以设置在终止膜102内。第一预源触点181的底面181_BS可以与第一预通道pCH1的底面pCH1_BS基本上共面。
第二预源触点182可以延伸穿过第二预模制件pMS2和第二层间绝缘膜144。因此，可以形成预源触点180'。
参考图25，还可以形成源触点180。例如，可以选择性地移除预源触点180'。可以形成源触点180以便填充经由选择性地移除预源触点180'而获得的空间。第四填充膜184可以填充由第四间隔膜183限定的沟槽。因此，在从半导体层101的第一面101a到第二面101b的方向上，与通道结构CH的顶面CH_US可能的情况相比，源触点180的顶面180_US可以更靠近半导体层101的第二面101b。例如，源触点180的顶面180_US可以与单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US和输入/输出触点170的顶面170_US中的至少一者基本上共面。然而，本公开不限于此。
参考图26，可以形成多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL以及字线切割结构WLC。单元结构CELL可以堆叠在外围电路结构PERI上。
参考图27，可以移除单元基板100。随后，可以移除蚀刻终止膜102以形成沟槽101t。因此，可以进一步暴露源触点180的一部分。具体地，可以进一步暴露第四间隔膜183的一部分。
随后，可以进一步移除第四间隔膜183的暴露部分。因此，可以暴露第四填充膜184的一部分。可以暴露第四填充膜184的侧面和顶面。第四间隔膜183的顶面可以与半导体层101的第一面101a基本上共面。
随后，参考图10，可以形成源结构105、第一绝缘层106、输入/输出过孔370和第一输入/输出垫195。插塞103可以接触第四填充膜184。
图28至图34是用于示出根据一些实现方式的用于制造半导体存储器装置的方法的对应于中间步骤的中间结构的横截面视图。为了便于描述，以下描述是基于与参考图1至图23阐述的那些描述的差异。供参考，图32是图31的R区域的放大视图，并且图34是图33的R区域的放大视图。
参考图28，蚀刻终止膜102可以形成在半导体层101中。蚀刻终止膜102可以由相对于例如下面将描述的第一模制绝缘膜112和第一模制牺牲膜111中的每一者的材料具有蚀刻选择性的材料制成，并且因此可以充当用于形成第一预通道pCH1的蚀刻终止膜。蚀刻终止膜102可以形成在除了稍后将形成通道结构CH的位置以外的位置处。蚀刻终止膜102可以形成在例如稍后将形成单元触点150、虚置通道结构DCH、字线切割结构WLC和输入/输出触点170中的每一者的位置处。在一些实现方式中，蚀刻终止膜102可以形成在稍后将形成单元触点150、虚置通道结构DCH、字线切割结构WLC和输入/输出触点170中的每一者的位置处。
参考图29，预通道pCH可以形成在半导体层101上。预单元触点150'、预虚置通道pDCH和预输入/输出触点170'中的每一者可以形成在蚀刻终止膜102中的每一者上。
第一预通道pCH1可以延伸穿过半导体层101的一部分。在从半导体层101的第一面101a到第二面101b的方向上的第一预通道pCH1的底面pCH1_BS可以设置在半导体层101中。预单元触点150'、预虚置通道pDCH和预输入/输出触点170'中的每一者可以延伸穿过蚀刻终止膜102中的每一者的一部分。第一预单元触点151的底面151_BS、第一预虚置通道pDCH1的底面pDCH1_BS和第一预输入/输出触点171的底面171_BS可以设置在蚀刻终止膜102中。在从半导体层101的第一面101a到其第二面101b的方向上，与第一预单元触点151的底面151_BS、第一预虚置通道pDCH1的底面pDCH1_BS和第一预输入/输出触点171的底面171_BS可能的情况相比，第一预通道pCH1的底面pCH1_BS可以更靠近半导体层101的第二面101b。
参考图30，可以形成通道结构CH、单元触点150、虚置通道结构DCH和输入/输出触点170。可以形成多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL以及字线切割结构WLC。因此，在从半导体层101的第一面101a到第二面101b的方向上，与单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US、输入/输出触点170的顶面170_US和字线切割结构WLC的顶面WLC_US中的每一者可能的情况相比，通道结构CH的顶面CH_US可以更靠近半导体层101的第二面101b。例如，单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US、输入/输出触点170的顶面170_US以及字线切割结构WLC的顶面WLC_US可以基本上彼此共面。然而，本公开不限于此。
单元结构CELL可以堆叠在外围电路结构PERI上。
参考图31和图32，可以移除单元基板100，并且然后，可以移除半导体层101。因此，可以暴露通道结构CH的一部分。具体地，可以暴露信息存储膜132的一部分。此外，可以暴露在第三方向Z上的第一模制结构MS1的顶面。
参考图33和图34，可以移除信息存储膜132的暴露部分。因此，可以暴露通道膜130。可以暴露通道膜130的顶面130_US和通道膜130的侧面的至少一部分。此外，可以暴露信息存储膜132的顶面132_US。在一些实现方式中，信息存储膜132的顶面132_US可以与半导体层101的第一面101a基本上共面。
然后，参考图11，源结构105可以形成在第一模制结构MS1的顶面上。源结构105可以在设置于第一模制结构MS1上时填充蚀刻终止膜102之间的空间。随后，可以形成第一绝缘层106、输入/输出过孔370和第一输入/输出垫195。
图35至图41是用于示出根据一些实现方式的用于制造半导体存储器装置的方法的对应于中间步骤的中间结构的横截面视图。为了便于描述，以下描述是基于与参考图1至图23阐述的那些描述的差异。供参考，图39是图38的S区域的放大视图，并且图41是图40的S区域的放大视图。
参考图35，可以提供包括彼此相反的第五面100a和第七面100c的单元基板100。
蚀刻终止膜102可以形成在单元基板100中。例如，在已经形成从单元基板100的第五面100a延伸的沟槽100t之后，可以形成蚀刻终止膜102以便填充沟槽100t。在从单元基板100的第七面100c朝向其第五面100a的方向上的沟槽100t的底面可以设置在单元基板100中。
参考图36，第一预模制件pMS1和第二预模制件pMS2可以形成在单元基板100的第五面100a上。预通道pCH可以形成在蚀刻终止膜102上。预单元触点150'、预虚置通道pDCH和预输入/输出触点170'中的每一者可以形成在单元基板100上。
第一预通道pCH1可以延伸穿过单元基板100的一部分。在从单元基板100的第五面100a朝向其第七面100c的方向上的第一预通道pCH1的底面pCH1_BS可以设置在单元基板100中。预单元触点150'、预虚置通道pDCH和预输入/输出触点170'中的每一者可以延伸穿过蚀刻终止膜102的一部分。第一预单元触点151的底面151_BS、第一预虚置通道pDCH1的底面pDCH1_BS和第一预输入/输出触点171的底面171_BS中的每一者可以设置在蚀刻终止膜102中。在从单元基板100的第五面100a朝向其第七面100c的方向上，与第一预通道pCH1的底面pCH1_BS可能的情况相比，第一预单元触点151的底面151_BS、第一预虚置通道pDCH1的底面pDCH1_BS和第一预输入/输出触点171的底面171_BS中的每一者可以更靠近单元基板100的第七面100c。
参考图37，可以形成通道结构CH、单元触点150、虚置通道结构DCH和输入/输出触点170。可以形成多个栅电极GSL、WL11至WL1n、WL21至WL2n和SSL以及字线切割结构WLC。因此，在从单元基板100的第五面100a朝向其第七面100c的方向上，单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US、输入/输出触点170的顶面170_US和字线结构WLC的顶面WLC_US中的每一者与单元基板100的第五面100a之间的间隔可以大于通道结构CH的顶面CH_US与单元基板100的第五面100a之间的间隔。例如，单元触点150的顶面150_US、虚置通道结构DCH的顶面DCH_US、输入/输出触点170的顶面170_US以及字线结构WLC的顶面WLC_US可以基本上彼此共面。然而，本公开不限于此。
单元结构CELL可以堆叠在外围电路结构PERI上。
参考图38和图39，然后，可以蚀刻单元基板100的一部分。可以从单元基板100的第七面100c蚀刻单元基板100。因此，单元基板100可以包括彼此相反的第五面100a和第六面100b。蚀刻终止膜102可以充当在蚀刻单元基板100的过程中的蚀刻终止膜。单元基板100的第六面100b可以暴露蚀刻终止膜102的顶面。例如，单元基板100的第六面100b和蚀刻终止膜102的顶面可以基本上彼此共面。
随后，可以移除蚀刻终止膜102以形成沟槽100t。因此，可以暴露通道结构CH的顶面CH_US。具体地，例如，可以暴露通道结构CH的信息存储膜132的一部分。
参考图40和图41，可以移除信息存储膜132的暴露部分。因此，可以暴露通道膜130。可以暴露通道膜130的顶面130_US和通道膜130的侧面的至少一部分。此外，可以暴露信息存储膜132的顶面132_US。在一些实现方式中，信息存储膜132的顶面132_US可以与单元基板100的第五面100a基本上共面。
然后，参考图13，源结构105可以形成在单元基板100的第六面100b上。插塞103可以填充沟槽100t，并且板104可以覆盖单元基板100的第六面100b。
随后，第一绝缘层106可以形成在源结构105上。可以形成延伸穿过第一绝缘层106、源结构105和半导体层101的输入/输出过孔370。第一输入/输出垫195可以形成在输入/输出过孔370上。
图42是用于示出根据一些实现方式的电子系统的说明性框图。图43是用于示出根据一些实现方式的电子系统的说明性透视图。图44是沿图43的I-I截取的示意性横截面视图。为了便于描述，以下描述是基于与参考图1至图13阐述的那些描述的差异。
参考图42，根据一些实现方式的电子系统1000可以包括半导体存储器装置1100和电连接到半导体存储器装置1100的控制器1200。电子系统1000可以是包括一个或多个半导体装置1100的存储装置或包括该存储装置的电子装置。例如，电子系统1000可以体现为固态驱动装置(SSD)、通用串行总线(USB)、计算系统、医疗装置，或包括一个或多个半导体存储器装置1100的通信装置。
半导体存储器装置1100可以体现为非易失性存储器装置(如NAND闪存存储器装置)。半导体存储器装置1100可以体现为例如上文参考图1至图13描述的半导体装置。半导体存储器装置1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。
第一结构1100F可以是外围电路结构，其包括解码器电路1110(例如，图1的行解码器33)、分页缓冲器1120(例如，图1的分页缓冲器35)和逻辑电路1130(例如，图1的控制逻辑37)。第一结构1100F可以体现为例如上文参考图1至图13描述的外围电路结构PERI。
第二结构1100S可以包括如上文参考图2描述的公共源线CSL、多个位线BL和多个单元串CSTR。单元串CSTR可以经由字线WL、至少一个串选择线SSL和至少一个地选择线GSL连接到解码器电路1110。此外，单元串CSTR可以经由位线BL连接到分页缓冲器1120。第二结构1100S可以体现为例如上文使用图1至图13描述的单元结构CELL。
在一些实现方式中，公共源线CSL和单元串CSTR可以经由从第一结构1100F延伸到第二结构1100S的第一连接布线1115电连接到解码器电路1110。第一连接布线1115可以体现为例如上文使用图1至图13描述的单元触点150。也即，单元触点150可以将栅电极GSL、WL和SSL电连接到解码器电路1110(例如，图1的行解码器33)。
在一些实现方式中，位线BL可以经由第二连接布线1125电连接到分页缓冲器1120。第二连接布线1125可以体现为例如上文参考图1至图13描述的位线触点160。也即，位线触点160可以将位线BL电连接到分页缓冲器1120(例如，图1中的分页缓冲器35)。
半导体存储器装置1100可以经由电连接到逻辑电路1130(例如，图1中的控制逻辑37)的输入/输出垫1101与控制器1200通信。输入/输出垫1101可以经由从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。连接线1135可以体现为例如上文参考图1至图13描述的输入/输出触点结构170。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实现方式中，电子系统1000可以包括多个半导体存储器装置1100。在这种情况下，控制器1200可以控制多个半导体存储器装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于预定义固件进行操作，并且可以控制NAND控制器1220以访问半导体存储器装置1100。NAND控制器1220可以包括处理与半导体存储器装置1100的通信的NAND接口1221。经由NAND接口1221，可以传输用于控制半导体存储器装置1100的命令、要写入半导体存储器装置1100的存储器单元晶体管MCT的数据以及要从半导体存储器装置1100的的存储器单元晶体管MCT读取的数据。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。在经由接口1230接收到来自外部主机的控制命令时，处理器1210可以响应于控制命令而控制半导体存储器装置1100。
参考图43和图44，根据一些实现方式的电子系统可以包括主基板2001、安装在主基板2001上的主控制器2002、至少一个半导体封装2003以及至少一个DRAM2004。半导体封装2003和DRAM2004可以经由形成在主基板2001上的线图案2005连接到主控制器2002。
主基板2001可以包括连接器2006，该连接器包括耦合到外部主机的多个插脚。连接器2006中的多个插脚的数量和布置可以基于电子系统2000与外部主机之间的通信接口而改变。在一些实现方式中，电子系统2000可以使用诸如USB(通用串行总线)、PCI-Express(外围部件互连高速)、SATA(串行高级技术附件)、UFS(通用闪存存储)的M-Phy等接口中的一者与外部主机通信。在一些实现方式中，电子系统2000可以使用经由连接器2006从外部主机供应的电力进行操作。电子系统2000还可以包括用于将从外部主机供应的电力分配到主控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
主控制器2002可以将数据写入半导体封装2003或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
DRAM2004可以用作缓冲存储器以减少作为数据存储空间的半导体封装2003与外部主机的操作速度之间的差异。电子系统2000中包括的DRAM2004可以作为高速缓存存储器进行操作，并且可以提供用于在半导体封装2003的控制操作中暂时地存储数据的空间。当DRAM2004被包括在电子系统2000中时，除了用于控制半导体封装2003的NAND控制器外，主控制器2002还可以包括用于控制DRAM2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一者可以体现为包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一者可以包括封装基板2100、在封装基板2100上的半导体芯片2200、设置在半导体芯片2200中的每一者的底面上的粘合剂层2300、将半导体芯片2200和封装基板2100彼此电连接的连接结构2400，以及设置封装基板2100并覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以体现为包括封装上部垫2130的印刷电路板。每个半导体芯片2200可以包括输入/输出垫2210。在图42中，输入/输出垫2210可以体现为输入/输出垫1101。
在一些实现方式中，连接结构2400可以体现为将输入/输出垫2210和封装上部垫2130彼此电连接的粘结线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一者中，半导体芯片2200可以用粘结线方案彼此电连接，并且可以电连接到封装基板2100的封装上部垫2130。在一些实现方式中，在第一半导体封装2003a和第二半导体封装2003b中的每一者中，半导体芯片2200可以经由包括贯通电极(硅通孔：TSV)的连接结构而不是使用粘结线方案的连接结构2400彼此电连接。
在一些实现方式中，主控制器2002和半导体芯片2200可以被包括在一个封装中。在一些实现方式中，主控制器2002和半导体芯片2200可以安装在与主基板2001不同的单独插置器基板上，并且主控制器2002和半导体芯片2200可以经由形成在插置器基板中的线彼此连接。
在一些实现方式中，封装基板2100可以体现为印刷电路板。封装基板2100可以包括封装基板主体2120、设置在封装基板主体2120的顶面上的封装上部垫、设置在封装基板主体2120的底面上或通过其底面暴露的封装下部垫2125，以及设置在封装基板主体2120中的内部线2135，以便将上部垫2130和下部垫2125彼此电连接。上部垫2130可以电连接到连接结构2400。下部垫2125可以经由如图44所示的导电连接器2800连接到电子系统2000的主基板2001的线图案2005。
在根据一些实现方式的电子系统中，半导体芯片2200中的每一者可以包括如上文使用图1至图13描述的半导体存储器装置。例如，半导体芯片2200中的每一者可以包括如上文使用图1至图13描述的外围电路结构PERI和堆叠在外围电路结构PERI上的单元结构CELL。通过示例，单元结构CELL可以包括如上文使用图1至图13描述的结构107(该结构包括绝缘层106、源结构105和半导体层101)、模制结构MS1和MS2、通道结构CH、位线BL、单元触点150以及字线切割结构WLC。外围电路结构PERI和单元结构CELL可以经由第一粘结金属190和第二粘结金属290彼此粘结。
作为本文参考层和结构使用的术语，“设置在……上”包括但不限于第一元件部分地嵌入在第二元件中/被第二元件包围的布置。例如，当通道结构被描述为“设置在插塞上”时，通道结构可以突出到插塞中，例如，使得通道结构的最顶面设置在插塞中。另外，“设置在……上”或“堆叠在……上”不要求在布置两个元件时的任何特定竖直排序：第一元件和第二元件的给定布置可以等效地被描述为“第一元件设置在第二元件上”和“第二元件设置在第一元件上”。此外，当第一元件被描述为“设置在第二元件上”或“堆叠在第二元件上”时，一个或多个层可以竖直地插置在第一元件与第二元件之间。例如，当多个栅电极被描述为“设置在半导体层上”时，一个或多个层(诸如绝缘层)可以竖直地布置在多个栅电极与半导体层之间。
尽管已经参考附图描述了本公开的实现方式，但本公开不限于以上实现方式，而是可以以各种不同的形式实现。本领域技术人员可以了解，在不改变本公开的技术精神或基本特性的情况下，本公开可以以其他具体形式实践。因此，应了解，如上所述的实现方式不是限制性的，而在所有方面都是说明性的。

Claims (20)

1.一种半导体存储器装置，包括：
半导体层，所述半导体层包括第一面和第二面，所述第二面在从所述第一面到所述第二面的向上指向的第一方向上与所述第一面相反；
源结构，所述源结构包括：
板，所述板设置在所述半导体层的所述第二面上，以及
插塞，所述插塞从所述板延伸穿过所述半导体层；
多个栅电极，所述多个栅电极设置在所述半导体层的所述第一面上并且按顺序彼此堆叠；以及
通道结构，所述通道结构延伸穿过所述多个栅电极并且设置在所述插塞上，其中所述通道结构电连接到所述源结构。
2.根据权利要求1所述的半导体存储器装置，其中所述插塞的宽度随着所述插塞在从所述半导体层的所述第二面朝向所述半导体层的所述第一面的方向上延伸而增加。
3.根据权利要求1所述的半导体存储器装置，其中所述插塞包括第一插塞和第二插塞，所述第一插塞和所述第二插塞沿着平行于所述半导体层的所述第一面的方向彼此间隔开，并且
其中所述通道结构包括设置在所述第一插塞上的第一通道结构和设置在所述第二插塞上的第二通道结构。
4.根据权利要求1所述的半导体存储器装置，其中所述通道结构包括第一通道结构和第二通道结构，所述第一通道结构和所述第二通道结构设置在所述插塞上并且沿着平行于所述半导体层的所述第一面的方向彼此间隔开。
5.根据权利要求1所述的半导体存储器装置，其中在所述第一方向上的所述通道结构的顶面设置在所述插塞中。
6.根据权利要求1所述的半导体存储器装置，其中所述装置还包括字线切割结构，所述字线切割结构延伸穿过所述多个栅电极并且切割所述多个栅电极，并且
其中在所述第一方向上的所述字线切割结构的顶面设置在所述半导体层中。
7.根据权利要求6所述的半导体存储器装置，其中在所述第一方向上的所述字线切割结构的所述顶面比在所述第一方向上的所述通道结构的顶面更靠近所述半导体层的所述第二面。
8.根据权利要求6所述的半导体存储器装置，其中所述字线切割结构沿着平行于所述半导体层的所述第一面的方向与所述源结构间隔开。
9.根据权利要求1所述的半导体存储器装置，其中所述装置还包括单元触点，所述单元触点延伸穿过所述多个栅电极并且电连接到所述多个栅电极中的至少一者，并且
其中在所述第一方向上的所述单元触点的顶面设置在所述半导体层中。
10.根据权利要求9所述的半导体存储器装置，其中在所述第一方向上的所述单元触点的所述顶面比在所述第一方向上的所述通道结构的顶面更靠近所述半导体层的所述第二面。
11.根据权利要求9所述的半导体存储器装置，其中所述单元触点沿着平行于所述半导体层的所述第一面的方向与所述源结构间隔开。
12.根据权利要求1所述的半导体存储器装置，其中所述装置还包括源触点，所述源触点延伸穿过所述多个栅电极并且电连接到所述源结构。
13.根据权利要求12所述的半导体存储器装置，其中在所述第一方向上的所述源触点的顶面设置在所述插塞中。
14.根据权利要求1所述的半导体存储器装置，其中所述多个栅电极之中最靠近所述半导体层的所述第一面的栅电极包括面向所述第一面的第三面，并且
其中所述栅电极的所述第三面比在所述第一方向上的所述插塞的最底面更靠近所述半导体的所述第一面。
15.根据权利要求1所述的半导体存储器装置，其中所述通道结构包括一部分，其中所述部分的宽度随着所述部分在从所述半导体层的所述第一面到所述第二面的方向上延伸而减小。
16.一种半导体存储器装置，包括：
外围电路结构；以及
单元结构，所述单元结构堆叠在所述外围电路结构上，
其中所述单元结构包括：
半导体层，所述半导体层包括第一面以及第二面，所述第一面面向所述外围电路结构，所述第二面在从所述第一面到所述第二面的向上指向的第一方向上与所述第一面相反；
源结构，所述源结构包括：
板，所述板设置在所述半导体层的所述第二面上；以及
插塞，所述插塞从所述板延伸穿过所述半导体层；
模制结构，所述模制结构设置在所述半导体层的所述第一面上，所述模制结构包括按顺序彼此堆叠的多个栅电极；
通道结构，所述通道结构延伸穿过所述多个栅电极并且电连接到所述源结构；
位线，所述位线设置在所述外围电路结构与所述模制结构之间，并且电连接到所述通道结构；
多个单元触点，所述多个单元触点设置在所述模制结构上，其中所述多个单元触点中的每一者电连接到所述多个栅电极中的至少一者；
字线切割结构，所述字线切割结构延伸穿过所述模制结构并且切割所述多个栅电极；以及
虚置通道结构，所述虚置通道结构延伸穿过所述模制结构，
其中所述模制结构、所述多个单元触点和所述字线切割结构中的每一者沿着平行于所述半导体层的所述第一面的方向经由所述半导体层与所述源结构的所述板间隔开，并且
其中所述通道结构设置在所述插塞上。
17.根据权利要求16所述的半导体存储器装置，其中在所述第一方向上，所述通道结构的顶面的竖直度不同于所述多个单元触点中的每一者的顶面、所述字线切割结构的顶面和所述虚置通道结构的顶面中的每一者的竖直度。
18.一种电子系统，包括：
主基板；
半导体存储器装置，所述半导体存储器装置设置在所述主基板上，其中所述半导体存储器装置包括外围电路结构和堆叠在所述外围电路结构上的单元结构；以及
控制器，所述控制器设置在所述主基板上并且电连接到所述半导体存储器装置，
其中所述单元结构包括：
基础层，所述基础层包括第一面和第二面，所述第二面在从所述第一面到所述第二面的向上指向的第一方向上与所述第一面相反；
源结构，所述源结构包括延伸穿过所述基础层的插塞，
多个栅电极，所述多个栅电极设置在所述基础层的所述第一面上并且按顺序堆叠在彼此的顶部上；
通道结构，所述通道结构设置在所述插塞上并且延伸穿过所述多个栅电极，其中所述通道结构电连接到所述源结构；
虚置通道结构，所述虚置通道结构设置在所述基础层上并且延伸穿过所述多个栅电极；以及
字线切割结构，所述字线切割结构设置在所述基础层上并且切割所述多个栅电极，
其中在所述第一方向上，所述虚置通道结构的顶面和所述字线切割结构的顶面中的每一者的竖直度不同于所述通道结构的顶面的竖直度。
19.根据权利要求18所述的电子系统，其中所述基础层包含多晶硅，
其中所述源结构还包括板，所述板连接到所述插塞并且设置在所述基础层的所述第二面上，并且
其中在所述第一方向上，所述虚置通道结构的所述顶面和所述字线切割结构的所述顶面中的每一者的所述竖直度高于所述通道结构的所述顶面的所述竖直度。
20.根据权利要求18所述的半导体存储器装置，其中所述基础层包括相对于氮化硅和氧化硅中的每一者具有蚀刻选择性的材料，
其中在所述第一方向上，所述通道结构的所述顶面的所述竖直度高于所述虚置通道结构的所述顶面和所述字线切割结构的所述顶面中的每一者的所述竖直度。
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