KR20230171802A - 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20230171802A
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cell
memory device
channel structure
top surface
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김지영
김도형
김지원
성석강
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삼성전자주식회사
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Abstract

반도체 메모리 장치 및 이를 포함하는 전자 시스템이 제공된다. 반도체 메모리 장치는, 제1 면 및 제1 면과 제1 방향으로 반대되는 제2 면을 포함하는 반도체 층, 반도체 층의 제2 면 상의 플레이트와, 플레이트로부터 반도체 층을 관통하는 플러그를 포함하는 소오스 구조체, 반도체 층의 제1 면 상에 차례로 적층되는 복수의 게이트 전극, 및 복수의 게이트 전극을 관통하고 플러그 상에 배치되어 소오스 구조체와 전기적으로 연결되는 채널 구조체를 포함한다.

Description

반도체 메모리 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 메모리 장치가 요구됨에 따라, 반도체 메모리 장치의 데이터 저장 용량을 증가시킬 수 있는 방안들이 연구되고 있다. 반도체 메모리 장치의 데이터 저장 용량을 증가시키기 위한 방안 중 하나로서, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 메모리 장치가 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 제1 면 및 제1 면과 제1 방향으로 반대되는 제2 면을 포함하는 반도체 층, 반도체 층의 제2 면 상의 플레이트와, 플레이트로부터 반도체 층을 관통하는 플러그를 포함하는 소오스 구조체, 반도체 층의 제1 면 상에 차례로 적층되는 복수의 게이트 전극, 및 복수의 게이트 전극을 관통하고 플러그 상에 배치되어 소오스 구조체와 전기적으로 연결되는 채널 구조체를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 소오스 구조체, 소오스 구조체 상에, 차례로 적층된 복수의 게이트 전극, 복수의 게이트 전극을 관통하여 소오스 구조체와 전기적으로 연결되는 채널 구조체, 복수의 게이트 전극을 관통하는 더미 채널 구조체, 및 복수의 게이트 전극을 절단하는 워드 라인 절단 구조체를 포함하고, 더미 채널 구조체 및 워드 라인 절단 구조체는, 소오스 구조체와 이격되고, 복수의 게이트 전극으로부터 소오스 구조체를 향하는 제1 방향에서, 더미 채널 구조체의 상면 및 워드 라인 절단 구조체의 상면은, 채널 구조체의 최상면과 다른 높이에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 페리 구조체, 및 페리 구조체 상에 적층되는 셀 구조체를 포함하고, 셀 구조체는, 페리 구조체와 대향하는 제1 면 및 제1 면과 제1 방향으로 반대되는 제2 면을 포함하는 반도체 층과, 반도체 층의 제2 면 상의 플레이트와 플레이트로부터 반도체 층을 관통하는 플러그를 포함하는 소오스 구조체와, 반도체 층의 제1 면 상에 차례로 적층되는 복수의 게이트 전극을 포함하는 몰드 구조체와, 복수의 게이트 전극을 관통하고, 소오스 구조체와 전기적으로 연결되는 채널 구조체와, 페리 구조체와 몰드 구조체 사이에, 채널 구조체와 전기적으로 연결되는 비트 라인과, 몰드 구조체 상에 복수의 게이트 전극과 전기적으로 연결되는 복수의 셀 컨택과, 몰드 구조체를 관통하여 복수의 게이트 전극을 절단하는 워드 라인 절단 구조체와, 몰드 구조체를 관통하는 더미 채널 구조체를 포함하고, 몰드 구조체, 복수의 셀 컨택 및 워드 라인 구조체는 반도체 층에 의해 소오스 구조체의 플레이트와 이격되고, 채널 구조체는 플러그 상에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상에, 페리 구조체 및 페리 구조체 상에 적층되는 셀 구조체를 포함하는 반도체 메모리 장치, 및 메인 기판 상에, 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 셀 구조체는, 제1 면 및 제1 면과 제1 방향으로 반대되는 제2 면을 포함하는 베이스 층과, 베이스 층을 관통하는 플러그를 포함하는 소오스 구조체와, 베이스 층의 제1 면 상에, 차례로 적층된 복수의 게이트 전극과, 플러그 상에, 복수의 게이트 전극을 관통하여 소오스 구조체와 전기적으로 연결되는 채널 구조체와, 베이스 층 상에, 복수의 게이트 전극을 관통하는 더미 채널 구조체와, 베이스 층 상에, 복수의 게이트 전극을 절단하는 워드 라인 절단 구조체를 포함하고, 제1 방향에서, 더미 채널 구조체의 상면 및 워드 라인 절단 구조체의 상면은, 채널 구조체의 최상면과 다른 높이에 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 4는 도 3의 A-A'를 따라 절단한 단면도이다.
도 5는 도 4의 P 영역을 설명하기 위한 확대도이다.
도 6은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 7은 도 6의 P 영역을 설명하기 위한 확대도이다.
도 8 내지 도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 14 내지 도 23은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다.
도 24 내지 도 27은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다.
도 28 내지 도 34는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다.
도 35 내지 도 41는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다.
도 42는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다.
도 43은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다.
도 44은 도 43의 I-I를 따라 절단한 개략적인 단면도이다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트 라인(BL), 워드라인(WL11~WL1n, WL21~WL2n), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드라인(WL11~WL1n, WL21~WL2n), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드라인(WL11~WL1n, WL21~WL2n) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1~BLKn)의 적어도 하나의 워드라인(WL11~WL1n, WL21~WL2n), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(33)는 선택된 메모리 셀 블록들(BLK1~BLKn)의 워드라인(WL11~WL1n, WL21~WL2n)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이(도 1의 20)는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함한다.
공통 소오스 라인(CSL)은 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들은 2차원적으로 배열될 수 있다. 예를 들어, 복수의 공통 소오스 라인(CSL)들은 서로 이격되어 각각 제1 방향(X)으로 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(X)과 교차하는 제2 방향(Y)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)들에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
각각의 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 제3 방향(Z)으로 직렬로 연결될 수 있다. 본 명세서에서 제1 방향(X), 제2 방향(Y), 및 제3 방향(Z)은 실질적으로 서로 수직일 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 소거 제어 트랜지스터(ECT)는 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 및 소오스 선택 트랜지스터(SST)와 비트 라인(BL) 사이 중 적어도 하나에 배치될 수 있다. 예를 들어, 소거 제어 트랜지스터(ECT)는 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 공통 소오스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 4는 도 3의 A-A'를 따라 절단한 단면도이다. 도 5는 도 4의 P 영역을 설명하기 위한 확대도이다.
도 3 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 셀 구조체(CELL) 및 셀 구조체(CELL) 상의 주변 회로 구조체(PERI)를 포함할 수 있다.
셀 구조체(CELL)는 반도체 층(101), 소오스 구조체(105), 제1 절연층(106), 몰드 구조체(MS1, MS2), 층간 절연막(142, 144), 채널 구조체(CH), 더미 채널 구조체(DCH), 워드 라인 절단 구조체(WLC), 비트 라인(BL), 셀 컨택(150), 입출력 컨택(170), 제1 입출력 패드(195), 입출력 비아(370) 및 제1 본딩 메탈(190)을 포함할 수 있다.
반도체 층(101)은 서로 반대되는 제1 면(101a)과 제2 면(101b)을 포함할 수 있다. 제3 방향(도 3의 Z)에서, 제1 면(101a)은 하면일 수 있고 제2 면(101b)은 상면일 수 있다. 몇몇 실시예에서, 반도체 층(101)은 불순물이 도핑된 폴리 실리콘 및 불순물이 도핑되지 않은 폴리 실리콘 중 어느 하나를 포함할 수 있다. 반도체 층(101)은 베이스 층으로 언급될 수 있다.
반도체 메모리 장치는 제1 내지 제3 영역(R1, R2, R3)을 포함할 수 있다.
제1 영역(R1) 상에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(도 1의 20)가 형성될 수 있다. 예를 들어, 제1 영역(R1) 상에는 후술되는 채널 구조체(CH), 게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL) 및 비트 라인(BL) 및 등이 배치될 수 있다. 메모리 셀 어레이는 반도체 층(101)의 제1 면(101a) 상에 배치될 수 있다.
제2 영역(R2)은 제1 영역(R1)의 주변에 정의될 수 있다. 예를 들어, 제2 영역(R2)은 평면적 관점에서 제1 영역(R1)을 둘러쌀 수 있다. 제2 영역(R2)에는 후술되는 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)이 계단형으로 적층될 수 있다. 제2 영역(R2)에는 후술되는 셀 컨택(150)과 더미 채널 구조체(DCH)가 배치될 수 있다.
제3 영역(R3)은 제2 영역(R2)의 외측에 정의될 수 있다. 예를 들어, 제3 영역(R3)은 평면적 관점에서 제2 영역(R2)을 둘러쌀 수 있다. 제3 영역(R3)에는 후술되는 입출력 컨택(170)이 배치될 수 있다.
소오스 구조체(105)는 플러그(103)와 플레이트(104)를 포함할 수 있다.
플러그(103)는 반도체 층(101)을 관통할 수 있다. 반도체 층(101)은 제1 면(101a)으로부터 제2 면(101b)까지 연장되는 트렌치(101t)를 포함할 수 있다. 트렌치(101t)의 폭은 제1 면(101a)으로부터 멀어질수록 감소할 수 있다. 이는 트렌치(101t)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 플러그(103)는 트렌치(101t)를 채울 수 있다. 따라서 플러그(103)의 폭은 제1 면(101a)으로부터 멀어질수록 감소할 수 있다. 반도체 층(101)의 제1 면(101a)에서 플러그(103)의 폭은 채널 구조체(CH)의 폭보다 같거나 클 수 있다.
몇몇 실시예에서, 트렌치(101t)는 각각의 채널 구조체(CH)에 대응하여 형성될 수 있다. 각각의 채널 구조체(CH)는 서로 이격된 각각의 플러그(103) 상에 배치될 수 있다.
몇몇 실시예에서, 소오스 구조체(105)는 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)과 접촉하지 않을 수 있다. 플러그(103)의 제3 방향(Z)으로의 최하면(103_LS)은 반도체 층(101)의 제1 면(101a)과 동일 평면 상에 배치될 수 있다.
플레이트(104)는 플러그(103)와 연결되고 반도체 층(101)의 제2 면(101b) 상에 배치될 수 있다. 플레이트(104)는 반도체 층(101)의 제2 면(101b)을 따라 연장될 수 있다. 몇몇 실시예에서, 플레이트(104)는 제1 내지 제3 영역(R1, R2, R3) 상에 배치될 수 있다. 플레이트(104)는 반도체 층(101)의 제2 면(101b)을 덮을 수 있다. 또는 몇몇 실시예에서, 플레이트(104)는 제1 영역(R1)에만 배치될 수도 있고, 플레이트(104)는 제1 영역(R1) 및 제2 영역(R2)에 배치될 수도 있다.
제1 절연층(106)은 소오스 구조체(105) 상에 배치될 수 있다. 제1 절연층(106)은 소오스 구조체(105)의 플레이트(104) 상에 배치될 수 있다.
몰드 구조체(MS1, MS2)는 반도체 층(101)의 제1 면(101a) 상에 배치될 수 있다. 몰드 구조체(MS1, MS2)는 반도체 층(101) 상에 적층되는 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 및 복수의 몰드 절연막들(112, 114)을 포함할 수 있다. 각각의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 및 각각의 몰드 절연막들(112, 114)은 반도체 층(101)의 제1 면(101a)과 평행하게 연장되는 층상 구조일 수 있다. 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)은 몰드 절연막들(112, 114)에 의해 상호 이격되어 반도체 층(101) 상에 차례로 적층될 수 있다. 몇몇 실시예에서, 소거 제어 라인(ECL)은 생략될 수 있고, 게이트 전극(GSL)은 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 중 반도체 층(101)의 제1 면(101a)과 가장 가까울 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 반도체 층(101) 상에 차례로 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 반도체 층(101)의 제1 면(101a) 상에 교대로 적층되는 제1 게이트 전극(GSL, WL11~WL1n) 및 제1 몰드 절연막(112)을 포함할 수 있다. 몇몇 실시예에서, 제1 게이트 전극(GSL, WL11~WL1n)은 반도체 층(101) 상에 차례로 적층되는 그라운드 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 그라운드 선택 라인(GSL) 및 제1 워드 라인들(WL11~WL1n)의 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 게이트 전극(WL21~WL2n, SSL) 및 제2 몰드 절연막(115)을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 전극(WL21~WL2n, SSL)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL)의 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다.
게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL)은 도전 물질, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드 절연막(112, 114)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(142, 144)은 반도체 층(101)의 제1 면(101a) 상에 형성되어 몰드 구조체(MS1, MS2)를 덮을 수 있다. 몇몇 실시예에서, 층간 절연막(142, 144)은 반도체 층(101) 상에 차례로 적층되는 제1 층간 절연막(142) 및 제2 층간 절연막(144)을 포함할 수 있다. 제1 층간 절연막(142)은 제1 몰드 구조체(MS1)를 덮을 수 있고, 제2 층간 절연막(144)은 제2 몰드 구조체(MS2)를 덮을 수 있다. 층간 절연막(142, 144)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CH)는 제1 영역(R1)의 반도체 층(101)의 제1 면(101a) 상에 배치될 수 있다. 채널 구조체(CH)는 반도체 층(101)의 제1 면(101a)과 교차하는 수직 방향(이하, 제3 방향(Z))으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예컨대, 원기둥 모양)일 수 있다. 이에 따라, 채널 구조체(CH)는 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)과 교차할 수 있다.
채널 구조체(CH)의 폭은 반도체 층(101)의 제1 면(101a)과 가까울수록 감소하는 부분을 포함할 수 있다. 몇몇 실시예에서, 채널 구조체(CH)는 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다. 채널 구조체(CH)의 폭은 제1 몰드 구조체(MS1) 내에서 반도체 층(101)의 제1 면(101a)과 가까울수록 감소할 수 있고, 제2 몰드 구조체(MS2) 내에서 반도체 층(101)의 제1 면(101a)과 가까울수록 감소할 수 있다. 이는 채널 구조체(CH)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
채널 구조체(CH)는 채널막(130) 및 정보 저장막(132)을 포함할 수 있다.
채널막(130)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 채널막(130)은 컵(cup) 형상인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 채널막(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 채널막(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 채널막(130)은 메모리 셀 어레이(도 1 및 도 2의 20)를 구성하는 트랜지스터(예를 들어, 도 2의 소거 제어 트랜지스터(ECT), 그라운드 선택 트랜지스터 (GST), 메모리 셀 트랜지스터(MCT), 스트링 선택 트랜지스터 (SST)) 의 채널로 사용될 수 있다.
몇몇 실시예에서, 채널 구조체(CH)의 일부는 반도체 층(101)의 트렌치(101t) 내에 배치될 수 있다. 채널 구조체(CH)는 소오스 구조체(105)의 플러그(103) 상에 배치될 수 있다. 채널 구조체(CH)는 플러그(103)의 일부를 관통할 수 있다. 예를 들어, 채널막(130)의 일단은 플러그(103) 내에 매립될 수 있다. 채널 구조체(CH)의 제3 방향(Z)으로의 최상면은 채널막(130)의 제3 방향(Z)으로의 상면(130_US)일 수 있고, 채널막(130)의 제3 방향(Z)으로의 상면(130_US)은 플러그(103) 내 배치될 수 있다. 채널막(130)의 상면(130_US)은 반도체 층(101)의 제1 면(101a)과 제2 면(101b) 사이에 배치될 수 있다. 채널막(130)의 상면(130_US) 및 채널막(130)의 측면의 적어도 일부는 플러그(103)와 접촉할 수 있다. 채널막(130)은 플러그(103)와의 접촉 면적을 향상시킴으로써 접촉 저항을 개선할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)의 최상면(130_US)은 더미 채널 구조체(DCH)의 제3 방향(Z)으로의 상면(DCH_US), 셀 컨택(150)의 제3 방향(Z)으로의 상면(150_US) 및 워드 라인 절단 구조체(WLC)의 상면(WLC_US)과 다른 높이에 배치될 수 있다. 제3 방향(Z)에서, 채널 구조체(CH)의 최상면(130_US)은 더미 채널 구조체(DCH)의 상면(DCH_US), 셀 컨택(150)의 상면(150_US) 및 워드 라인 절단 구조체(WLC)의 상면(WLC_US)보다 하측에 배치될 수 있다. 채널 구조체(CH)의 최상면(130_US)은 더미 채널 구조체(DCH)의 상면(DCH_US), 셀 컨택(150)의 상면(150_US) 및 워드 라인 절단 구조체(WLC)의 상면(WLC_US)보다 반도체 층(101)의 제2 면(101b)과 가까울 수 있다. 더미 채널 구조체(DCH)의 상면(DCH_US), 셀 컨택(150)의 상면(150_US) 및 워드 라인 절단 구조체(WLC)의 상면(WLC_US)은 예를 들어 실질적으로 동일 평면 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 채널막(130)과 각각의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 채널막(130)의 외측면을 따라 연장될 수 있다. 몇몇 실시예에서, 정보 저장막(132)의 제3 방향(Z)으로의 상면은 반도체 층(101)의 제1 면(101a)과 동일 평면 상에 배치될 수 있다.
정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 정보 저장막(132)은 채널막(130)의 외측면 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(134)을 더 포함할 수 있다. 충진 패턴(134)은 컵 형상인 채널막(130)의 내부를 채우도록 형성될 수 있다. 충진 패턴(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 채널막(130)의 타단과 접속되도록 형성될 수 있다. 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리 실리콘 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체들(CH)은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 복수의 채널 구조체들(CH)은 제2 방향(Y) 및 제1 방향(X)에서 서로 엇갈리게 배열될 수 있다. 이러한 채널 구조체들(CH)은 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다. 채널 구조체들(CH)은 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다. 다른 몇몇 실시예에서, 채널 구조체들(CH)은 벌집(honeycomb) 형태로 배열될 수도 있다.
더미 채널 구조체(DCH)는 제3 방향(Z)으로 연장되어, 층간 절연막(142, 144) 및 몰드 구조체(MS1, MS2)를 관통할 수 있다. 더미 채널 구조체(DCH)는 채널 구조체(CH)와 달리 트랜지스터의 채널로 기능하지 않는다. 더미 채널 구조체(DCH)는 후술할 비트 라인(BL)과 연결되지 않는다. 더미 채널 구조체(DCH)는 채널 구조체(CH)와 유사한 형성으로 형성되어 제2 영역(R2)에서 몰드 구조체(MS1, MS2)에 인가되는 스트레스를 경감할 수 있다. 더미 채널 구조체(DCH)는 계단형으로 적층된 게이트 전극(GSL, WL1~WLn, WL2~WL2n, SSL)을 물리적으로 지지하는 기둥(예를 들어 지지대)의 역할을 수행할 수 있다. 더미 채널 구조체(DCH)는 예를 들어 절연 물질을 포함할 수 있다. 또는 더미 채널 구조체(DCH)는 채널 구조체(CH)와 동일한 막을 포함할 수 있으나, 비트 라인(BL)과 연결되지 않는다.
몇몇 실시예에서, 더미 채널 구조체(DCH)의 상면(DCH_US)은 반도체 층(101) 내 배치될 수 있다. 더미 채널 구조체(DCH)의 상면(DCH_US)은 반도체 층(101)의 제1 면(101a)과 제2 면(101b) 사이에 배치될 수 있다.
워드 라인 절단 구조체(WLC)는 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로 배열될 수 있다. 예를 들어, 워드 라인 절단 영역(WC)들은 각각 제1 방향(X)으로 연장되며, 서로 이격되어 제2 방향(Y)을 따라 배열될 수 있다.
워드 라인 절단 구조체(WLC)는 반도체 층(101) 상에 배치될 수 있다 워드 라인 절단 구조체(WLC)는 반도체 층(101)에 의해 소오스 구조체(105)의 플레이트(104)와 이격될 수 있다. 몇몇 실시예에서, 워드 라인 절단 구조체(WLC)의 상면(WLC_US)은 반도체 층(101) 내 배치될 수 있다. 워드 라인 절단 구조체(WLC)의 상면(WLC_US)은 반도체 층(101)의 제1 면(101a)과 제2 면(101b) 사이에 배치될 수 있다.
몰드 구조체(MS1, MS2)는 워드 라인 절단 구조체들(WLC)에 의해 분할되어 복수의 메모리 셀 블록들을 형성할 수 있다. 워드 라인 절단 구조체(WLC)는 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인(BL)은 몰드 구조체(MS1, MS2) 상에 형성될 수 있다. 비트 라인(BL)은 워드 라인 절단 구조체(WLC)와 교차할 수 있다. 예를 들어, 비트 라인(BL)은 각각 제2 방향(Y)으로 연장되며, 서로 이격되어 제1 방향(X)을 따라 배열될 수 있다.
비트 라인(BL)은 제2 방향(Y)을 따라 배열되는 복수의 채널 구조체들(CH)과 접속될 수 있다. 예를 들어, 제2 층간 절연막(144) 내에 채널 패드(136)와 접속되는 비트 라인 컨택(160)이 배치될 수 있다. 비트 라인(BL)은 비트 라인 컨택(160)을 통해 채널 구조체들(CH)과 전기적으로 연결될 수 있다.
셀 컨택(150)은 반도체 층(101) 상에 배치될 수 있다. 셀 컨택(150)은 반도체 층(101)에 의해 소오스 구조체(105)의 플레이트(104)와 이격될 수 있다. 셀 컨택(150)은 제3 방향(Z)으로 연장되어, 층간 절연막(142, 144) 및 몰드 구조체(MS1, MS2)를 관통할 수 있다. 셀 컨택(150)의 폭은 반도체 층(101)의 제1 면(101a)과 가까울수록 감소하는 부분을 포함할 수 있다. 몇몇 실시예에서, 셀 컨택(150)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다. 셀 컨택(150)의 폭은 제1 몰드 구조체(MS1) 내에서 반도체 층(101)의 제1 면(101a)과 가까울수록 감소할 수 있고, 제2 몰드 구조체(MS2) 내에서 반도체 층(101)의 제1 면(101a)과 가까울수록 감소할 수 있다. 이는 셀 컨택(150)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 셀 컨택(150)의 상면(150_US)은 반도체 층(101) 내 배치될 수 있다. 셀 컨택(150)의 상면(150_US)은 반도체 층(101)의 제1 면(101a)과 제2 면(101b) 사이에 배치될 수 있다.
셀 컨택(150)은 제2 영역(R2)에서 각각의 게이트 전극들(ECL, GSL, WL1~WLn, SSL)과 전기적으로 연결될 수 있다. 셀 컨택(150)은 계단형으로 적층된 게이트 전극들(GSL, WL1~WLn, WL2~WL2n, SSL) 중 제3 방향(Z)으로의 최하단에 배치된 게이트 전극과 접촉할 수 있다. 예를 들어, 셀 컨택(150)은 최하단에 배치된 게이트 전극의 측벽과 접촉할 수 있다. 몰드 구조체(MS1, MS2) 중 최하단에 배치된 게이트 전극(SSL)은 제2 층간 절연막(144)과 접촉하는 게이트 전극일 수 있다.
셀 컨택(150)은 제1 스페이서막(153)과 제1 필링막(154)을 포함할 수 있다. 제1 필링막(154)은 층간 절연막(142, 144) 및 몰드 구조체(MS1, MS2)를 관통할 수 있다. 제1 스페이서막(153)은 제1 필링막(154)의 측면 및 제3 방향(Z)으로의 상면을 따라 연장될 수 있다. 제1 스페이서막(153)은 서로 접촉하는 게이트 전극(GSL, WL1~WLn, WL2~WL2n, SSL)과 셀 컨택(150) 사이에 배치되지 않는다, 예를 들어, 제1 스페이서막(153)은 절연 물질을 포함할 수 있고, 제1 필링막(154)은 도전 물질을 포함할 수 있다.
몇몇 실시예에서, 게이트 전극들(GSL, WL1~WLn, WL2~WL2n, SSL)과 접촉하는 셀 컨택(150)은 셀 컨택(150)의 측벽으로부터 돌출될 수 있다. 셀 컨택(150)과 접촉되는 게이트 전극의 측벽의 두께는 셀 컨택(150)과 접촉되지 않는 게이트 전극의 측벽의 두께보다 클 수 있지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
셀 컨택(150)은 제1 컨택(155)을 통해 비트 라인(BL)과 전기적으로 연결될 수 있다. 제1 컨택(155)은 도전 물질을 포함할 수 있다. 제1 컨택(155)은 예를 들어, 텅스텐(W) 또는 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
입출력 컨택(170)은 반도체 층(101) 상에 배치될 수 있다 입출력 컨택(170)은 반도체 층(101)에 의해 소오스 구조체(105)의 플레이트(104)와 이격될 수 있다. 입출력 컨택(170)은 제3 방향(Z)으로 연장되어, 층간 절연막(142, 144)을 관통하여 후술될 제1 입출력 패드(195)와 전기적으로 연결될 수 있다. 입출력 컨택(170)의 폭은 반도체 층(101)의 제1 면(101a)과 가까울수록 감소하는 부분을 포함할 수 있다. 몇몇 실시예에서, 입출력 컨택(170)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다. 입출력 컨택(170)의 폭은 제1 몰드 구조체(MS1) 내에서 반도체 층(101)의 제1 면(101a)과 가까울수록 감소할 수 있고, 제2 몰드 구조체(MS2) 내에서 반도체 층(101)의 제1 면(101a)과 가까울수록 감소할 수 있다. 이는 입출력 컨택(170)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
입출력 컨택(170)은 제2 스페이서막(173)과 제2 필링막(174)을 포함할 수 있다. 제2 필링막(174)은 층간 절연막(142, 144) 및 몰드 구조체(MS1, MS2)를 관통할 수 있다. 제2 스페이서막(173)은 제2 필링막(174)의 측면 및 제3 방향(Z)으로의 상면을 따라 연장될 수 있다. 예를 들어, 제2 스페이서막(173)은 절연 물질을 포함할 수 있고, 제2 필링막(174)은 도전 물질을 포함할 수 있다.
입출력 컨택(170)은 제2 컨택(175)을 통해 비트 라인(BL)과 전기적으로 연결될 수 있다. 제2 컨택(175)은 도전 물질을 포함할 수 있다. 제2 컨택(175)은 예를 들어, 텅스텐(W) 또는 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
제1 입출력 패드(195)는 반도체 층(101)의 제2 면(101b) 상에 형성될 수 있다. 예를 들어, 제1 입출력 패드(195)는 반도체 층(101)의 제2 면(101b) 상에, 소오스 구조체(105)를 덮는 제1 절연층(106) 상에 형성될 수 있다. 제1 입출력 패드(195)는 입출력 비아(370)를 통해 입출력 컨택(170)과 전기적으로 연결될 수 있다. 제1 입출력 패드(195)는 입출력 비아(370)와 입출력 컨택(170)을 통해 페리 구조체(PERI)와 전기적으로 연결될 수 있다. 제1 입출력 패드(195)는 외부 장치와 반도체 메모리 장치를 전기적으로 연결할 수 있다. 제1 입출력 패드(195)는 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 입출력 비아(370)는 제1 절연층(106), 소오스 구조체(105)의 플레이트(104) 및 반도체 층(101)을 관통할 수 있다. 입출력 비아(370)의 폭은 예를 들어, 반도체 층(101)의 제11 면(101a)과 가까울수록 감소할 수 있다. 입출력 비아(370)는 제3 스페이서막(373)과 제3 필링막(374)을 포함할 수 있다. 제3 스페이서막(373)은 제3 필링막(374)의 측면을 따라 연장될 수 있다. 제3 필링막(374)은 제2 필링막(174)과 접촉할 수 있다. 제3 필링막(374)은 제3 스페이서막(373)에 의해 소오스 구조체(105)와 분리될 수 있다. 제3 필링막(374)은 예를 들어 제2 필링막(174)의 일부를 관통할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 스페이서막(173)은 절연 물질을 포함할 수 있고, 제3 필링막(374)은 도전 물질을 포함할 수 있다.
페리 구조체(PERI)는 페리 기판(200), 주변 회로 소자(PT) 및 제2 절연층(202), 제3 층간 절연막(240) 복수의 배선 패턴들(260, 275), 복수의 배선 컨택들(255, 265) 및 제2 본딩 메탈(290)을 포함할 수 있다.
페리 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 페리 기판(200)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 소자(PT)는 페리 기판(200) 상에 형성될 수 있다. 주변 회로 소자(PT)는 반도체 메모리 장치의 동작을 제어하는 주변 회로(예컨대, 도 1의 30)를 구성할 수 있다. 예를 들어, 주변 회로 소자(PT)는 제어 로직(예컨대, 도 1의 37), 로우 디코더(예컨대, 도 1의 33) 및 페이지 버퍼(예컨대, 도 1의 35) 등을 포함할 수 있다. 이하의 설명에서, 주변 회로 소자(PT)가 배치되는 페리 기판(200)의 표면은 페리 기판(200)의 전면(front side)으로 지칭될 수 있다. 반대로, 페리 기판(200)의 전면과 반대되는 페리 기판(200)의 표면은 페리 기판(200)의 후면(back side)으로 지칭될 수 있다.
주변 회로 소자(PT)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
제2 절연층(202)은 페리 기판(200)의 후면 상에 배치될 수 있다. 제2 입출력 패드(295)는 제2 절연층(202) 상에 배치될 수 있다. 제2 입출력 패드(295)는 제2 입출력 컨택(270)을 통해 페리 구조체(PERI)에 배치되는 주변 회로 소자들(PT) 중 적어도 하나와 연결될 수 있다. 제2 절연층(202)에 의해 페리 기판(200)과 제2 입출력 패드(295)가 분리될 수 있다.
제3 층간 절연막(240)은 페리 기판(200)의 전면 상에 배치될 수 있다. 제3 층간 절연막(240) 내에 복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)이 제공될 수 있다. 제3 층간 절연막(240)은 절연 물질을 포함할 수 있다. 예를 들어, 제3 층간 절연막(240)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 배선 패턴들(260, 275) 및 복수의 배선 컨택들(255, 265)은 서로 전기적으로 연결될 수 있다. 복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)을 통해 주변 회로 소자(PT)와 비트 라인들(BL)이 전기적으로 연결될 수 있다. 복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)은 도전 물질을 포함할 수 있다. 복수의 배선 패턴들(260, 275), 및 복수의 배선 컨택들(255, 265)은 예를 들어, 텅스텐(W) 또는 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에 따른 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 구조체(CELL)를 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조체(PERI)를 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다.
일례로, 상기 본딩 방식은 상부 칩의 최상부(반도체 층(101)의 제2 면(101b)으로부터 제1 면(101b)을 향하는 방향에서의 최상부) 메탈층에 형성된 제1 본딩 메탈(190)과 하부 칩의 최상부(페리 기판(200)의 전면으로부터 후면을 향하는 방향에서의 최상부) 메탈층에 형성된 제2 본딩 메탈(290)을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 제1 및 제2 본딩 메탈(190, 290)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 제1 및 제2 본딩 메탈(190, 290)은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
제1 본딩 메탈(190)은 제1 본딩 컨택(185)을 통해 비트 라인(BL)과 연결될 수 있다. 제2 본딩 메탈(290)은 제2 본딩 컨택(285)을 통해 주변 회로 소자들(PT)과 연결될 수 있다. 이를 통해 페리 구조체(PERI)와 셀 구조체(CELL)가 서로 전기적으로 연결될 수 있다.
도 6은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 7은 도 6의 P 영역을 설명하기 위한 확대도이다. 참고적으로 도 6은 도 3의 A-A'를 따라 절단한 단면도이다. 설명의 편의 상 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서 게이트 전극(ECL)은 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 중 반도체 층(101)의 제1 면(101a)과 가장 가까울 수 있다.
소오스 구조체(105)는 게이트 전극(ECL)과 접촉하고 게이트 전극(GSL)과 접촉하지 않을 수 있다. 소오스 구조체(105)는 게이트 전극(ECL)과 전기적으로 연결될 수 있다. 예를 들어 플러그(103)는 소오스 구조체(105)와 가장 가까운 게이트 전극(ECL)까지 연장될 수 있다. 플러그(103)는 반도체 층(101)의 제1 면(101a)으로부터 정보 저장막(132) 내로 연장될 수 있다. 플러그(103)의 적어도 일부는 예를 들어 게이트 전극(ECL)과 반도체 층(101)의 제1 면(101a)과 수평인 방향으로 중첩될 수 있다. 반도체 층(101)의 제1 면(101a)과 대향하는 게이트 전극(ECL)의 제3 면은 플러그(103)의 최하면(103_LS)보다 반도체 층(101)의 제1 면(101a)과 가까울 수 있다.
도 8 내지 도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 참고적으로 도 8 내지 도 13은 도 3의 A-A'를 따라 절단한 단면도들이다. 설명의 편의 상 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 배선(197)과 배선 비아(470)를 더 포함할 수 있다. 배선(197)은 제1 절연층(106) 상에 배치될 수 있고 배선 비아(470)는 제1 절연층(106) 내 배치될 수 있다. 배선(197) 및 배선 비아(470)의 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다. 배선(197)은 예를 들어 제1 입출력 패드(195)와 동일 레벨에서 형성될 수 있다. 배선 비아(470)의 폭은 예를 들어 소오스 구조체(105)와 가까울수록 감소할 수 있다.
배선(197)은 배선 비아(470)를 통해 소오스 구조체(105)와 전기적으로 연결될 수 있다. 배선 비아(470)는 제1 절연층(106)을 관통하여 소오스 구조체(105) 및 배선(197)과 접촉할 수 있다. 즉, 배선(197) 및 배선 비아(470)는 소오스 컨택으로 기능할 수 있다. 배선(197)과 배선 비아(470)는 도전 물질을 포함할 수 있다. 소오스 구조체(105)와 전기적으로 연결되는 배선 비아(470)는 제2 영역(R2)에 배치되는 것으로 도시하였지만, 제1 영역(R1) 또는 제3 영역(R3)에 배치될 수도 있다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 하나의 플러그(103) 상에 복수의 채널 구조체(CH)가 배치될 수 있다. 예를 들어 도 3을 참조하면, 제2 방향(Y)으로 이웃한 워드 라인 절단 구조체(WLC) 사이에 하나의 플러그(103)가 배치될 수 있다. 즉, 제2 방향(Y)으로 이웃한 워드 라인 절단 구조체(WLC) 사이의 복수의 채널 구조체(CH)는 하나의 플러그(103) 상에 배치될 수 있다. 또는 제2 방향(Y)으로 이웃한 워드 라인 절단 구조체(WLC) 사이에, 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면 상에서 다양한 크기 또는 형상을 갖는 적어도 하나의 플러그(103)가 배치될 수 있다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 소오스 컨택(180)을 더 포함할 수 있다. 소오스 컨택(180)은 플러그(103) 상에 배치될 수 있다. 소오스 컨택(180)은 제3 방향(Z)으로 연장되어, 층간 절연막(142, 144)을 관통하여 소오스 구조체(105)와 전기적으로 연결될 수 있다. 소오스 컨택(180)의 폭은 반도체 층(101)의 제1 면(101a)과 가까울수록 감소하는 부분을 포함할 수 있다. 몇몇 실시예에서, 소오스 컨택(180)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다. 소오스 컨택(180)의 폭은 제1 몰드 구조체(MS1) 내에서 반도체 층(101)의 제1 면(101a)과 가까울수록 감소할 수 있고, 제2 몰드 구조체(MS2) 내에서 반도체 층(101)의 제1 면(101a)과 가까울수록 감소할 수 있다. 이는 소오스 컨택(180)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 소오스 컨택(180)이 제1 영역(R1)에 배치되는 것으로 도시하였지만, 제2 영역(R2) 또는 제3 영역(R3)에 배치될 수도 있다.
소오스 컨택(180)은 제4 스페이서막(183)과 제4 필링막(184)을 포함할 수 있다. 제4 필링막(184)은 층간 절연막(142, 144) 및 몰드 구조체(MS1, MS2)를 관통할 수 있다. 제4 필링막(184)은 플러그(103)의 일부를 관통할 수 있다. 예를 들어, 제4 필링막(184)의 일단은 플러그(103) 내에 매립될 수 있다. 소오스 컨택(180)의 제3 방향(Z)으로의 최상면(180_US)은 제4 필링막(184)의 제3 방향(Z)으로의 상면일 수 있고, 소오스 컨택(180)의 최상면(180_US)은 플러그(103) 내에 배치될 수 있다. 소오스 컨택(180)의 최상면(180_US)은 반도체 층(101)의 제1 면(101a)과 제2 면(101b) 사이에 배치될 수 있다. 소오스 컨택(180)의 최상면(180_US) 및 소오스 컨택(180)의 측면의 적어도 일부는 플러그(103)와 접촉할 수 있다. 소오스 컨택(180)의 최상면(180_US)은 워드 라인 절단 구조체(WLC)의 상면(WLC_US)과 셀 컨택(150)의 상면(150_US)보다 반도체 층(101)의 제1 면(101a)과 가까울 수 있다.
제4 스페이서막(183)은 제4 필링막(184)의 측면의 일부를 따라 연장될 수 있다. 제4 스페이서막(183)은 플러그(103) 내로 연장되지 않을 수 있다. 즉, 제4 스페이서막(183)은 플러그(103)와 제4 필링막(184) 사이에 배치되지 않을 수 있다. 예를 들어, 제4 스페이서막(183)은 절연 물질을 포함할 수 있고, 제4 필링막(184)은 도전 물질을 포함할 수 있다. 제4 필링막(184)은 제4 스페이서막(183)에 의해 게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL)과 분리될 수 있다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 소오스 구조체(105)는 서로 반대되는 제3 면(105a)과 제4 면(105b)을 포함할 수 있다. 메모리 셀 어레이는 소오스 구조체(105)의 제3 면(105a) 상에 배치될 수 있다. 몰드 구조체(MS1, MS2)는 소오스 구조체(105)의 제3 면(105a) 상에 배치될 수 있다. 제1 절연층(106)은 소오스 구조체(105)의 제4 면(105b) 상에 배치될 수 있다.
소오스 구조체(105)는 제3 면(105a)으로부터 제4 면(105b)으로 연장되는 트렌치(105t)를 포함할 수 있다. 트렌치(105t)의 폭은 예를 들어, 제3 면(105a)으로부터 제4 면(105b)과 가까울수록 감소할 수 있다. 식각 정지막(102)은 트렌치(105t)를 채울 수 있다. 따라서 식각 정지막(102)의 폭은 제3 면(105a)으로부터 제4 면(105b)과 가까울수록 감소할 수 있다.
식각 정지막(102)은 예를 들어, 알루미늄 산화물(AlO), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 실리콘 탄질화물(SiCN) 및 도핑된 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 상기 도핑된 폴리 실리콘은 예를 들어 탄소(C)를 포함할 수 있다. 식각 정지막(102)은 베이스 층으로 언급될 수 있다.
트렌치(105t)는 워드 라인 절단 구조체(WLC)의 상면(WLC_US), 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US) 및 입출력 컨택(170)의 상면의 적어도 일부를 노출시킬 수 있다. 워드 라인 절단 구조체(WLC), 셀 컨택(150), 더미 채널 구조체(DCH) 및 입출력 컨택(170)은 식각 정지막(102) 상에 배치될 수 있다. 워드 라인 절단 구조체(WLC), 셀 컨택(150), 더미 채널 구조체(DCH) 및 입출력 컨택(170)은 식각 정지막(102)의 일부를 관통할 수 있다. 예를 들어, 워드 라인 절단 구조체(WLC), 셀 컨택(150), 더미 채널 구조체(DCH) 및 입출력 컨택(170)의 각각의 일단은 식각 정지막(102) 내에 매립될 수 있다. 워드 라인 절단 구조체(WLC)의 상면(WLC_US), 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US) 및 입출력 컨택(170)의 상면은 식각 정지막(102) 내에 배치될 수 있고, 제3 방향(Z)에서, 채널 구조체(CH)의 최상면(130_US)은 더미 채널 구조체(DCH)의 상면(DCH_US), 셀 컨택(150)의 상면(150_US) 및 워드 라인 절단 구조체(WLC)의 상면(WLC_US)보다 상측에 배치될 수 있다. 채널 구조체(CH)의 최상면 (130_US)은 더미 채널 구조체(DCH)의 상면(DCH_US), 셀 컨택(150)의 상면(150_US) 및 워드 라인 절단 구조체(WLC)의 상면(WLC_US)보다 소오스 구조체(105)의 제4 면(105b)과 가까울 수 있다. 워드 라인 절단 구조체(WLC)의 상면(WLC_US), 셀 컨택(150)의 상면(150_US) 및 더미 채널 구조체(DCH)의 상면(DCH_US)은 실질적으로 동일 평면 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 트렌치(105t)는 워드 라인 절단 구조체(WLC), 셀 컨택(150) 및 입출력 컨택(170) 각각에 대응하여 형성될 수 있다. 워드 라인 절단 구조체(WLC), 셀 컨택(150) 및 입출력 컨택(170) 각각은 서로 이격된 각각의 식각 정지막(102) 상에 배치될 수 있다.
입출력 비아(370)는 식각 정지막(102)을 관통하여 제1 입출력 패드(195) 및 입출력 컨택(170)을 연결할 수 있다. 예를 들어, 제3 스페이서막(373)은 제3 필링막(374)의 측면의 일부를 따라 연장될 수 있고 제3 필링막(374)의 측면의 일부를 노출시킬 수 있다. 이에 따라 제3 필링막(374)의 일부는 식각 정지막(102)과 접촉할 수 있다. 또는 제3 스페이서막(373)은 제3 필링막(374)의 측면 전체를 따라 연장될 수도 있다.
도 12를 참조하면, 몇몇 실시예 따른 반도체 메모리 장치는 도 11을 이용하여 설명한 반도체 메모리 장치와 달리, 복수의 셀 컨택들(150)과 더미 채널 구조체(DCH)는 하나의 식각 정지막(102) 상에 배치될 수 있다. 또는 셀 컨택들(150) 중 적어도 일부는 하나의 식각 정지막(102) 상에 배치될 수도 있다. 또는 서로 이웃하는 셀 컨택(150)과 더미 채널 구조체(DCH)는 하나의 식각 정지막(102) 상에 배치될 수 있다. 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면 상에서 다양한 크기 또는 형상을 갖는 적어도 하나의 플러그(103)가 배치될 수 있다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 도 4를 이용하여 설명한 반도체 메모리 장치와 달리, 반도체 층(101) 대신 셀 기판(100)을 포함할 수 있다. 셀 기판(100)은 서로 반대되는 제5 면(100a) 및 제6 면(100b)을 포함할 수 있다. 제1 절연층(106)은 제6 면(100b) 상에 배치될 수 있고, 몰드 구조체(MS1, MS2)는 제5 면(100a) 상에 배치될 수 있다. 셀 기판(100)은 예를 들어, 셀 기판(100)은 실리콘 기판일 수 있다.
도 14 내지 도 23은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다. 설명의 편의 상 도 1 내지 도 13을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 20은 도 19의 Q 영역의 확대도이고, 도 22 및 도 23은 도 21의 Q 영역의 확대도들이다.
도 14를 참조하면, 셀 기판(100)이 제공될 수 있다. 셀 기판(100)은 실리콘 웨이퍼(wafer)일 수 있다. 셀 기판(100) 상에 반도체 층(101)이 형성될 수 있다. 반도체 층(101)은 반도체 층(101)의 제2 면(101b)은 셀 기판(100)의 제5 면(100a) 상에 형성될 수 있다.
반도체 층(101) 내 식각 정지막(102)이 형성될 수 있다. 예를 들어, 반도체 층(101) 내 셀 기판(100)의 적어도 일부를 노출시키는 트렌치(101t)를 형성하고, 트렌치(101t)를 채우는 식각 정지막(102)을 형성할 수 있다. 식각 정지막(102)은 예를 들어 추후 설명할 제1 몰드 절연막(112) 및 제1 몰드 희생막(111)에 대해 식각 선택비를 가져 제1 예비 채널(pCH1)을 형성하는 식각 정지막으로 기능할 수 있다. 식각 정지막(102)은 추후 채널 구조체(CH)가 형성될 위치에 형성될 수 있다. 몇몇 실시예에서 식각 정지막(102)은 추후 채널 구조체(CH)가 형성될 위치 각각에 형성될 수 있다.
도 15를 참조하면, 반도체 층(101) 상에 제1 예비 몰드(pMS1)가 형성될 수 있다. 제1 예비 몰드(pMS1)는 반도체 층(101)의 제1 면(101a) 상에 형성될 수 있다. 제1 예비 몰드(pMS1)는 반도체 층(101) 상에 교대로 적층되는 복수의 제1 몰드 절연막(112) 및 복수의 제1 몰드 희생막(111)을 포함할 수 있다. 제1 몰드 희생막(111)은 제1 몰드 절연막(112)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제1 몰드 절연막(112)은 실리콘 산화막을 포함할 수 있고, 제1 몰드 희생막(111)은 실리콘 질화막을 포함할 수 있다.
제2 영역(R2) 상의 제1 예비 몰드(pMS1)는 계단형으로 패터닝될 수 있다. 이에 따라, 제2 영역(R2) 상의 제1 예비 몰드(pMS1)는 계단형으로 적층될 수 있다.
반도체 층(101)의 제1 면(101a) 상에 제1 예비 몰드(pMS1)를 덮는 제1 층간 절연막(142)이 형성될 수 있다. 제1 영역(R1) 상의 제1 예비 몰드(pMS1) 및 제1 층간 절연막(142)을 관통하는 제1 예비 채널(pCH1), 제2 영역(R2) 상의 제1 예비 몰드(pMS1) 및 제1 층간 절연막(142)을 관통하는 제1 예비 셀 컨택(151)과 제1 예비 더미 채널(pDCH1), 및 제3 영역(R3) 상의 제1 예비 몰드(pMS1) 및 제1 층간 절연막(142)을 관통하는 제1 예비 입출력 컨택(171)이 형성될 수 있다. 제1 예비 채널(pCH1)은 식각 정지막(102) 상에 형성될 수 있다. 제1 예비 채널(pCH1)은 식각 정지막(102)의 일부를 관통할 수 있고, 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서 제1 예비 채널(pCH1)의 바닥면(pCH1_BS)은 식각 정지막(102) 내에 배치될 수 있다. 제1 예비 셀 컨택(151), 제1 예비 더미 채널(pDCH1) 및 제1 예비 입출력 컨택(171)은 반도체 층(101) 상에 형성될 수 있다.
제1 예비 셀 컨택(151), 제1 예비 더미 채널(pDCH1) 및 제1 예비 입출력 컨택(171)은 반도체 층(101)의 일부를 관통할 수 있다. 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서, 제1 예비 셀 컨택(151)의 바닥면(151_BS), 제1 예비 더미 채널(pDCH1)의 바닥면(pDCH1_BS) 및 제1 예비 입출력 컨택(171)의 바닥면(171'_BS)은 반도체 층(101) 내에 배치될 수 있으며, 제1 예비 채널(pCH1)의 바닥면(pCH1_BS)보다 반도체 층(101)의 제2 면(101b)과 가까울 수 있다.
제1 예비 채널(pCH1), 제1 예비 셀 컨택(151), 제1 예비 더미 채널(pDCH1) 및 제1 예비 입출력 컨택(171)은 제1 몰드 희생막(111) 및 제1 몰드 절연막(112)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어 제1 예비 채널(pCH1), 제1 예비 셀 컨택(151), 제1 예비 더미 채널(pDCH1) 및 제1 예비 입출력 컨택(171)은 폴리 실리콘을 포함할 수 있다.
제1 예비 몰드(pMS1) 상에 제2 예비 몰드(pMS2)가 형성될 수 있다. 제2 예비 몰드(pMS2)는 제1 예비 몰드(pMS1) 상에 교대로 적층되는 복수의 제2 몰드 절연막(114) 및 복수의 제2 몰드 희생막(113)을 포함할 수 있다. 제2 예비 몰드(pMS2)를 형성하는 것은 제1 예비 몰드(pMS1)를 형성하는 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
제1 층간 절연막(142) 상에 제2 예비 몰드(pMS2)를 덮는 제2 층간 절연막(144)이 형성될 수 있다. 제1 영역(R1) 상의 제2 예비 몰드(pMS2) 및 제2 층간 절연막(144)을 관통하는 제2 예비 채널(pCH2), 제2 영역(R2) 상의 제2 예비 몰드(pMS2) 및 제2 층간 절연막(144)을 관통하는 제2 예비 셀 컨택(152)과 제2 예비 더미 채널(pDCH2), 및 제3 영역(R3) 상의 제2 예비 몰드(pMS2) 및 제2 층간 절연막(144)을 관통하는 제2 예비 입출력 컨택(172)이 형성될 수 있다. 이에 따라 예비 채널(pCH), 예비 셀 컨택(150'), 더미 예비 채널(pDCH) 및 예비 입출력 컨택(170')이 형성될 수 있다. 제2 예비 채널(pCH2), 제2 예비 셀 컨택(152), 제2 예비 더미 채널(pDCH2), 및 제2 예비 입출력 컨택(172)을 형성하는 것은 각각 제1 예비 채널(pCH1), 제1 예비 셀 컨택(151), 제1 예비 더미 채널(pDCH1), 및 제1 예비 입출력 컨택(171)을 형성하는 것과 각각 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
도 16을 참조하면, 채널 구조체(CH), 셀 컨택(150), 더미 채널 구조체(DCH) 및 입출력 컨택(170)이 형성될 수 있다.
예를 들어, 예비 채널(pCH), 예비 셀 컨택(150'), 더미 예비 채널(pDCH) 및 예비 입출력 컨택(170')이 선택적으로 제거될 수 있다. 예비 채널(pCH), 예비 셀 컨택(150'), 더미 예비 채널(pDCH) 및 예비 입출력 컨택(170')이 제거된 영역 각각을 대체하는 채널 구조체(CH), 셀 컨택(150), 더미 채널 구조체(DCH) 및 입출력 컨택(170)이 각각 형성될 수 있다. 이에 따라 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서, 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US) 및 입출력 컨택(170)의 상면(170_US)은 채널 구조체(CH)의 상면(CH_US)보다 반도체 층(101)의 제2 면(101b)과 가까울 수 있다. 예를 들어, 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US) 및 입출력 컨택(170)의 상면(170_US)은 실질적으로 동일 평면 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 17을 참조하면, 워드 라인 절단 구조체(WLC)가 형성될 수 있다. 워드 라인 절단 구조체(WLC)는 제1 방향(도 3의 X)으로 연장되어 제1 예비 몰드(pMS1) 및 제2 예비 몰드(pMS2)를 절단할 수 있다. 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서, 워드 라인 절단 구조체(WLC)의 상면(WLC_US)은 채널 구조체(CH)의 상면(CH_US)보다 반도체 층(101)의 제2 면(101b)과 가까울 수 있다. 워드 라인 절단 구조체(WLC)의 상면(WLC_US)은 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US) 및 입출력 컨택(170)의 상면(170_US) 중 적어도 어느 하나와 실질적으로 동일 평면 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)이 형성될 수 있다. 예를 들어, 워드 라인 절단 구조체(WLC)에 의해 노출되는 제1 및 제2 몰드 희생막(111, 113)이 선택적으로 제거될 수 있다. 이어서, 제1 및 제2 몰드 희생막(111, 113)이 제거된 영역을 대체하는 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL)이 형성될 수 있다. 이를 통해, 복수의 제1 게이트 전극들(GSL, WL11~WL1n)을 포함하는 제1 몰드 구조체(MS1) 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)을 포함하는 제2 몰드 구조체(MS2)가 형성될 수 있다. 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)가 형성된 후에, 워드 라인 절단 구조체(WLC)는 절연 물질로 채워질 수 있다.
도 18을 참조하면, 채널 패드(136) 상에 비트 라인 컨택(160)이 형성될 수 있다. 셀 컨택(150) 상에 제1 컨택(155)이 형성될 수 있다. 입출력 컨택(170) 상에 제2 컨택(175)이 형성될 수 있다. 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 비트 라인 컨택(160)을 통해 채널 패드(136)와 전기적으로 연결될 수 있고, 제1 컨택(155)을 통해 셀 컨택(150)과 전기적으로 연결될 수 있고, 제2 컨택(175)을 통해 입출력 컨택(170)과 전기적으로 연결될 수 있다.
제1 본딩 컨택(185)과 제1 본딩 메탈(190)이 형성될 수 있다. 제1 본딩 메탈(190)은 제1 본딩 컨택(185)을 통해 비트 라인(BL)과 전기적으로 연결될 수 있다.
이어서, 페리 구조체(PERI) 상에 셀 구조체(CELL)가 적층될 수 있다. 반도체 층(101)의 제1 면(101a)과 페리 기판(200)의 전면이 대향하도록 적층될 수 있다. 제1 본딩 메탈(190)과 제2 본딩 메탈(290)이 서로 본딩될 수 있다. 이에 따라 셀 구조체(CELL)는 페리 구조체(PERI) 상에 적층될 수 있다.
도 19 도 20을 참조하면, 셀 기판(100)이 제거될 수 있다. 이어서 식각 정지막(102)이 제거되어 트렌치(101t)가 형성될 수 있다. 이에 따라 채널 구조체(CH)의 상면(CH_US)이 노출될 수 있다. 구체적으로 채널 구조체(CH)의 정보 저장막(132)의 일부가 노출될 수 있다. 즉, 채널 구조체(CH)의 일단만이 노출되고, 워드 라인 절단 구조체(WLC), 셀 컨택(150), 더미 채널 구조체(DCH) 및 입출력 컨택(170)은 노출되지 않는다.
도 21 및 도 22를 참조하면, 노출된 정보 저장막(132)의 일부가 제거될 수 있다. 이에 따라 채널막(130)이 노출될 수 있다. 채널막(130)의 상면(130_US)과 채널막(130)의 측면의 적어도 일부가 노출될 수 있다. 또한 정보 저장막(132)의 상면(132_US)이 노출될 수 있다. 몇몇 실시예에서, 정보 저장막(132)의 상면(132_US)은 반도체 층(101)의 제1 면(101a)과 실질적으로 동일 평면 상에 배치될 수 있다.
이어서 도 4 및 도 5를 참조하면, 반도체 층(101)의 제2 면(102b) 상에 소오스 구조체(105)가 형성될 수 있다. 플러그(103)는 트렌치(101t)를 채울 수 있고, 플레이트(104)는 반도체 층(101)의 제2 면(102b)을 덮을 수 있다.
이어서, 소오스 구조체(105) 상에 제1 절연층(106)이 형성될 수 있다. 제1 절연층(106), 소오스 구조체(105) 및 반도체 층(101)을 관통하는 입출력 비아(370)가 형성될 수 있다. 입출력 비아(370) 상에 제1 입출력 패드(195)가 형성될 수 있다.
또는 도 21 및 도 23을 참조하면, 트렌치(101t)에 의해 노출된 정보 저장막(132)의 일부가 제거될 수 있다. 이에 따라 정보 저장막(132)의 상면(132_US)은 반도체 층(101)의 제1 면(101a)보다 하측에 배치될 수 있다. 또한 게이트 전극(ECL)의 적어도 일부가 노출될 수 있다.
이어서 도 6 및 도 7을 참조하면, 반도체 층(101)의 제2 면(102b) 상에 소오스 구조체(105)가 형성될 수 있다. 플러그(103)는 트렌치(101t)를 채울 수 있고, 플레이트(104)는 반도체 층(101)의 제2 면(102b)을 덮을 수 있다. 이어서, 제1 절연층(106), 입출력 비아(370) 및 제1 입출력 패드(195)가 형성될 수 있다.
한편, 정보 저장막(132)의 일부를 제거하여 채널막(130)의 일단을 노출시키는 공정에서, 채널 구조체(CH)의 일단 뿐만 아니라 워드 라인 절단 구조체(WLC)의 일단, 셀 컨택(150)의 일단, 더미 채널 구조체(DCH)의 일단 및 입출력 컨택(170)의 일단 또한 노출되는 경우, 정보 저장막(132)의 일부를 제거하는 공정에 의해 워드 라인 절단 구조체(WLC)의 일단, 셀 컨택(150)의 일단, 더미 채널 구조체(DCH)의 일단 및 입출력 컨택(170)의 일단의 적어도 일부 또한 제거될 수 있다. 예를 들어, 상기 공정에 의해 셀 컨택(150)의 제1 스페이서막(153)의 일부 및/또는 입출력 컨택(170)의 제2 스페이서막(173)의 일부가 제거될 수 있고, 제1 스페이서막(153) 및 제2 스페이서막(173) 상에 소오스 구조체(105)가 형성될 수 있다. 이 때 제1 스페이서막(153) 및 제2 스페이서막(173)의 식각으로 인해, 소오스 구조체(105)와 셀 컨택(150)의 제1 필링막(154)의 거리 및 소오스 구조체(105)와 제2 필링막(174)의 거리가 감소할 수 있다. 또한 상기 공정에 의해 더미 채널 구조체(DCH)의 일단 및/또는 워드 라인 절단 구조체(WLC)의 일단에 보이드가 형성될 수 있고, 상기 보이드에 소오스 구조체(105)가 형성될 수 있다. 이에 따라 소오스 구조체(105)와 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n, SSL) 사이의 거리가 감소할 수 있다. 이에 따라 반도체 메모리 장치에 불량이 발행할 수 있다.
하지만, 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법에서, 정보 저장막(132)의 일부를 제거하여 채널막(130)의 일단을 노출시키는 공정은 채널 구조체(CH)의 일단만이 노출된 상태에서 진행될 수 있다. 즉, 상기 공정에서 셀 컨택(150), 입출력 컨택(170), 워드 라인 절단 구조체(WLC) 및 더미 채널 구조체(DCH)는 노출되지 않는다. 따라서 셀 컨택(150), 입출력 컨택(170), 워드 라인 절단 구조체(WLC) 및 더미 채널 구조체(DCH)의 식각을 방지할 수 있어, 반도체 메모리 장치의 불량을 방지할 수 있다.
도 24 내지 도 27은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다. 설명의 편의 상 도 1 내지 도 23을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 24는 도 14 이후의 단계를 설명하기 위한 도면이다.
도 24를 참조하면, 식각 정지막(102)은 추후 소오스 컨택(180)이 형성될 위치에 더 형성될 수 있다. 제1 예비 소오스 컨택(181)은 제1 예비 몰드(pMS1) 및 제1 층간 절연막(142)을 관통할 수 있다. 제1 예비 소오스 컨택(181)은 식각 정지막(102) 상에 형성될 수 있다. 제1 예비 소오스 컨택(181)은 식각 정지막(102)의 일부를 관통할 수 있고, 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서 제1 예비 소오스 컨택(181)의 바닥면(181_BS)은 식각 정지막(102) 내에 배치될 수 있다. 제1 예비 소오스 컨택(181)의 바닥면(181_BS)은 제1 예비 채널(pCH1)의 바닥면(pCH1_BS)과 실질적으로 동일 평면 상에 배치될 수 있다.
제2 예비 소오스 컨택(182)은 제2 예비 몰드(pMS2) 및 제2 층간 절연막(144)을 관통할 수 있다. 이에 따라 예비 소오스 컨택(181)이 형성될 수 있다.
도 25를 참조하면, 소오스 컨택(180)이 더 형성될 수 있다. 예를 들어, 예비 소오스 컨택(180')이 선택적으로 더 제거될 수 있다. 예비 소오스 컨택(180')이 제거된 영역을 대체하는 소오스 컨택(180)이 형성될 수 있다. 제4 필링막(184)은 제4 스페이서막(183)에 의해 정의된 트렌치를 채울 수 있다. 이에 따라 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서, 소오스 컨택(180)의 상면(180_US)은 채널 구조체(CH)의 상면(CH_US)보다 반도체 층(101)의 제2 면(101b)과 가까울 수 있다. 예를 들어, 소오스 컨택(180)의 상면(180_US)은 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US) 및 입출력 컨택(170)의 상면(170_US) 중 적어도 하나와 실질적으로 동일 평면 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 26을 참조하면, 복수의 게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL), 워드 라인 절단 구조체(WLC)가 형성될 수 있다. 워드 라인 페리 구조체(PERI) 상에 셀 구조체(CELL)가 적층될 수 있다.
도 27을 참조하면, 셀 기판(100)이 제거될 수 있다. 이어서 식각 정지막(102)이 제거되어 트렌치(101t)가 형성될 수 있다. 이에 따라 소오스 컨택(180)의 일부가 더 노출될 수 있다. 구체적으로 제4 스페이서막(183)의 일부가 더 노출될 수 있다.
이어서 노출된 제4 스페이서막(183)의 일부가 더 제거될 수 있다. 이에 따라 제4 필링막(184)의 일부가 노출될 수 있다. 제4 필링막(184)의 측면과 상면(184_US)이 노출될 수 있다. 제4 스페이서막(183)의 상면은 반도체 층(101)의 제1 면(101a)과 실질적으로 동일 평면 상에 배치될 수 있다.
이어서 도 10을 참조하면, 소오스 구조체(105), 제1 절연층(106), 입출력 비아(370) 및 제1 입출력 패드(195)가 형성될 수 있다. 플러그(103)는 제4 필링막(184)과 접촉할 수 있다.
도 28 내지 도 34는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다. 설명의 편의 상 도 1 내지 도 23을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 32는 도 31의 R 영역의 확대도이고, 도 34는 도 33의 R 영역의 확대도이다.
도 28을 참조하면, 반도체 층(101) 내 식각 정지막(102)이 형성될 수 있다. 식각 정지막(102)은 예를 들어 추후 설명할 제1 몰드 절연막(112) 및 제1 몰드 희생막(111)에 대해 식각 선택비를 가져 제1 예비 채널(pCH1)을 형성하는 식각 정지막으로 기능할 수 있다. 식각 정지막(102)은 추후 채널 구조체(CH)가 형성될 위치가 아닌 위치에 형성될 수 있다. 식각 정지막(102)은 예를 들어 추후 셀 컨택(150), 더미 채널 구조체(DCH), 워드 라인 절단 구조체(WLC) 및 입출력 컨택(170)이 형성될 위치에 형성될 수 있다. 몇몇 실시예에서 식각 정지막(102)은 추후 셀 컨택(150), 더미 채널 구조체(DCH), 워드 라인 절단 구조체(WLC) 및 입출력 컨택(170)이 형성될 위치 각각에 형성될 수 있다.
도 29를 참조하면, 반도체 층(101) 상에 예비 채널(pCH)이 형성될 수 있고, 각각의 식각 정지막(102) 상에, 예비 셀 컨택(150'), 예비 더미 채널(pDCH) 및 예비 입출력 컨택(170')이 형성될 수 있다.
제1 예비 채널(pCH1)은 반도체 층(101)의 일부를 관통할 수 있고, 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서 제1 예비 채널(pCH1)의 바닥면(pCH1_BS)은 반도체 층(101) 내에 배치될 수 있다. 예비 셀 컨택(150'), 예비 더미 채널(pDCH) 및 예비 입출력 컨택(170')은 식각 정지막(102)의 일부를 관통할 수 있다. 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서, 제1 예비 셀 컨택(151)의 바닥면(151_BS), 제1 예비 더미 채널(pDCH1)의 바닥면(pDCH1_BS) 및 제1 예비 입출력 컨택(171)의 바닥면(171'_BS)은 식각 정지막(102) 내에 배치될 수 있으며, 제1 예비 채널(pCH1)의 바닥면(pCH1_BS)보다 반도체 층(101)의 제2 면(101b)과 멀 수 있다.
도 30을 참조하면, 채널 구조체(CH), 셀 컨택(150), 더미 채널 구조체(DCH) 및 입출력 컨택(170)이 형성될 수 있다. 복수의 게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL), 워드 라인 절단 구조체(WLC)가 형성될 수 있다. 이에 따라 반도체 층(101)의 제1 면(101a)으로부터 제2 면(101b)을 향하는 방향에서, 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US), 입출력 컨택(170)의 상면(170_US) 및 워드 라인 구조체(WLC)의 상면(WLC_US)은 채널 구조체(CH)의 상면(CH_US)보다 반도체 층(101)의 제2 면(101b)과 멀 수 있다. 예를 들어, 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US), 입출력 컨택(170)의 상면(170_US) 및 워드 라인 구조체(WLC)의 상면(WLC_US)은 실질적으로 동일 평면 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
페리 구조체(PERI) 상에 셀 구조체(CELL)가 적층될 수 있다.
도 31 및 도 32를 참조하면, 셀 기판(100)이 제거된 후 반도체 층(101) 이 제거될 수 있다. 이에 따라 채널 구조체(CH)의 일부가 노출될 수 있다. 구체적으로 정보 저장막(132)의 일부가 노출될 수 있다. 제1 몰드 구조체(MS1)의 제3 방향(Z)으로의 상면 또한 노출될 수 있다.
도 33 및 도 34를 참조하면, 노출된 정보 저장막(132)의 일부가 제거될 수 있다. 이에 따라 채널막(130)이 노출될 수 있다. 채널막(130)의 상면(130_US)과 채널막(130)의 측면의 적어도 일부가 노출될 수 있다. 또한 정보 저장막(132)의 상면(132_US)이 노출될 수 있다. 몇몇 실시예에서, 정보 저장막(132)의 상면(132_US)은 반도체 층(101)의 제1 면(101a)과 실질적으로 동일 평면 상에 배치될 수 있다.
이어서 도 11을 참조하면, 제1 몰드 구조체(MS1)의 상면 상에 소오스 구조체(105)가 형성될 수 있다. 소오스 구조체(105)는 제1 몰드 구조체(MS1)의 상면 상에서, 식각 정지막(120) 사이를 채울 수 있다. 이어서, 제1 절연층(106), 입출력 비아(370) 및 제1 입출력 패드(195)가 형성될 수 있다.
도 35 내지 도 41는 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 단면도들이다. 설명의 편의 상 도 1 내지 도 23을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 39는 도 38의 S 영역의 확대도이고, 도 41은 도 40의 S 영역의 확대도이다.
도 35를 참조하면, 서로 반대되는 제5 면(100a)과 제7 면(100c)을 포함하는 셀 기판(100)이 제공될 수 있다.
셀 기판(100) 내 식각 정지막(102)이 형성될 수 있다. 예를 들어 셀 기판(100)의 제5 면(100a)으로부터 연장되는 트렌치(100t)가 형성된 후, 트렌치(100t)를 채우는 식각 정지막(102)이 형성될 수 있다. 셀 기판(100)의 제7 면(100b)으로부터 제5 면(100a)을 향하는 방향에서 트렌치(100t)의 바닥면은 셀 기판(100) 내 배치될 수 있다.
도 36을 참조하면, 셀 기판(100)의 제5 면(100a) 상에 제1 및 제2 예비 몰드(pMS1, pMS2)이 형성될 수 있다. 식각 정지막(102) 상에 예비 채널(pCH)이 형성될 수 있고, 각각의 셀 기판(100) 상에, 예비 셀 컨택(150'), 예비 더미 채널(pDCH) 및 예비 입출력 컨택(170')이 형성될 수 있다.
제1 예비 채널(pCH1)은 셀 기판(100)의 일부를 관통할 수 있고, 셀 기판(100)의 제5 면(100a)으로부터 제7 면(100c)을 향하는 방향에서 제1 예비 채널(pCH1)의 바닥면(pCH1_BS)은 셀 기판(100) 내에 배치될 수 있다. 예비 셀 컨택(150'), 예비 더미 채널(pDCH) 및 예비 입출력 컨택(170')은 식각 정지막(102)의 일부를 관통할 수 있다. 셀 기판(100)의 제5 면(100a)으로부터 제7 면(100c)을 향하는 방향에서, 제1 예비 셀 컨택(151)의 바닥면(151_BS), 제1 예비 더미 채널(pDCH1)의 바닥면(pDCH1_BS) 및 제1 예비 입출력 컨택(171)의 바닥면(171'_BS)은 식각 정지막(102) 내에 배치될 수 있으며, 제1 예비 채널(pCH1)의 바닥면(pCH1_BS)보다 셀 기판(100)의 제7 면(100c)과 가까울 수 있다.
도 37을 참조하면, 채널 구조체(CH), 셀 컨택(150), 더미 채널 구조체(DCH) 및 입출력 컨택(170)이 형성될 수 있다. 복수의 게이트 전극(GSL, WL11~WL1n, WL21~WL2n, SSL), 워드 라인 절단 구조체(WLC)가 형성될 수 있다. 이에 따라 셀 기판(100)의 제5 면(100a)으로부터 제7 면(100c)을 향하는 방향에서, 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US), 입출력 컨택(170)의 상면(170_US) 및 워드 라인 구조체(WLC)의 상면(WLC_US)은 채널 구조체(CH)의 상면(CH_US)보다 셀 기판(100)의 제5 면(100a)과 멀 수 있다. 예를 들어, 셀 컨택(150)의 상면(150_US), 더미 채널 구조체(DCH)의 상면(DCH_US), 입출력 컨택(170)의 상면(170_US) 및 워드 라인 구조체(WLC)의 상면(WLC_US)은 실질적으로 동일 평면 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
페리 구조체(PERI) 상에 셀 구조체(CELL)가 적층될 수 있다.
도 38 및 도 39를 참조하면, 이어서, 셀 기판(100)의 일부가 식각될 수 있다. 셀 기판(100)의 제7 면(100c)으로부터 셀 기판(100)이 식각될 수 있다. 이에 따라 셀 기판(100)은 서로 반대되는 제5 면(100a)과 제6 면(100b)을 포함할 수 있다. 식각 정지막(102)은 셀 기판(100)을 식각하는 공정에서 식각 정지막으로 기능할 수 있다. 셀 기판(100)의 제6 면(100b)은 식각 정지막(102)의 상면을 노출시킬 수 있다. 셀 기판(100)의 제6 면(100b)과 식각 정지막(102)의 상면은 예를 들어 실질적으로 동일 평면 상에 배치될 수 있다.
이어서, 식각 정지막(102)이 제거되어 트렌치(100t)가 형성될 수 있다. 이에 따라 채널 구조체(CH)의 상면(CH_US)이 노출될 수 있다. 구체적으로 채널 구조체(CH)의 정보 저장막(132)의 일부가 노출될 수 있다.
도 40 및 도 41을 참조하면, 노출된 정보 저장막(132)의 일부가 제거될 수 있다. 이에 따라 채널막(130)이 노출될 수 있다. 채널막(130)의 상면(130_US)과 채널막(130)의 측면의 적어도 일부가 노출될 수 있다. 또한 정보 저장막(132)의 상면(132_US)이 노출될 수 있다. 몇몇 실시예에서, 정보 저장막(132)의 상면(132_US)은 셀 기판(100)의 제5 면(100a)과 실질적으로 동일 평면 상에 배치될 수 있다.
이어서 도 13을 참조하면, 셀 기판(100)의 제6 면(100b) 상에 소오스 구조체(105)가 형성될 수 있다. 플러그(103)는 트렌치(100t)를 채울 수 있고, 플레이트(104)는 셀 기판(100)의 제6 면(100b)을 덮을 수 있다.
이어서, 소오스 구조체(105) 상에 제1 절연층(106)이 형성될 수 있다. 제1 절연층(106), 소오스 구조체(105) 및 반도체 층(101)을 관통하는 입출력 비아(370)가 형성될 수 있다. 입출력 비아(370) 상에 제1 입출력 패드(195)가 형성될 수 있다.
도 42는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다. 도 43은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다. 도 44은 도 43의 I-I를 따라 절단한 개략적인 단면도이다. 설명의 편의 상 도 1 내지 도 13을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 42를 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 반도체 메모리 장치(1100) 및 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 메모리 장치(1100)는 비휘발성 메모리 장치(예컨대, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 13을 이용하여 상술한 반도체 메모리 장치일 수 있다. 반도체 메모리 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
제1 구조물(1100F)은 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33)), 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35)) 및 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))을 포함하는 주변 회로 구조물일 수 있다. 제1 구조물(1100F)은 예를 들어, 도 1 내지 도 13을 이용하여 상술한 페리 구조체(PERI)에 대응될 수 있다.
제2 구조물(1100S)은 도 2를 이용하여 상술한 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다. 셀 스트링(CSTR)들은 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 디코더 회로(1110)에 연결될 수 있다. 또한, 셀 스트링(CSTR)들은 비트 라인(BL)들을 통해 페이지 버퍼(1120)에 연결될 수 있다. 제2 구조물(1100S)은 예를 들어, 도 1 내지 도 13을 이용하여 상술한 셀 구조체(CELL)에 대응될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL) 및 셀 스트링(CSTR)들은, 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)들을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 제1 연결 배선(1115)은 예를 들어, 도 1 내지 도 13을 이용하여 상술한 셀 컨택(150)에 대응될 수 있다. 즉, 셀 컨택(150)은 게이트 전극들(GSL, WL, SSL)과 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33))를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 비트 라인(BL)들은 제2 연결 배선(1125)들을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 제2 연결 배선(1125)은 예를 들어, 도 1 내지 도 13을 이용하여 상술한 비트 라인 컨택(160)에 대응될 수 있다. 즉, 비트 라인 컨택(160)은 비트 라인(BL)들과 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35))를 전기적으로 연결할 수 있다.
반도체 메모리 장치(1100)는 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))과 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다. 연결 배선(1135)은 예를 들어, 도 1 내지 도 13을 이용하여 입출력 컨택(170)에 대응될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 반도체 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 메모리 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 메모리 장치(1100)를 제어할 수 있다.
도 43 및 도 44를 참조하면, 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)를 포함할 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 42의 입출력 패드(1101)에 해당할 수 있다.
몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
몇몇 실시예에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 40과 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 도 1 내지 도 13을 이용하여 상술한 반도체 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩들(2200) 각각은 도 1 내지 13을 이용하여 상술한 페리 구조체(PERI) 및 페리 구조체(PERI) 상에 적층되는 셀 구조체(CELL)를 포함할 수 있다. 예시적으로, 셀 구조체(CELL)는 도 1 내지 13을 이용하여 상술한 제1 절연층(106), 소오스 구조체(105) 및 반도체 층(101)을 포함하는 구조체(107), 몰드 구조체(MS1, MS2), 채널 구조체(CH), 비트 라인(BL), 셀 컨택(150) 및 워드 라인 절단 구조체(WLC)를 포함할 수 있다. 페리 구조체(PERI) 및 셀 구조체(CELL)는 제1 본딩 메탈(190) 및 제2 본딩 메탈(290)을 통해 상호 본딩될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 셀 기판 101: 반도체 층
102: 식각 정지막 103: 플러그
104: 플레이트 105: 소오스 구조체
106, 202: 제1 및 제2 절연층 MS1, MS2: 몰드 구조체
142, 144, 240: 제1 내지 제3 층간 절연막
150: 셀 컨택 170: 입출력 컨택
CH: 채널 구조체 DCH: 더미 채널 구조체
WLC: 워드 라인 절단 구조체

Claims (20)

  1. 제1 면 및 상기 제1 면과 제1 방향으로 반대되는 제2 면을 포함하는 반도체 층;
    상기 반도체 층의 상기 제2 면 상의 플레이트와, 상기 플레이트로부터 상기 반도체 층을 관통하는 플러그를 포함하는 소오스 구조체;
    상기 반도체 층의 상기 제1 면 상에 차례로 적층되는 복수의 게이트 전극; 및
    상기 복수의 게이트 전극을 관통하고 상기 플러그 상에 배치되어 상기 소오스 구조체와 전기적으로 연결되는 채널 구조체를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 플러그의 폭은 상기 반도체 층의 상기 제2 면으로부터 상기 제1 면을 향할수록 커지는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 플러그는, 서로 이격된 제1 플러그와 제2 플러그를 포함하고,
    상기 채널 구조체는, 상기 제1 플러그 상에 배치되는 제1 채널 구조체와, 상기 제2 플러그 상에 배치되는 제2 채널 구조체를 포함하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 채널 구조체는, 상기 플러그 상에 서로 이격되어 배치되는 제1 채널 구조체와 제2 채널 구조체를 포함하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 채널 구조체의 상기 제1 방향으로의 최상면은 상기 플러그 내에 배치되는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 반도체 층의 상기 제1 면 상에, 상기 복수의 게이트 전극을 절단하는 워드 라인 절단 구조체를 더 포함하고,
    상기 워드 라인 절단 구조체의 상기 제1 방향으로의 상면은 상기 반도체 층 내에 배치되는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 워드 라인 절단 구조체의 상기 제1 방향으로의 상면은 상기 채널 구조체의 상기 제1 방향으로의 최상면보다 상기 반도체 층의 상기 제2 면과 가까운 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 워드 라인 절단 구조체는 상기 소오스 구조체와 이격되는 반도체 메모리 장치.
  9. 제 1항에 있어서,
    상기 복수의 게이트 전극을 관통하여 상기 복수의 게이트 전극 중 적어도 하나와 전기적으로 연결되는 셀 컨택을 더 포함하고,
    상기 셀 컨택의 상기 제1 방향으로의 상면은 상기 반도체 층 내에 배치되는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 셀 컨택의 상기 제1 방향으로의 상면은 상기 채널 구조체의 상기 제1 방향으로의 최상면보다 상기 반도체 층의 상기 제2 면과 가까운 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 셀 컨택은 상기 소오스 구조체와 이격되는 반도체 메모리 장치.
  12. 제 1항에 있어서,
    상기 복수의 게이트 전극을 관통하여 상기 소오스 구조체와 전기적으로 연결되는 소오스 컨택을 더 포함하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 소오스 컨택의 상기 제1 방향으로의 최상면은 상기 플러그 내에 배치되는 반도체 메모리 장치.
  14. 제 1항에 있어서,
    상기 복수의 게이트 전극 중 상기 반도체 층의 상기 제1 면과 가장 가까운 게이트 전극은 상기 제1 면과 대향하는 제3 면을 포함하고,
    상기 게이트 전극의 상기 제3 면은 상기 플러그의 상기 제1 방향으로의 최하면보다 상기 반도체 층의 상기 제1 면과 가까운 반도체 메모리 장치.
  15. 제 1항에 있어서,
    상기 채널 구조체는 상기 반도체 층의 상기 제1 면으로부터 상기 제2 면을 향할수록 폭이 작아지는 부분을 포함하는 반도체 메모리 장치.
  16. 페리 구조체; 및
    상기 페리 구조체 상에 적층되는 셀 구조체를 포함하고,
    상기 셀 구조체는,
    상기 페리 구조체와 대향하는 제1 면 및 상기 제1 면과 제1 방향으로 반대되는 제2 면을 포함하는 반도체 층과,
    상기 반도체 층의 상기 제2 면 상의 플레이트와 상기 플레이트로부터 상기 반도체 층을 관통하는 플러그를 포함하는 소오스 구조체와,
    상기 반도체 층의 상기 제1 면 상에 차례로 적층되는 복수의 게이트 전극을 포함하는 몰드 구조체와,
    상기 복수의 게이트 전극을 관통하고, 상기 소오스 구조체와 전기적으로 연결되는 채널 구조체와,
    상기 페리 구조체와 상기 몰드 구조체 사이에, 상기 채널 구조체와 전기적으로 연결되는 비트 라인과,
    상기 몰드 구조체 상에 상기 복수의 게이트 전극과 전기적으로 연결되는 복수의 셀 컨택과,
    상기 몰드 구조체를 관통하여 상기 복수의 게이트 전극을 절단하는 워드 라인 절단 구조체와,
    상기 몰드 구조체를 관통하는 더미 채널 구조체를 포함하고,
    상기 몰드 구조체, 상기 복수의 셀 컨택 및 상기 워드 라인 구조체는 상기 반도체 층에 의해 상기 소오스 구조체의 상기 플레이트와 이격되고,
    상기 채널 구조체는 상기 플러그 상에 배치되는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 제1 방향에서, 상기 채널 구조체의 최상면은, 상기 복수의 셀 컨택의 상면, 상기 워드 라인 절단 구조체의 상면, 및 상기 더미 채널 구조체의 상면과 다른 높이에 배치되는 반도체 메모리 장치.
  18. 메인 기판;
    상기 메인 기판 상에, 페리 구조체 및 상기 페리 구조체 상에 적층되는 셀 구조체를 포함하는 반도체 메모리 장치; 및
    상기 메인 기판 상에, 상기 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하고,
    상기 셀 구조체는,
    제1 면 및 상기 제1 면과 제1 방향으로 반대되는 제2 면을 포함하는 베이스 층과,
    상기 베이스 층을 관통하는 플러그를 포함하는 소오스 구조체와,
    상기 베이스 층의 상기 제1 면 상에, 차례로 적층된 복수의 게이트 전극과,
    상기 플러그 상에, 상기 복수의 게이트 전극을 관통하여 상기 소오스 구조체와 전기적으로 연결되는 채널 구조체와,
    상기 베이스 층 상에, 상기 복수의 게이트 전극을 관통하는 더미 채널 구조체와,
    상기 베이스 층 상에, 상기 복수의 게이트 전극을 절단하는 워드 라인 절단 구조체를 포함하고,
    상기 제1 방향에서, 상기 더미 채널 구조체의 상면 및 상기 워드 라인 절단 구조체의 상면은, 상기 채널 구조체의 최상면과 다른 높이에 배치되는 전자 시스템.
  19. 제 18항에 있어서,
    상기 베이스 층은 폴리 실리콘을 포함하고,
    상기 소오스 구조체는 상기 플러그와 연결되고 상기 베이스 층의 상기 제2 면 상에 배치되는 플레이트를 더 포함하고,
    상기 제1 방향에서, 상기 더미 채널 구조체의 상면 및 상기 워드 라인 절단 구조체의 상면은, 상기 채널 구조체의 최상면보다 상측에 배치되는 시스템.
  20. 제 18항에 있어서,
    상기 베이스 층은 실리콘 질화물 및 실리콘 산화물에 대해 식각 선택비를 갖는 물질을 포함하고,
    상기 제1 방향에서, 상기 채널 구조체의 최상면은 상기 더미 채널 구조체의 상면 및 상기 워드 라인 절단 구조체의 상면보다 상측에 배치되는 시스템.
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