KR20240015694A - 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20240015694A
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권동훈
민충기
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삼성전자주식회사
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Abstract

공정 단순화가 가능한 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는, 셀 기판, 셀 기판 상에, 서로 이격되어 차례로 적층되는 복수의 게이트 전극들을 포함하는 적층 구조체, 제1 방향으로 연장되어, 복수의 게이트 전극들과 교차하는 채널 구조체, 셀 기판 상에, 적층 구조체를 덮는 층간 절연막, 적층 구조체 상의 층간 절연막 내에, 제1 방향과 교차하는 제2 방향으로 연장되며, 채널 구조체와 접속되는 도전 라인, 층간 절연막 및 도전 라인을 덮는 식각 저지막, 식각 저지막을 덮는 제1 배선간 절연막, 식각 저지막 및 제1 배선간 절연막을 관통하여, 도전 라인과 접속되는 비아 구조체 및 비아 구조체 상에, 비아 구조체와 접속되는 배선 패턴을 포함하되, 비아 구조체는 식각 저지막 내의 콘택부와, 제1 배선간 절연막 내의 제1 확장부를 포함하고, 식각 저지막과 제1 배선간 절연막 간의 경계면에서, 콘택부의 제1 폭은 제1 확장부의 제2 폭보다 크다.

Description

반도체 메모리 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 메모리 장치 및 그를 포함하는 전자 시스템에 관한 것이다.
전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 메모리 장치가 요구됨에 따라, 반도체 메모리 장치의 데이터 저장 용량을 증가시킬 수 있는 방안들이 연구되고 있다. 반도체 메모리 장치의 데이터 저장 용량을 증가시키기 위한 방안 중 하나로서, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 메모리 장치가 제안되고 있다.
본 발명이 해결하고자 하는 과제는 공정 단순화가 가능한 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 공정 단순화가 가능한 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 실시예에 따른 반도체 메모리 장치는, 셀 기판, 셀 기판 상에, 서로 이격되어 차례로 적층되는 복수의 게이트 전극들을 포함하는 적층 구조체, 제1 방향으로 연장되어, 복수의 게이트 전극들과 교차하는 채널 구조체, 셀 기판 상에, 적층 구조체를 덮는 층간 절연막, 적층 구조체 상의 층간 절연막 내에, 제1 방향과 교차하는 제2 방향으로 연장되며, 채널 구조체와 접속되는 도전 라인, 층간 절연막 및 도전 라인을 덮는 식각 저지막, 식각 저지막을 덮는 제1 배선간 절연막, 식각 저지막 및 제1 배선간 절연막을 관통하여, 도전 라인과 접속되는 비아 구조체 및 비아 구조체 상에, 비아 구조체와 접속되는 배선 패턴을 포함하되, 비아 구조체는 식각 저지막 내의 콘택부와, 제1 배선간 절연막 내의 제1 확장부를 포함하고, 식각 저지막과 제1 배선간 절연막 간의 경계면에서, 콘택부의 제1 폭은 제1 확장부의 제2 폭보다 크다.
상기 다른 과제를 해결하기 위한 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상의 반도체 메모리 장치 및 메인 기판 상에, 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 반도체 메모리 장치는, 셀 기판과, 셀 기판 상에, 서로 이격되어 차례로 적층되는 복수의 게이트 전극들을 포함하는 적층 구조체와, 제1 방향으로 연장되어, 복수의 게이트 전극들과 교차하는 채널 구조체와, 셀 기판 상에, 적층 구조체를 덮는 층간 절연막과, 적층 구조체 상의 층간 절연막 내에, 제1 방향과 교차하는 제2 방향으로 연장되며, 채널 구조체와 접속되는 도전 라인과, 층간 절연막의 상면 및 도전 라인의 상면을 덮는 식각 저지막과, 식각 저지막을 덮는 제1 배선간 절연막과, 식각 저지막 및 제1 배선간 절연막을 관통하여, 도전 라인과 접속되는 비아 구조체, 및 비아 구조체 상에, 비아 구조체와 컨트롤러를 전기적으로 연결하는 배선 패턴을 포함하되, 비아 구조체는 식각 저지막 내의 콘택부와, 제1 배선간 절연막 내의 제1 확장부를 포함하고, 식각 저지막과 제1 배선간 절연막 간의 경계면에서, 콘택부의 제1 폭은 제1 확장부의 제2 폭보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적은 회로도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 4는 도 3의 A-A를 따라 절단한 단면도이다.
도 5는 도 4의 P 영역을 설명하기 위한 확대도이다.
도 6은 도 5의 Q1 영역을 설명하기 위한 확대도이다.
도 7은 도 5의 도전 라인과 비아 구조체를 설명하기 위한 평면도이다.
도 8 및 도 9는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 10 및 도 11은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 12 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다.
도 23은 본 발명의 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다.
도 24는 도 23의 I-I를 따라 절단한 개략적인 단면도이다.
본 명세서에서, 비록 제1, 제2, 상부, 및 하부 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다. 또한, 이하에서 언급되는 하부 소자나 구성요소는 본 발명의 기술적 사상 내에서 상부 소자나 구성요소일 수도 있음은 물론이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트 라인(BL), 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드 라인(WL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1~BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(33)는 선택된 메모리 셀 블록들(BLK1~BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적은 회로도이다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이(예컨대, 도 1의 20)는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함한다.
복수의 비트 라인(BL)들은 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 각각 제2 방향(Y)으로 연장되며, 서로 이격되어 제1 방향(X)을 따라 배열될 수 있다. 각각의 비트 라인(BL)들에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
각각의 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 4는 도 3의 A-A를 따라 절단한 단면도이다. 도 5는 도 4의 P 영역을 설명하기 위한 확대도이다. 도 6은 도 5의 Q1 영역을 설명하기 위한 확대도이다. 도 7은 도 5의 도전 라인과 비아 구조체를 설명하기 위한 평면도이다.
도 3 및 도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 메모리 셀 구조체(CELL), 주변 회로 구조체(PERI) 및 도전성 패드(390)를 포함할 수 있다.
메모리 셀 구조체(CELL)는 셀 어레이 영역(CA), 확장 영역(EA) 및 외부 영역(PA)을 포함할 수 있다.
셀 어레이 영역(CA)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(예컨대, 도 1의 20)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CA)에는 후술되는 셀 기판(102), 채널 구조체(CH), 게이트 전극들(112, 117) 및 도전 라인(185) 등이 배치될 수 있다.
확장 영역(EA)은 셀 어레이 영역(CA)의 주변에 배치될 수 있다. 예를 들어, 확장 영역(EA)은 제1 방향(X)에서 셀 어레이 영역(CA)과 인접할 수 있다. 확장 영역(EA)에는 후술되는 게이트 전극들(112, 117)이 계단형으로 적층될 수 있다.
외부 영역(PA)은 셀 어레이 영역(CA) 및 확장 영역(EA)을 둘러싸는 주변 영역일 수 있다. 예를 들어, 외부 영역(PA)은 제1 방향(X) 및/또는 제2 방향(Y)에서 셀 어레이 영역(CA) 및/또는 확장 영역(EA)과 인접할 수 있다. 외부 영역(PA)에는 후술되는 도전성 패드(390)가 배치될 수 있다.
셀 기판(102)은 도전 물질, 예를 들어, 불순물이 도핑된 폴리 실리콘, 금속 또는 금속 실리사이드(silicide) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 셀 기판(102)은 N형 불순물(예컨대, 인(P) 또는 비소(As) 등)이 도핑된 폴리 실리콘(poly-Si)을 포함할 수 있다. 소오스층(102)은 몇몇 실시예에 따른 반도체 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다.
셀 기판(102)은 서로 반대되는 제1 면(102a) 및 제2 면(102b)을 포함할 수 있다. 이하의 설명에서, 제1 면(102a)은 셀 기판(102)의 전면(front side)으로도 지칭될 수 있고, 제2 면(102b)은 셀 기판(102)의 후면(back side)으로도 지칭될 수 있다.
절연 기판(104)은 셀 기판(102)의 주변에 형성될 수 있다. 절연 기판(104)은 셀 어레이 영역(CA) 및/또는 외부 영역(PA)에 걸쳐서 셀 기판(102)의 주변에 절연 영역을 형성할 수 있다. 절연 기판(104)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
적층 구조체(SS1, SS2)는 셀 기판(102)의 제1 면(102a) 상에 형성될 수 있다. 적층 구조체(SS1, SS2)는 셀 기판(102) 상에 적층되는 복수의 게이트 전극들(112, 117) 및 복수의 몰드 절연막들(110, 115)을 포함할 수 있다. 각각의 게이트 전극들(112, 117) 및 각각의 몰드 절연막들(110, 115)은 수평 방향(예컨대, 제1 방향(X) 및 제2 방향(Y))으로 연장되는 층상 구조일 수 있다. 게이트 전극들(112, 117)은 몰드 절연막들(110, 115)에 의해 상호 이격되어 차례로 적층될 수 있다.
확장 영역(EA)의 게이트 전극들(112, 117)은 셀 기판(102) 상에 계단형으로 적층될 수 있다. 예를 들어, 확장 영역(EA)에서, 게이트 전극들(112, 117)이 제1 방향(X)으로 연장되는 길이는 셀 기판(102)으로부터 멀어짐에 따라 감소할 수 있다.
몇몇 실시예에서, 적층 구조체(SS1, SS2)는 셀 기판(102) 상에 차례로 적층되는 복수의 스택들(예컨대, 제1 스택(SS1) 및 제2 스택(SS2))을 포함할 수 있다. 셀 기판(102) 상에 적층되는 스택들의 개수는 2개인 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 셀 기판(102) 상에 적층되는 스택들의 개수는 3개 이상일 수도 있음은 물론이다.
제1 스택(SS1)은 셀 기판(102) 상에 교대로 적층되는 제1 몰드 절연막들(110) 및 제1 게이트 전극들(112)을 포함할 수 있다. 몇몇 실시예에서, 제1 게이트 전극들(112)은 셀 기판(102) 상에 차례로 적층되는 적어도 하나의 그라운드 선택 라인(예컨대, 도 2의 GSL) 및 복수의 제1 워드 라인들(예컨대, 도 2의 WL11~WL1n)을 포함할 수 있다. 제1 몰드 절연막들(110) 및 제1 게이트 전극들(112)의 개수 및 형상 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다.
셀 기판(102) 및 절연 기판(104) 상에 제1 스택(SS1)을 덮는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 스택(SS2)은 제1 스택(SS1) 상에 교대로 적층되는 제2 몰드 절연막들(115) 및 제2 게이트 전극들(117)을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 전극들(117)은 제1 스택(SS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(예컨대, 도 2의 WL21~WL2m) 및 적어도 하나의 스트링 선택 라인(예컨대, 도 2의 SSL)을 포함할 수 있다. 제2 몰드 절연막들(115) 및 제2 게이트 전극들(117)의 개수 및 형상 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다.
제1 층간 절연막(141) 상에 제2 스택(SS2)을 덮는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극들(112, 117)은 각각 도전 물질, 예를 들어, 텅스텐(W), 몰리브데늄(Mo), 루테늄(Ru), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 게이트 전극들(112, 117)은 각각 텅스텐(W), 몰리브데늄(Mo) 및 루테늄(Ru) 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 전극들(112, 117)은 각각 폴리 실리콘을 포함할 수 있다.
몰드 절연막들(110, 115)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 몰드 절연막들(110, 115)은 각각 실리콘 산화막을 포함할 수 있다.
채널 구조체(CH)는 셀 어레이 영역(CA) 내에 배치될 수 있다. 채널 구조체(CH)는 셀 기판(102) 상에 형성될 수 있다. 채널 구조체(CH)는 제1 방향(X) 및 제2 방향(Y)과 교차하는 제3 방향(Z)으로 연장되어 적층 구조체(SS1, SS2)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필라(pillar) 모양(예컨대, 원기둥 모양)의 구조물일 수 있다. 이러한 채널 구조체(CH)는 복수의 게이트 전극들(112, 117)과 교차할 수 있다.
채널 구조체(CH)는 셀 기판(102)과 전기적으로 연결될 수 있다. 예를 들어, 도시된 것처럼, 채널 구조체(CH)의 상면은 셀 기판(102)의 제1 면(102a)과 공면에 형성되거나 그보다 높게 형성될 수 있다.
몇몇 실시예에서, 복수의 채널 구조체(CH)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 채널 구조체(CH)들은 제1 방향(X) 및 제2 방향(Y)에서 서로 엇갈리게 배열될 수 있다. 이러한 채널 구조체(CH)들은 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다. 채널 구조체(CH)들의 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되지 않는다.
몇몇 실시예에서, 각각의 채널 구조체(CH)들은 제1 스택(SS1)과 제2 스택(SS2) 사이에서 단차를 가질 수 있다. 예를 들어, 도 4에 도시된 것처럼, 각각의 채널 구조체(CH)들의 측면은 제1 층간 절연막(141)과 제2 스택(SS2) 간의 경계에서 벤딩부를 가질 수 있다.
각각의 채널 구조체(CH)들은 반도체막(130) 및 데이터 저장막(132)을 포함할 수 있다.
반도체막(130)은 제3 방향(Z)으로 연장되어 복수의 게이트 전극들(112, 117)과 교차할 수 있다. 반도체막(130)은 컵(cup) 형상인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체막(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 반도체막(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체막(130)은 셀 기판(102)과 접속될 수 있다. 예를 들어, 반도체막(130)의 일단(예컨대, 상단)은 데이터 저장막(132)으로부터 노출되어 셀 기판(102)과 접속될 수 있다. 몇몇 실시예에서, 반도체막(130)은 셀 기판(102)의 제1 면(102a)을 관통할 수 있다. 예를 들어, 반도체막(130)의 일단(예컨대, 상단)은 데이터 저장막(132)보다 위로 돌출될 수 있다. 이러한 반도체막(130)은 셀 기판(102)과의 접촉 면적을 향상시킴으로써 접촉 저항을 저감할 수 있다.
데이터 저장막(132)은 반도체막(130)과 복수의 게이트 전극들(112, 117) 사이에 개재될 수 있다. 예를 들어, 데이터 저장막(132)은 반도체막(130)의 외측면을 따라 연장될 수 있다. 데이터 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 몇몇 실시예에서, 데이터 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어 데이터 저장막(132)은 반도체막(130)의 외측면 상에 차례로 적층되는 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
터널 절연막은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 절연막(134)을 더 포함할 수 있다. 충진 절연막(134)은 컵 형상인 반도체막(130)의 내부를 채우도록 형성될 수 있다. 충진 절연막(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체막(130)의 타단(예컨대, 하단)과 접속되도록 형성될 수 있다. 채널 패드(136)는 도전 물질, 예를 들어, 불순물이 도핑된 폴리실리콘, 금속 또는 금속 실리사이드(silicide) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 확장 영역(EA) 내에 더미 채널 구조체(DCH)가 형성될 수 있다. 더미 채널 구조체(DCH)는 제3 방향(Z)으로 연장되어 적층 구조체(SS1, SS2)의 적어도 일부를 관통할 수 있다.
더미 채널 구조체(DCH)는 채널 구조체(CH)와 동일 레벨에서 형성될 수도 있고, 채널 구조체(CH)와 다른 레벨에서 형성될 수도 있다. 일례로, 더미 채널 구조체(DCH)가 채널 구조체(CH)와 동일 레벨에서 형성되는 경우에, 더미 채널 구조체(DCH)는 상술한 반도체막(130), 데이터 저장막(132), 충진 절연막(134) 및 채널 패드(136)를 포함할 수 있다. 다른 예로, 더미 채널 구조체(DCH)가 채널 구조체(CH)와 다른 레벨에서 형성되는 경우에, 더미 채널 구조체(DCH)는 절연 물질 및/또는 도전 물질로 채워질 수 있다. 더미 채널 구조체(DCH)의 크기(예컨대, 폭)는 채널 구조체(CH)의 크기와 동일할 수도 있고, 채널 구조체(CH)의 크기와는 다를 수도 있다. 몇몇 실시예에서, 더미 채널 구조체(DCH)의 크기가 채널 구조체(CH)의 크기보다 클 수 있다.
절단 패턴(WC)은 셀 어레이 영역(CA) 및 확장 영역(EA)에 걸쳐서 배치될 수 있다. 절단 패턴(WC)은 제1 방향(X)으로 길게 연장되어 적층 구조체(SS1, SS2)를 절단할 수 있다. 또한 복수의 절단 패턴(WC)들은 서로 이격되어 제1 방향(X)으로 나란히 연장될 수 있다. 적층 구조체(SS1, SS2)는 복수의 절단 패턴(WC)들에 의해 분할되어 복수의 메모리 셀 블록들(예컨대, 도 1의 BLK1~BLKn)을 형성할 수 있다. 예를 들어, 인접하는 2개의 절단 패턴(WC)들은 그들 사이에 하나의 메모리 셀 블록을 정의할 수 있다. 절단 패턴(WC)들에 의해 정의되는 각각의 메모리 셀 블록들 내에는 복수의 채널 구조체(CH)들이 배치될 수 있다.
몇몇 실시예에서, 절단 패턴(WC)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 절단 패턴(WC)은 실리콘 산화막을 포함할 수 있다.
몇몇 실시예에서, 제2 스택(SS2) 내에 분리 패턴(SC)이 형성될 수 있다. 분리 패턴(SC)은 제1 방향(X)으로 연장되어 제2 스택(SS2)의 스트링 선택 라인(도 2의 SSL; 예컨대, 제2 게이트 전극들(117) 중 최하부에 배치되는 게이트 전극)을 절단할 수 있다. 절단 패턴(WC)들에 의해 정의되는 각각의 메모리 셀 블록들은 분리 패턴(SC)에 의해 분할되어 복수의 스트링 영역들을 형성할 수 있다. 일례로, 분리 패턴(SC)은 하나의 메모리 셀 블록 내에 2개의 스트링 영역들을 정의할 수 있다. 분리 패턴(SC)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 콘택(162)은 확장 영역(EA) 내에 배치될 수 있다. 게이트 콘택(162)은 게이트 전극들(112, 117)과 전기적으로 연결될 수 있다. 게이트 콘택(162)은 제1 층간 절연막(141) 및 제2 층간 절연막(142)을 관통할 수 있고, 대응되는 게이트 전극들(112, 117)과 접속될 수 있다. 몇몇 실시예에서, 게이트 콘택(162)의 폭은 대응되는 게이트 전극들(112, 117)을 향함에 따라 감소할 수 있다.
소오스 콘택(164)은 외부 영역(PA) 내에 배치될 수 있다. 소오스 콘택(164)은 셀 기판(102)과 전기적으로 연결될 수 있다. 예를 들어, 소오스 콘택(164)은 제3 방향(Z)으로 연장되어 제1 층간 절연막(141) 및 제2 층간 절연막(142)을 관통할 수 있고, 적층 구조체(SS1, SS2)로부터 노출되는 셀 기판(102)과 접속될 수 있다. 몇몇 실시예에서, 소오스 콘택(164)의 폭은 셀 기판(102)을 향함에 따라 감소할 수 있다.
관통 비아(166)는 외부 영역(PA) 내에 배치될 수 있다. 관통 비아(166)는 제3 방향(Z)에서 절연 기판(104)과 중첩할 수 있다. 예를 들어, 관통 비아(166)는 제3 방향(Z)으로 연장되어 제2 층간 절연막(142), 제1 층간 절연막(141)을 관통하여 절연 기판(104)과 접속될 수 있다. 몇몇 실시예에서, 관통 비아(166)의 폭은 절연 기판(104)을 향함에 따라 감소할 수 있다. 몇몇 실시예에서, 관통 비아(166)의 상면은 절연 기판(104)의 하면과 공면에 형성되거나 그보다 높게 형성될 수 있다.
셀 배선 구조체(180)는 제2 층간 절연막(142) 상에 형성될 수 있다. 셀 배선 구조체(180)는 제3 층간 절연막(143) 및 제1 배선간 절연막(144) 내에 배치될 수 있다. 도시되는 셀 배선 구조체(180)의 층수 및 배치 등은 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
셀 배선 구조체(180)는 제1 배선간 절연막(144)과 제3 층간 절연막(143)을 관통하여 관통 비아(166)와 연결될 수 있다.
셀 배선 구조체(180)는 소오스 콘택(164) 및 게이트 콘택(162)과 연결될 수 있다. 셀 배선 구조체(180)는 소오스 콘택(164) 및 게이트 콘택(162)과 셀 배선 구조체(180) 사이에 배치된 셀 컨택(155)을 통해 소오스 콘택(164) 및 게이트 콘택(162)과 전기적으로 연결될 수 있다. 셀 컨택(155)은 도전 물질을 포함할 수 있다. 예를 들어, 셀 컨택(155)은 텅스텐(W) 또는 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
셀 배선 구조체(180)는 도전 물질, 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co), 루테늄(Ru) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 셀 배선 구조체(180)는 구리(Cu) 배선을 포함할 수 있다.
몇몇 실시예에서, 셀 배선 구조체(180)는 셀 어레이 영역(CA) 내에 배치되는 도전 라인(185)을 포함할 수 있다. 도전 라인(185)은 제2 방향(Y)으로 길게 연장될 수 있다. 또한, 복수의 도전 라인(185)들은 서로 이격되어 제2 방향(Y)으로 나란히 연장될 수 있다. 도전 라인(185)은 제3 층간 절연막(143) 내에 배치될 수 있다.
도전 라인(185)은 제2 방향(Y)을 따라 배열되는 복수의 채널 구조체(CH)들과 전기적으로 연결될 수 있다. 예를 들어, 도전 라인(185)은 복수의 채널 구조체(CH)들과 도전 라인(185) 사이에 배치되는 도전 라인 컨택(182)을 통해 채널 구조체(CH)들과 연결될 수 있다. 도전 라인 컨택(182)은 제2 층간 절연막(142) 내에 각각의 채널 구조체(CH)들의 상부와 접속될 수 있다.
도전 라인(185)은 몇몇 실시예에 따른 반도체 메모리 장치의 비트 라인(예컨대, 도 2의 BL)으로 제공될 수 있다.
도 5 및 도 6을 참고하면, 제3 층간 절연막(143)과 제1 배선간 절연막(144) 사이에 식각 저지막(150)이 배치될 수 있다. 식각 저지막(150)은 제3 층간 절연막(143) 상에 배치될 수 있다. 제3 층간 절연막(143)의 상면 및 도전 라인(185)의 상면은 식각 저지막(150)에 의해 덮일 수 있다. 식각 저지막(150)은 제1 배선간 절연막(144)에 의해 덮일 수 있다.
식각 저지막(150)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소질화물, 알루미늄 산화물 등을 포함할 수 있다.
식각 저지막(150)은 도전 라인(185)의 상면을 노출시키는 제1 비아 홀(V1_H)을 포함할 수 있다. 제1 배선간 절연막(144)은 제1 비아 홀(V1_H)과 연결되는 제2 비아 홀(V2_H)을 포함할 수 있다.
제1 배리어 도전막(160)은 제1 비아 홀(V1_H)의 하면 및 측면 및 제2 비아 홀(V2_H)의 하면 및 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 제1 배리어 도전막(160)의 하부는 제1 비아 홀(V1_H)을 완전히 채울 수 있으나, 이에 제한되는 것은 아니다.
제1 배리어 도전막(160)은 제1 필링 도전막(165)의 확산을 방지하기 위한 금속 또는 금속 질화물을 포함할 수 있다. 제1 배리어 도전막(160)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co), 백금(Pt), 이들의 합금 및 이들의 질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 필링 도전막(165)은 제1 비아 홀(V1_H) 또는 제2 비아 홀(V2_H)을 채울 수 있다. 몇몇 실시예에서, 제1 배리어 도전막(160)이 제1 비아 홀(V1_H)의 일부를 채우는 경우, 제1 필링 도전막(165)은 제1 비아 홀(V1_H)의 나머지를 채울 수 있다.
제1 필링 도전막(165)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co), 루테늄(Ru) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 비아 홀(V1_H)과 제2 비아 홀(V2_H)에 제1 배리어 도전막(160)과 제1 필링 도전막(165)이 채워져 비아 구조체(VS)가 형성될 수 있다.
비아 구조체(VS)는 식각 저지막(150) 및 제1 배선간 절연막(144)을 관통하여 배치될 수 있다. 비아 구조체(VS)는 도전 라인(185)과 접속될 수 있다. 몇몇 실시예에서, 복수의 비아 구조체(VS) 중 일부는 도전 라인(185)과 접속될 수 있고, 다른 일부는 도전 라인(185)과 접속되지 않을 수 있다.
비아 구조체(VS)는 식각 저지막(150) 내에 형성된 콘택부(V1)와 제1 배선간 절연막(144) 내에 형성된 제1 확장부(V2)를 포함할 수 있다.
콘택부(V1)는 도전 라인(185)과 직접적으로 연결될 수 있다. 콘택부(V1)의 제1 폭(W1)은 식각 저지막(150)의 상면(예컨대, 제1 배선간 절연막(144)이 배치되는 면)에서부터 식각 저지막(150)의 하면(예컨대, 제3 층간 절연막(143)이 배치되는 면)으로 갈수록 좁아질 수 있다. 즉, 콘택부(V1)의 제1 폭(W1)은 셀 기판(102)과 멀어질수록 커질 수 있다.
제1 확장부(V2)는 후술할 배선 패턴(WP)과 연결될 수 있다. 제1 확장부(V2)의 제2 폭(W2)은 식각 저지막(150)의 상면과 가까워질수록 좁아질 수 있다. 즉, 제1 확장부(V2)의 제2 폭(W2)은 셀 기판(102)과 멀어질수록 커질 수 있다.
제1 확장부(V2)의 제2 폭(W2)은 콘택부(V1)의 제1 폭(W1)보다 클 수 있다. 예를 들어, 제2 폭(W2)의 최소폭은 제1 폭(W1)의 최대폭보다 클 수 있다. 구체적으로, 제1 확장부(V2)의 최하면의 폭은 콘택부(V1)의 최상면의 폭보다 클 수 있다.
배선 패턴(WP)은 비아 구조체(VS) 상에 배치되어 비아 구조체(VS)와 접속될 수 있다. 배선 패턴(WP)은 제2 방향(Y)으로 연장될 수 있다. 배선 패턴(WP)의 제1 방향(X)으로의 폭은 콘택부(V1)의 제1 폭(W1) 및 제1 확장부(V2)의 제2 폭(W2)보다 클 수 있다.
배선 패턴(WP)은 제1 확장부(V2)와 통합 구조(integral structure)일 수 있다. 즉, 배선 패턴(WP)과 제1 확장부(V2) 사이에 계면이 존재하지 않을 수 있다. 다시 말해서, 배선 패턴(WP)과 제1 확장부(V2)는 일체로 형성될 수 있다.
배선 패턴(WP)은 배선 패턴(WP)의 측면을 따라 연장되는 제1 배리어 도전막(160)과 제1 배리어 도전막(160) 상에 제1 필링 도전막(165)으로 채워질 수 있다.
도 6 및 도 7을 참고하면, 도전 라인(185)은 비아 구조체(VS)와 연결되는 제1 도전 라인(185_1)과 제1 도전 라인(185_1)의 양 옆에 제1 방향(X)으로 이격되어 배치된 제2 도전 라인(185_2)과 제3 도전 라인(185_3)을 포함할 수 있다.
제1 도전 라인(185_1)과 비아 구조체(VS)는 제3 방향(Z)으로 중첩될 수 있다. 그러나 제2 도전 라인(185_2)과 제3 도전 라인(185_3)은 비아 구조체(VS)와 제3 방향(Z)으로 중첩되지 않을 수 있다.
제2 도전 라인(185_2)과 제3 도전 라인(185_3) 사이의 제1 거리(R1)는 비아 구조체(VS)의 폭(W1, W2)보다 클 수 있다. 구체적으로, 제1 거리(R1)는 콘택부(V1)의 제1 폭(W1)과 제1 확장부(V2)의 제2 폭(W2)보다 클 수 있다.
제1 거리(R1)가 비아 구조체(VS)의 폭보다 크므로, 비아 구조체(VS)와 제2 도전 라인(185_2) 또는 제3 도전 라인(185_3) 사이에서 전기적 쇼트(electric short)가 발생하는 것을 방지할 수 있다.
다시 도 4를 참고하면, 주변 회로 구조체(PERI)는 주변 회로 기판(200), 주변 회로 소자(PT) 및 주변 회로 배선 구조체(280)를 포함할 수 있다.
주변 회로 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 주변 회로 기판(200)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 소자(PT)는 주변 회로 기판(200) 상에 형성될 수 있다. 주변 회로 소자(PT)는 반도체 메모리 장치의 동작을 제어하는 주변 회로(예컨대, 도 1의 30)를 구성할 수 있다. 예를 들어, 주변 회로 소자(PT)는 제어 로직(예컨대, 도 1의 37), 로우 디코더(예컨대, 도 1의 33) 및 페이지 버퍼(예컨대, 도 1의 35) 등을 포함할 수 있다. 이하의 설명에서, 주변 회로 소자(PT)가 배치되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 전면(front side)으로 지칭될 수 있다. 반대로, 주변 회로 기판(200)의 전면과 반대되는 주변 회로 기판(200)의 표면은 주변 회로 기판(200)의 후면(back side)으로 지칭될 수 있다.
주변 회로 소자(PT)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
주변 회로 배선 구조체(280)는 주변 회로 소자(PT) 상에 형성될 수 있다. 예를 들어, 주변 회로 기판(200)의 전면 상에 제2 배선간 절연막(242)이 형성될 수 있다. 주변 회로 배선 구조체(280)는 제2 배선간 절연막(242) 내에 형성되어 주변 회로 소자(PT)와 전기적으로 연결될 수 있다. 도시되는 주변 회로 배선 구조체(280)의 층수 및 배치 등은 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 메모리 셀 구조체(CELL)는 주변 회로 구조체(PERI) 상에 적층될 수 있다. 예를 들어, 메모리 셀 구조체(CELL)는 제2 배선간 절연막(242) 상에 적층될 수 있다.
몇몇 실시예에서, 셀 기판(102)의 제1 면(102a)은 주변 회로 구조체(PERI)와 대향할 수 있다. 예를 들어, 적층 구조체(SS1, SS2)는 셀 기판(102)과 주변 회로 구조체(PERI) 사이에 개재될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. 상기 C2C 구조는 제1 웨이퍼 상에 메모리 셀 구조체(CELL)를 포함하는 상부 칩을 제작하고, 상기 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조체(PERI)를 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미한다.
일례로, 상기 본딩 방식은, 상기 상부 칩의 최상부 금속층에 형성된 제1 본딩 금속(190)(및/또는 제1 본딩 절연막(145))과 상기 하부 칩의 최상부 금속층에 형성된 제2 본딩 금속(290)(및/또는 제2 본딩 절연막(245))을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 제1 본딩 금속(190) 및 제2 본딩 금속(290)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 본딩 금속(190) 및 제2 본딩 금속(290)은 알루미늄(Al) 또는 텅스텐(W) 등 다른 다양한 금속으로 형성될 수도 있음은 물론이다.
제1 본딩 금속(190)과 제2 본딩 금속(290)이 본딩됨에 따라, 셀 배선 구조체(180)는 주변 회로 배선 구조체(280)와 전기적으로 연결될 수 있다. 이를 통해, 셀 어레이 영역(CA)에 형성되는 복수의 메모리 셀들은 주변 회로 소자(PT)와 전기적으로 연결될 수 있다.
도전성 패드(390)는 셀 기판(102)의 제2 면(102b) 상에 형성될 수 있다. 예를 들어, 셀 기판(102)의 제2 면(102b) 및 절연 기판(104)을 덮는 상부 절연막(340)이 형성될 수 있다. 도전성 패드(390)는 상부 절연막(340)의 상면 상에 형성될 수 있다.
몇몇 실시예에서, 도전성 패드(390)는 외부 영역(PA) 내에 배치될 수 있다. 도전성 패드(390)는 메모리 셀 구조체(CELL) 및/또는 주변 회로 구조체(PERI)와 전기적으로 연결될 수 있다. 예를 들어, 상부 절연막(340)을 관통하여 관통 비아(166)와 접속되는 제2 콘택 패턴(360)이 형성될 수 있다. 도전성 패드(390)는 관통 비아(166)를 통해 주변 회로 구조체(PERI)와 전기적으로 연결될 수 있다.
도 8 및 도 9는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 도 9는 도 8의 Q2 영역을 확대하여 도시한 도면이다. 설명의 편의를 위해, 도 3 내지 도 7에서 설명한 것과 중복된 것은 간략히 설명하거나 생략한다.
도 8 및 도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 식각 저지막(150) 내에 제1 비아 홀(V1_H)과 제1 배선간 절연막(144) 내에 제2 비아 홀(V2_H) 및 배선 패턴 트렌치(WP_T)를 포함할 수 있다.
제1 배리어 도전막(160)은 제1 비아 홀(V1_H)의 하면과 측면, 제2 비아 홀(V2_H)의 하면의 일부와 측면 및 배선 패턴 트렌치(WP_T)의 측면을 따라 연장되어 배치될 수 있다.
제1 필링 도전막(165)은 제1 배리어 도전막(160) 상에 형성되어, 제1 비아 홀(V1_H), 제2 비아 홀(V2_H) 및 배선 패턴 트렌치(WP_T)를 채울 수 있다.
제1 비아 홀(V1_H), 제2 비아 홀(V2_H) 및 배선 패턴 트렌치(WP_T)에 제1 배리어 도전막(160)과 제1 필링 도전막(165)이 채워져 비아 구조체(VS)와 배선 패턴(WP)이 형성될 수 있다. 비아 구조체(VS)와 배선 패턴(WP)은 통합 구조일 수 있다.
도 10 및 도 11은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 도 11은 도 10의 Q3을 확대하여 도시한 도면이다. 설명의 편의를 위해, 도 3 내지 도 7에서 설명한 것과 중복된 것은 간략히 설명하거나 생략한다.
도 10 및 도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 식각 저지막(150) 내에 제1 비아 홀(V1_H)과 제1 배선간 절연막(144) 내에 제2 비아 홀(V2_H), 제3 비아 홀(V3_H) 및 배선 패턴 트렌치(WP_T)를 포함할 수 있다.
제1 배리어 도전막(160)은 제1 비아 홀(V1_H)의 하면과 측면, 제2 비아 홀(V2_H)의 하면의 일부와 측면, 제3 비아 홀(V3_H)의 하면의 일부와 측면 및 배선 패턴 트렌치(WP_T)의 측면을 따라 연장되어 배치될 수 있다.
제1 필링 도전막(165)은 제1 배리어 도전막(160) 상에 형성되어, 제1 비아 홀(V1_H), 제2 비아 홀(V2_H), 제3 비아 홀(V3_H) 및 배선 패턴 트렌치(WP_T)를 채울 수 있다.
제1 비아 홀(V1_H), 제2 비아 홀(V2_H), 제3 비아 홀(V3_H) 및 배선 패턴 트렌치(WP_T)에 제1 배리어 도전막(160)과 제1 필링 도전막(165)이 채워져 비아 구조체(VS)와 배선 패턴(WP)이 형성될 수 있다.
비아 구조체(VS)는 식각 저지막(150) 내에 형성된 콘택부(V1)와 제1 배선간 절연막(144) 내에 배치된 제1 확장부(V2) 및 제2 확장부(V3)를 포함할 수 있다.
제2 확장부(V3)의 제3 폭(W3)은 제1 확장부(V2)의 제2 폭(W2)과 콘택부(V1)의 제1 폭(W1)보다 클 수 있다. 제2 확장부(V3)의 제3 폭(W3)은 제1 확장부(V2)에서 배선 패턴(WP)으로 갈수록 커질 수 있다.
도 12 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 11에서 설명한 것과 중복되는 내용은 간략히 설명하거나 생략한다.
도 12를 참고하면, 베이스 기판(100) 상에 제1 예비 스택(pSS1)을 형성한다. 참고적으로, 도 12는 도 4의 셀 어레이 영역(CA)을 나타낸 도면이다.
베이스 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘- 게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 베이스 기판(100)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
베이스 기판(100)은 서로 반대되는 제3 면(100a) 및 제4 면(100b)을 포함할 수 있다. 이하의 설명에서, 제3 면(100a)은 베이스 기판(100)의 전면(front side)으로도 지칭될 수 있고, 제4 면(100b)은 베이스 기판(100)의 후면(back side)으로도 지칭될 수 있다.
제1 예비 스택(pSS1)은 베이스 기판(100)의 제3 면(100a) 상에 형성될 수 있다. 제1 예비 스택(pSS1)은 베이스 기판(100) 상에 교대로 적층되는 복수의 제1 몰드 절연막들(110) 및 복수의 제1 몰드 희생막들(111)을 포함할 수 있다. 제1 몰드 희생막들(111)은 제1 몰드 절연막들(110)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 각각의 제1 몰드 절연막들(110)은 실리콘 산화막을 포함할 수 있고, 각각의 제1 몰드 희생막들(111)은 실리콘 질화막을 포함할 수 있다.
제1 예비 채널(pCH1)은 제3 방향(Z)으로 연장되어 제1 예비 스택(pSS1)을 관통할 수 있다. 제1 예비 채널(pCH1)은 베이스 기판(100)과 접속될 수 있다. 예를 들어, 베이스 기판(100) 상에 제1 예비 스택(pSS1)을 덮는 제1 층간 절연막(141)이 형성될 수 있다. 제1 예비 채널(pCH1)은 제1 층간 절연막(141) 및 제1 예비 스택(pSS1)을 관통하여 베이스 기판(100)과 접속될 수 있다.
제1 예비 채널(pCH1)은 제1 몰드 절연막들(110) 및 제1 몰드 희생막들(111)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제1 예비 채널(pCH1)은 폴리 실리콘(poly Si)을 포함할 수 있다.
이어서, 도 13을 참고하면, 제1 예비 스택(pSS1) 및 제1 예비 채널(pCH1) 상에 제2 예비 스택(pSS2) 및 제2 예비 채널(pCH2)을 형성한다.
제2 예비 스택(pSS2)은 제1 예비 스택(pSS1) 상에 교대로 적층되는 복수의 제2 몰드 절연막들(115) 및 복수의 제2 몰드 희생막들(116)을 포함할 수 있다. 제2 예비 스택(pSS2)을 형성하는 것은 제1 예비 스택(pSS1)을 형성하는 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
제2 예비 채널(pCH2)은 제3 방향(Z)으로 연장되어 제2 예비 스택(pSS2)을 관통할 수 있다. 또한, 제2 예비 채널(pCH2)은 제1 예비 채널(pCH1)과 접속될 수 있다. 제2 예비 채널(pCH2)을 형성하는 것은 제1 예비 채널(pCH1)을 형성하는 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
이어서, 도 14를 참고하면, 채널 구조체(CH)를 형성한다.
예를 들어, 제1 예비 채널(pCH1) 및 제2 예비 채널(pCH2)이 선택적으로 제거될 수 있다. 이어서, 제1 예비 채널(pCH1) 및 제2 예비 채널(pCH2)이 제거된 영역을 제거하는 채널 구조체(CH)가 형성될 수 있다. 이를 통해, 제3 방향(Z)으로 연장되어 제1 예비 스택(pSS1) 및 제2 예비 스택(pSS2)을 관통하며, 베이스 기판(100)과 접속되는 채널 구조체(CH)가 형성될 수 있다. 몇몇 실시예에서, 채널 구조체(CH)는 반도체막(130), 데이터 저장막(132), 충진 절연막(134) 및 채널 패드(136)를 포함할 수 있다.
이어서, 도 15 및 도 16을 참고하면, 도전 라인(185)과 도전 라인(185) 상에 식각 저지막(150) 및 제1 배선간 절연막(144)을 형성한다.
제2 층간 절연막(142) 내에 채널 구조체(CH)와 연결되는 도전 라인 컨택(182)이 형성될 수 있다. 이어서, 도전 라인 컨택(182)과 연결되는 도전 라인(185)과 도전 라인(185) 상에 식각 저지막(150) 및 식각 저지막(150) 상에 제1 배선간 절연막(144)이 형성될 수 있다.
이어서, 도 17을 참고하면, 식각 저지막(150)과 제1 배선간 절연막(144) 내에 제1 비아 홀(V1_H)을 형성한다.
식각 공정을 이용하여, 제1 비아 홀(V1_H)이 형성될 수 있다. 제1 비아 홀(V1_H)이 형성되어 일부 도전 라인(185)의 상부가 노출될 수 있다. 제1 비아 홀(V1_H)의 폭은 제1 배선간 절연막(144)의 상면에서 도전 라인(185)의 상면으로 갈수록 좁아질 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 18을 참고하면, 제1 배선간 절연막(144) 내에 제2 비아 홀(V2_H)을 형성한다.
식각 공정을 이용하여 제1 배선간 절연막(144) 내에 제2 비아 홀(V2_H)이 형성될 수 있다. 제2 비아 홀(V2_H)은 제1 비아 홀(V1_H) 상에 형성될 수 있다. 제2 비아 홀(V2_H)의 폭은 제1 비아 홀(V1_H)의 폭보다 클 수 있다. 따라서 제1 비아 홀(V1_H)과 제2 비아 홀(V2_H) 사이에 턱(threshold)이 형성될 수 있다. 제2 비아 홀(V2_H)의 폭은 제1 비아 홀(V1_H)과 멀어질수록 커질 수 있다.
이어서, 도 19를 참고하면, 제1 배선간 절연막(144) 내에 배선 패턴 트렌치(WP_T)를 형성한다.
배선 패턴 트렌치(WP_T)는 제2 방향(Y)으로 길게 연장되어 형성될 수 있다. 배선 패턴 트렌치(WP_T)의 제1 방향(X)으로의 폭은 제1 비아 홀(V1_H)의 폭과 제2 비아 홀(V2_H)의 폭보다 클 수 있다.
이어서, 도 20 및 도 21을 참고하면, 제1 배리어 도전막(160)과 제1 필링 도전막(165)을 형성한다.
제1 배리어 도전막(160)은 제1 비아 홀(V1_H)의 하면 및 측면을 따라 연장될 수 있다. 제1 배리어 도전막(160)은 제2 비아 홀(V2_H)의 측면을 따라 연장될 수 있다. 제1 배리어 도전막(160)은 배선 패턴 트렌치(WP_T)의 측면을 따라 연장될 수 있다. 제1 배리어 도전막(160)은 제1 비아 홀(V1_H)을 완전히 채울 수 있지만, 이에 제한되는 것은 아니다. 도시되지 않았지만, 제1 배리어 도전막(160)은 제1 비아 홀(V1_H)의 측면을 따라 연장되어 제1 비아 홀(V1_H)의 일부를 채울 수 있다. 제1 배리어 도전막(160)에 제1 비아 홀(V1_H)의 일부를 채우는 경우, 제1 필링 도전막(165)은 제1 비아 홀(V1_H)의 나머지를 채울 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 이용하여, 제1 필링 도전막(165)의 일부가 제거될 수 있다. 이를 통해, 배선 패턴(WP)이 노출될 수 있다.
반도체 메모리 장치에서 도전 라인(185)과 도전 라인(185)과 전기적으로 연결되는 비아 구조체(VS) 및 배선 패턴(WP)이 형성된다. 그러나 종래에는, 도전 라인(185)과 연결되는 비아 구조체(VS)의 종횡비(aspect ratio)가 높아 제1 배리어 도전막(160)과 제1 필링 도전막(165)을 형성하는 것이 어렵고, 복잡한 공정을 통해 비아 구조체(VS)와 배선 패턴(WP)을 형성했다.
그러나 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 식각 저지막(150) 내에 배치된 콘택부(V1)와 제1 배선간 절연막(144) 내에 배치된 제1 확장부(V2)를 포함하는 비아 구조체(VS) 및 배선 패턴(WP)을 포함할 수 있다.
식각 저지막(150) 내에 제1 비아 홀(V1_H)과 제1 배선간 절연막(144) 내에 제2 비아 홀(V2_H) 및 배선 패턴 트렌치(WP_T)가 형성될 수 있다. 이어서, 제1 비아 홀(V1_H), 제2 비아 홀(V2_H) 및 배선 패턴 트렌치(WP_T)에 제1 배리어 도전막(160)과 제1 필링 도전막(165)이 채워질 수 있다. 이에 따라 콘택부(V1)와 제1 확장부(V2)를 포함하는 비아 구조체(VS)와 배선 패턴(WP)이 형성될 수 있다. 상기와 같이 비아 구조체(VS)와 배선 패턴(WP)을 형성하면, 비아 구조체(VS)를 형성하는 공정이 단순화될 수 있고, 비아 구조체(VS)와 배선 패턴(WP)이 통합 구조로 이루어질 수 있다. 즉, 배선 패턴(WP)과 제1 확장부(V2)는 일체로 형성될 수 있다. 따라서 반도체 메모리 장치의 전기적 특성이 향상될 수 있다.
이하에서, 도 1 내지 도 24를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명한다.
도 22는 본 발명의 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다. 도 23은 본 발명의 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다. 도 24는 도 23의 I-I를 따라 절단한 개략적인 단면도이다.
도 22를 참고하면, 몇몇 실시예에 따른 전자 시스템(1000)은 반도체 메모리 장치(1100) 및 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 메모리 장치(1100)는 비휘발성 메모리 장치(예컨대, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 11을 이용하여 상술한 반도체 메모리 장치들 중 적어도 하나를 포함할 수 있다. 반도체 메모리 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
제1 구조물(1100F)은 디코더 회로(1110; 예컨대, 도 1의 로우 디코더(33)), 페이지 버퍼(1120; 예컨대, 도 1의 페이지 버퍼(35)) 및 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))를 포함하는 주변 회로 구조물일 수 있다. 제1 구조물(1100F)은 예를 들어, 도 1 내지 도 11을 이용하여 상술한 주변 회로 구조체(PERI)에 대응될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL) 및 셀 스트링(CSTR)들은, 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)들을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 비트 라인(BL)들은 제2 연결 배선(1125)들을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
반도체 메모리 장치(1100)는 로직 회로(1130; 예컨대, 도 1의 제어 로직(37))와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 예를 들어, 도 1 내지 도 11을 이용하여 상술한 도전성 패드(390)에 대응될 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다. 연결 배선(1135)은 예를 들어, 도 1 내지 도 11을 이용하여 상술한 관통 비아(166)에 대응될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 반도체 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 메모리 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 메모리 장치(1100)를 제어할 수 있다.
도 23 및 도 24를 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)를 포함할 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력패드(2210)는 도 22의 입출력 패드(1101)에 대응될 수 있다.
몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
몇몇 실시예에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 23과 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 도 1 내지 도 11을 이용하여 상술한 반도체 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩들(2200) 각각은 메모리 셀 구조체(CELL) 및 주변 회로 구조체(PERI)를 포함할 수 있다. 예시적으로, 메모리 셀 구조체(CELL)는 도 3 내지 도 7을 이용하여 상술한 셀 기판(102), 적층 구조체(SS1, SS2), 채널 구조체(CH), 절단 패턴(WC), 관통 비아(166), 셀 배선 구조체(180), 도전 라인(185), 비아 구조체(VS), 배선 패턴(WP)을 포함할 수 있다. 주변 회로 구조체(PERI)는 주변 회로 기판(200) 및 주변 회로 배선 구조체(280)를 포함할 수 있다. 메모리 셀 구조체(CELL) 및 주변 회로 구조체(PERI)는 제1 본딩 금속(190) 및 제2 본딩 금속(290)을 통해 상호 본딩될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 베이스 기판 102: 셀 기판
104: 절연 기판 110: 제1 몰드 절연막들
112: 제1 게이트 전극들 115: 제2 몰드 절연막들
117: 제2 게이트 전극들 130: 반도체막
132: 데이터 저장막 134: 충진 절연막
136: 채널 패드 141: 제1 층간 절연막
142: 제2 층간 절연막 143: 제3 층간 절 연막
144: 제1 배선간 절연막 145: 제1 본딩 절연막
150: 식각 저지막 162: 게이트 콘택
164: 소오스 콘택 166: 관통 비아
180: 셀 배선 구조체 185: 도전 라인
190: 제1 본딩 금속 200: 주변 회로 기판
242: 제2 배선간 절연막 245: 제2 본딩 절연막
BL: 비트라인 CA: 셀 어레이 영역
CELL: 메모리 셀 구조체 CH: 채널 구조체
DCH: 더미 채널 구조체 GSL: 그라운드 선택 라인
SS1: 제1 스택 SS2: 제2 스택
PA: 외부 영역 PERI: 주변 회로 구조체
PT: 주변 회로 소자 SSL: 스트링 선택 라인
WC: 절단 패턴 WL11~WL2n: 워드 라인들

Claims (10)

  1. 셀 기판;
    상기 셀 기판 상에, 서로 이격되어 차례로 적층되는 복수의 게이트 전극들을 포함하는 적층 구조체;
    제1 방향으로 연장되어, 상기 복수의 게이트 전극들과 교차하는 채널 구조체;
    상기 셀 기판 상에, 상기 적층 구조체를 덮는 층간 절연막;
    상기 적층 구조체 상의 상기 층간 절연막 내에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 채널 구조체와 접속되는 도전 라인;
    상기 층간 절연막 및 상기 도전 라인을 덮는 식각 저지막;
    상기 식각 저지막을 덮는 제1 배선간 절연막;
    상기 식각 저지막 및 상기 제1 배선간 절연막을 관통하여, 상기 도전 라인과 접속되는 비아 구조체; 및
    상기 비아 구조체 상에, 상기 비아 구조체와 접속되는 배선 패턴을 포함하되,
    상기 비아 구조체는 상기 식각 저지막 내의 콘택부와, 상기 제1 배선간 절연막 내의 제1 확장부를 포함하고,
    상기 식각 저지막과 상기 제1 배선간 절연막 간의 경계면에서, 상기 콘택부의 제1 폭은 상기 제1 확장부의 제2 폭보다 큰, 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 식각 저지막은 상기 도전 라인의 상면을 노출시키는 제1 비아 홀을 포함하고,
    상기 제1 배선간 절연막은 상기 제1 비아 홀과 연결되는 제2 비아 홀을 포함하고,
    상기 비아 구조체는, 상기 제1 비아 홀의 하면 및 측면을 따라 연장되는 제1 배리어 도전막과, 상기 제1 배리어 도전막 상에 상기 제2 비아 홀을 채우는 제1 필링 도전막을 포함하는, 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 배리어 도전막의 하부는 상기 제1 비아 홀을 완전히 채우는, 반도체 메모리 장치.
  4. 제2 항에 있어서,
    상기 제1 배리어 도전막의 하부는 상기 제1 비아 홀의 일부를 채우고, 상기 제1 필링 도전막은 상기 제1 비아 홀의 다른 일부를 채우는, 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 도전 라인은 상기 콘택부와 연결된 제1 도전 라인과 상기 제1 도전 라인의 양 옆에 상기 제2 방향으로 이격되어 배치된 제2 도전 라인과 제3 도전 라인을 포함하고,
    상기 제2 도전 라인과 상기 제3 도전 라인 사이의 제1 거리는 상기 제1 확장부의 상기 제1 폭보다 큰, 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 확장부는 상기 제2 도전 라인 및 상기 제3 도전 라인과 상기 제1 방향에서 비중첩되는, 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 확장부와 상기 배선 패턴은 일체로 형성되는, 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 콘택부의 제1 폭과 상기 제1 확장부의 제2 폭은 상기 셀 기판으로부터 멀어질수록 커지는, 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 비아 구조체는, 제1 배선간 절연막 내에 배치되고, 상기 제1 확장부 상에 배치된 제2 확장부를 더 포함하고,
    상기 제2 확장부의 제3 폭은 상기 제1 확장부의 제2 폭보다 큰, 반도체 메모리 장치.
  10. 메인 기판;
    상기 메인 기판 상의 반도체 메모리 장치; 및
    상기 메인 기판 상에, 상기 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 메모리 장치는,
    셀 기판과,
    상기 셀 기판 상에, 서로 이격되어 차례로 적층되는 복수의 게이트 전극들을 포함하는 적층 구조체와,
    제1 방향으로 연장되어, 상기 복수의 게이트 전극들과 교차하는 채널 구조체와,
    상기 셀 기판 상에, 상기 적층 구조체를 덮는 층간 절연막과,
    상기 적층 구조체 상의 상기 층간 절연막 내에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 채널 구조체와 접속되는 도전 라인과,
    상기 층간 절연막의 상면 및 상기 도전 라인의 상면을 덮는 식각 저지막과,
    상기 식각 저지막을 덮는 제1 배선간 절연막과,
    상기 식각 저지막 및 상기 제1 배선간 절연막을 관통하여, 상기 도전 라인과 접속되는 비아 구조체, 및
    상기 비아 구조체 상에, 상기 비아 구조체와 상기 컨트롤러를 전기적으로 연결하는 배선 패턴을 포함하되,
    상기 비아 구조체는 상기 식각 저지막 내의 콘택부와, 상기 제1 배선간 절연막 내의 제1 확장부를 포함하고,
    상기 식각 저지막과 상기 제1 배선간 절연막 간의 경계면에서, 상기 콘택부의 제1 폭은 상기 제1 확장부의 제2 폭보다 큰, 전자 시스템.

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