KR20120016001A - 다중 시일 링 구조체 - Google Patents

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KR20120016001A
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둔-니안 야웅
젠-쳉 리우
젱-스얀 린
웬-데 왕
수-팅 짜이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 제조하는 방법은 시일 링 영역 및 회로 영역을 갖는 기판을 제공하고, 시일 링 영역 위에 제1 시일 링 구조체를 형성하며, 시일 링 영역 위에 제1 시일 링 구조체에 인접하게 제2 시일 링 구조체를 형성하고, 그리고 제1 및 제2 시일 링 구조체 위에 제1 부동태층을 형성하는 것을 포함한다. 또한, 그러한 방법에 의해 제조된 반도체 디바이스도 제공된다.

Description

다중 시일 링 구조체{MULTIPLE SEAL RING STRUCTURE}
본 발명은, 다중 시일 링 구조체를 갖는 반도체 디바이스 및 이의 제조 방법에 관한 것이다.
반도체 집적 회로(IC)의 디자인 및 패키징에 있어서, 다수의 관심 분야가 존재한다. 습기는 아래와 같은 이유로 회로 내에 유입되는 것이 방지되어야 한다. (1) 습기가 산화물 내에 갇혀 그 유전 상수를 증가시킬 수 있고; (2) 습기가 게이트 산화물에서 갇힌 전하 중심을 생성하여 상보성 금속 산화막 반도체(complementary metal-oxide-semiconductor : CMOS) 트랜지스터에서 문턱 전압의 변화를 야기할 수 있으며; (3) 습기는 Si-게이트 산화물 인터페이스에서 인터페이스 상태를 생성하여, 증가된 열 전자(hot-electron) 민감성을 통해 트랜지스터의 수명에서의 저하를 야기할 수 있고; (4) 습기는 금속 배선의 부식을 야기하여 IC의 신뢰성을 감소시킬 수 있으며; 그리고 (5) 습기는 Si-산화물에 갇히는 경우에 산화물의 기계적 강도를 감소시켜 그 산화물이 인장 응력으로 인해 크랙이 발생하기 보다 쉬워질 수 있다. 또한, 이온성 오염물은 실리콘 산화물에서 급속도로 확산될 수 있기 때문에 IC를 손상시킬 수 있다. 예를 들면, 이온성 오염물은 CMOS 트랜지스터에서 문턱 전압을 불안정하게 하고 이온성 오염물 부근의 Si 표면의 표면 전위를 변경할 수 있다. 인접한 IC 다이들을 서로 분리하는 다이싱 프로세스(dicing process)가 또한 IC에 대한 잠재적 손상을 야기할 수 있다.
관련 산업에서는 습기에 의한 저하, 이온성 오염물 및 다이싱 프로세스로부터 IC를 보호하기 위해 시일 링을 이용하여 왔지만, 그 개선이 바람직하였다. 특히, 기계적 다이 소오(die saw)를 이용한 다이싱 프로세스는 다이 소오의 절단력으로 인해 층들의 박리를 야기할 수 있다. 낮은 유전 상수(low-k)의 금속간 또는 층간 유전막을 갖는 후면 조사 디바이스가 특히 다이 소오에 의한 박리가 발생하기 쉽다. 따라서, 반도체 디바이스의 제조를 위한 개선된 방법 및 이 방법에 의해 제조된 반도체 디바이스가 요구된다.
본 발명은 수많은 다양한 실시예를 제공한다. 본 발명의 보다 넓은 범위의 형태 중 하나는 반도체 디바이스를 포함한다. 이 반도체 디바이스는, 시일 링 영역 및 회로 영역을 갖는 기판, 시일 링 영역 위에 배치된 제1 시일 링 구조체, 시일 링 영역 위에서 제1 시일 링 구조체에 인접하게 배치된 제2 시일 링 구조체, 및 이들 제1 및 제2 시일 링 구조체 위에 배치된 제1 부동태층을 포함한다.
본 발명의 보다 넓은 범위의 형태 중 다른 하나는 반도체 디바이스를 포함하며, 이 반도체 디바이스는, 시일 링 영역 및 회로 영역을 갖는 기판, 및 시일 링 영역 위에서 회로 영역에 인접하게 배치되고, 복수의 삼각형 금속층을 구비하는 제1 시일 링 구조체를 포함한다. 반도체 디바이스는 또한 시일 링 영역 위에서 분리선 및 제1 시일 링 구조체에 인접하게 배치되고, 복수의 직선형 금속층을 갖는 제2 시일 링 구조체를 더 포함한다. 이들 제1 및 제2 시일 링 구조체 위에는 제1 부동태층이 배치된다.
본 발명의 보다 넓은 범위의 형태 중 또 다른 하나는 반도체 디바이스를 제조하는 방법을 포함한다. 이 방법은, 시일 링 영역 및 회로 영역을 갖는 기판을 제공하고, 시일 링 영역 위에 제1 시일 링 구조체를 형성하며, 시일 링 영역 위에서 제1 시일 링 구조체에 인접하게 제2 시일 링 구조체를 형성하고, 그리고 제1 및 제2 시일 링 구조체 위에 제1 부동태층을 형성하는 것을 포함한다.
앞서 당업자들이 이하의 상세한 설명을 보다 잘 이해할 수 있도록 다수의 실시예들의 개략적인 특징을 설명하였다. 당업자라면 본 명세서에 개시한 실시예들과 동일한 목적을 수행하거나, 및/또는 동일한 이점을 달성하기 위해 기타 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 명세서의 개시를 용이하게 이용할 수 있다는 점을 이해할 것이다. 또한, 당업자라면, 그러한 등가의 구성이 본 발명의 사상 및 범위로부터 벗어나지 않으며, 또한 다양한 수정, 치환 및 변경이 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 점을 이해할 것이다.
본 발명에 따른 반도체 디바이스의 제조를 위한 방법 및 이 방법에 의해 제조된 반도체 디바이스는 특히 다이 소오에 의한 박리가 방지된다.
본 발명의 양태들은 이하의 상세한 설명을 첨부 도면과 함께 고려할 때에 가장 잘 이해할 수 있을 것이다. 관련 산업의 표준 실무에 따라 여러 피처(feature)들이 축척대로 도시되지는 않았음을 알아야 할 것이다. 실제로, 여러 피처들의 치수는 설명의 명료성을 위해 임으로 증가 또는 감소될 수 있다.
도 1은 본 발명의 여러 양태에 따라 다이 소오에 의한 박리를 방지하도록 다중 시일 링 구조체를 갖는 반도체 디바이스를 제조하는 방법의 흐름도를 도시하고 있다.
도 2는 본 발명의 여러 양태에 따라 시일 링 구조체를 갖는 집적 회로(IC)의 평면도이다.
도 3a는 본 발명의 여러 양태에 따라 도 2의 라인 A-A'을 따라 취한 단면도이다.
도 3b 및 도 3c는 본 발명의 여러 양태에 따른 시일 링 구조체의 실시예들을 도시하는 도 2의 섹션 B 및 C의 확대 평면도이다.
도 4는 본 발명의 여러 양태에 따라 다이 소오의 영향이 차단된 것을 보여주는 반도체 디바이스의 실시예의 단면도이다.
도 5는 종래의 반도체 디바이스에서의 다이 소오의 영향을 보여주는 종래의 시일 링 구조체의 단면도이다.
이하의 상세한 설명은 본 발명의 다양한 특징들을 실시하기 위한 수많은 다양한 실시 형태 또는 실시예를 제공한다는 점을 이해할 것이다. 본 발명의 설명을 간략하게 하기 위해 구성 요소 및 배치의 특정 예에 대해 아래에서 설명할 것이다. 물론, 그들은 단지 일례이지 한정하고자 하는 것은 아니다. 게다가, 후술하는 상세한 설명에서 제1 피처를 제2 피처 위에 또는 그 상에 형성한다는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함하고, 또는 추가의 피처가 제1 피처와 제2 피처 사이에 개재되어 제1 피처와 제2 피처가 직접 접촉하지는 않도록 되는 실시예도 포함할 수 있다. 여러 피처들은 간략화와 명료성을 위해 상이한 축적으로 임의적으로 도시될 수도 있다.
도면을 참조하면, 도 1에서는 본 발명의 여러 양태에 따라 반도체 디바이스에서 다이 소오에 의한 박리 효과를 방지 또는 차단하도록 다중 시일 링 구조체를 갖는 반도체 디바이스를 제조하는 방법(100)의 흐름도를 도시하고 있다. 도 2에서는 본 발명의 여러 양태에 따라 집적 회로(IC) 다이 및 이 IC 다이 둘레에 시일 링 구조체를 포함하는 반도체 디바이스의 평면도를 도시한다. 도 3a에서는 본 발명의 여러 양태에 따른 다중 시일 링 구조체의 실시예의 단면도를 도시하며, 도 3b 및 도 3c에서는 본 발명의 여러 양태에 따른 시일 링 구조체(위에 놓인 부동태층과 캐리어 웨이퍼가 없는 상태)의 실시예들의 확대 평면도를 도시하고 있다. 도 4에서는 본 발명의 여러 양태에 따라 반도체 디바이스에 대한 다이 소오의 영향이 차단된 것을 보여주는 도 3의 시일 링 구조체의 실시예의 단면도를 도시하고 있다. 이와 달리, 도 5에서는 반도체 디바이스에서의 다이 소오에 의한 박리 효과를 보여주는 종래의 시일 링 구조체의 단면도를 도시하고 있다.
간략화와 명료성을 위해 유사한 피처들은 동일한 도면 부호가 부여될 수 있음을 유념해야 할 것이다. 또한, 반도체 디바이스(200)의 일부는 CMOS 프로세스 플로우에 의해 제조될 수 있음 유념해야 할 것이다. 따라서, 도 1의 방법(100) 전에, 그 동안에, 및 그 후에 추가적인 프로세스가 제공될 수 있으며, 본 명세서에서는 몇몇 기타 프로세스에 대해서 단지 간략하게 설명할 것이라는 점을 이해해야 할 것이다. 반도체 디바이스(200)는 low-k의 금속간 유전막(IMD)과 같은 층간 유전막(ILD)을 갖는 후면 조사(backside illuminated : BSI) 디바이스를 포함하도록 제조될 수 있다.
이하, 도 1을 참조하면, 방법(100)은 시일 링 영역 및 회로 영역을 갖는 반도체 기판을 제공하는 블록(102)으로 시작한다. 하나의 실시예에서, 시일 링 영역은 회로 영역 주위에 형성되는 것으로, 시일 링 영역 상에는 시일 링 구조체가 형성되고 회로 영역 내에는 적어도 트랜지스터 디바이스가 형성된다. 방법(100)은 계속해서 회로 영역 위에 집적 회로를 형성하는 블록(104), 이어서 제1 시일 링 구조체를 시일 링 영역 위에 형성하는 블록(106)으로 이어진다. 이어서, 방법(100)은 시일 링 영역 위에서 제1 시일 링 구조체에 인접하게 제2 시일 링 구조체를 형성하는 블록(108), 및 제1 및 제2 시일 링 구조체 상에 제1 부동태층을 형성하는 블록(110)으로 이어진다. 또한, 방법(100)의 단계들 전에, 그 중에 또는 그 후에는 방법(100)에 의해 형성된 구조체 위 및 아래의 추가적인 부동태층, 및 제1 부동태층에 접합된 캐리어 웨이퍼와 같은 기타 층, 라인, 비어(via), 및 구조체가 제공될 수 있다. 유리하게는, 다중 시일 링 구조체가 시일 링 영역 상에 서로 인접하게 형성되기 때문에, 다이 소오에 의한 박리 효과가 시일 링 구조체의 내측 부분에 미치게 되는 것이 차단되어, 내측의 집적 회로도 역시 보호된다. 다시 말해, 하나의 예로서, 이중 시일 링은 본 명세서에서 더 설명하는 바와 같이 박리 효과가 내측 시일 링 내로 침투하려는 것을 방지할 수 있다.
이하, 도 2를 참조하면, 본 발명의 여러 양태에 따라 집적 회로(IC) 다이(202), 이 IC 다이(202) 둘레에 배치된 복수의 동심형 시일 링 구조체(210, 220), 및 이들 사이의 어셈블리 아이솔레이션 영역(204)을 포함하는 반도체 디바이스(200)의 평면도가 도시되어 있다. 도 3a에는 라인 A-A'을 따라 취한 시일 링 영역의 단면도가 도시되어 있고, 도 3b 및 도 3c에는 복수의 시일 링 구조체의 실시예를 보여주는 섹션 B 및 C의 확대도가 각각 도시되어 있다.
그러면, 도 2와 함께 도 3a를 참조하면, 도 1의 방법(100)에 따른 제조 단계에서 반도체 디바이스(200)의 실시예의 단면도가 도시되어 있다. 반도체 디바이스(200)는 회로 영역 내의 IC 다이(202)를 둘러싸는 시일 링 영역(201) 및 어셈블리 아이솔레이션 영역(204)을 구비한 실리콘 기판(예를 들면, p-도핑 기판)과 같은 반도체 기판(230)을 포함할 수 있다. 하나의 실시예에서, 시일 링 영역(201)은 회로 영역 주위에 형성되는 것으로, 시일 링 영역 상에는 복수의 시일 링 구조체가 형성되고 회로 영역 내에는 적어도 트랜지스터 디바이스가 형성된다. 반도체 기판(230)은 대안적으로는 실리콘 게르마늄, 갈륨 비소 또는 기타 적절한 반도체 재료를 포함할 수도 있다. 반도체 기판(230)은 또한 P형 우물, N형 우물과 같은 도핑 영역, 및/또는 P+ 도핑 활성 영역과 같은 도핑 활성 영역을 포함할 수 있다. 하나의 양태에서, 도핑 활성 영역은 다른 영역 내에 배치될 수도 있다. 반도체 기판(230)은 매립층 및/또는 에피텍시층과 같은 다른 피처들을 더 포함할 수 있다. 게다가, 반도체 기판(230)은 실리콘 온 인슐레이터(silicon on insulator : SOI)와 같은 절연체 상의 반도체일 수 있다. 다른 실시예에서, 반도체 기판(230)은 도핑 에피텍시층, 구배 반도체층(gradient semiconductor layer)을 포함하거나, 및/또는 실리콘 게르마늄 층 위의 실리콘층과 같은 상이한 종류의 다른 반도체층 위에 놓인 반도체층을 더 포함할 수 있다. 다른 예에서, 화합물 반도체 기판이 다층 실리콘 구조를 포함하거나, 실리콘 기판이 다층 화합물 반도체 구조를 포함할 수 있다.
반도체 디바이스(200)는 또한 활성 영역을 반도체 기판의 다른 영역들로부터 격리시키도록 쉘로우 트렌치 아이솔레이션(shallow trench isolation : STI) 피처, 또는 LOCOS 피처와 같은 아이솔레이션 구조를 포함할 수 있다. 활성 영역은 하나의 예에서 NMOS 디바이스(예를 들면, nFET) 또는 PMOS 디바이스(예를 들면, pFET)로서 구성될 수 있다.
반도체 디바이스(200)는 반도체 디바이스(200)의 다양한 영역 위에서 다양한 재료층으로부터 다양한 에칭/패터닝 기법에 의해 형성될 수 있는 반도체 기판(230) 위에 놓인 더미 게이트 및/또는 게이트 구조(도시 생략)를 더 포함할 수 있다.
반도체 디바이스(200)는 또한 활성 영역을 후에 형성되는 시일 링 구조체(210, 220)에 전기적으로 연결하도록 접점 바아(218)를 더 포함한다. CVD, 스핀-온 기법 등에 의해 성막되는 부동태층, 질화물층, 및 폴리이미드층과 같은 기타 층들이 시일 링 영역에 마련되어, 시일 링 구조체 위 및/또는 아래에 다양한 피처를 형성할 수도 있다는 점을 유념해야 한다. 반도체 기판(230)은 이전 프로세스 단계들 중에 형성되거나 후속 프로세스 단계들 중에 형성될 수 있는 하위층, 상위층, 디바이스, 접합 및 기타 피처를 더 포함할 수 있다.
반도체 디바이스(200)는 반도체 기판(230) 위에서 시일 링 영역(201)에 배치된 시일 링 구조체(210, 220)를 포함한다. 하나 실시예에서, 시일 링 구조체(210, 220)는 서로 동심형으로서, 동시에 또는 교대로 형성될 수 있다. 시일 링 구조체(210, 220) 각각은 다양한 적층 전도층(212) 및 유전층(216)을 통과해 배치된 비어 층(214)으로 이루어질 수 있다. 시일 링 구조체(210)는 외측 부분(210a) 및 내측 부분(210b)을 포함하며, 시일 링 구조체(220)는 외측 부분(220a) 및 내측 부분(220b)을 포함한다. 외측 부분(220a)은 칩 에지 및 분리선에 인접하고, 내측 부분(220b)은 어셈블리 아이솔레이션 영역(204) 및 회로 영역에 인접한다. 외측 부분(220a)은 상부 금속층(212a)을 포함하고, 내측 부분(220b)은 상부 금속층(212b)을 포함하며, 외측 부분(210a)은 상부 금속층(212c)을 포함하고, 내측 부분(210b)은 상부 금속층(212d)을 포함한다.
시일 링 구조체(210, 220) 위에는 제1 부동태층, 즉 전면 부동태층(222)이 배치된다. 하나의 예에서, 제1 부동태층 또는 전면 부동태층(222)은 고종횡비 프로세스(high aspect ratio process : HARP) 및/또는 고밀도 플라즈마(HDP) CVD 프로세스에 의해 성막된다. 하나의 예에서, 제1 부동태층 또는 전면 부동태층(222)은 유전 재료를 포함하는 것으로, 산화물로 이루어진다.
몇몇 실시예에서는 제2의 또는 복수의 전면 부동태층(들)(도시 생략)이 제1 부동태층(222) 위에 배치될 수도 있다. 이어서, 제1 부동태층(222) 위에 캐리어 웨이퍼(220)가 접합될 수 있다.
하나의 실시예에서, 반도체 기판(230)은 시일 링 영역의 저부층으로서 아래에 놓인 제2 부동태층, 즉 제1 후면 부동태층을 포함할 수 있다. 하나의 예에서, 제2 부동태층, 즉 제1 후면 부동태층은 고종횡비 프로세스(HARP) 및/또는 고밀도 플라즈마(HDP) CVD 프로세스에 의한 부동태층의 성막이나 산소 도펀트의 증착에 의해 형성될 수 있다. 하나의 예에서, 제2 부동태층, 즉 제1 후면 부동태층은 유전 재료(ILD 또는 IMD)를 포함하는 것으로, 산화물로 이루어진다. 게다가, 하나의 예에서, 반도체 기판(230)은 제2 부동태층의 형성 전에 에칭에 의해 얇게 될 수 있다.
후면 부동태층(232)이 반도체 기판(230) 위에 배치될 수 있다. 하나의 예에서, 후면 부동태층(232)은 실리콘 산화물 및/또는 실리콘 질화물로 이루어질 수 있다. 여러 부동태층들은 원하는 바에 따라 구조 프로파일을 형성하도록 패터닝 및 에칭 단계를 거칠 수 있다.
반도체 디바이스(200)는 당업계에 알려진 바와 같이 접점/비어, 금속 배선층, 층간 유전층, 부동태층 등과 같은 다양한 피처를 형성하여 반도체 회로를 형성하도록 회로 영역에서 추가적인 처리를 거칠 수 있다는 점을 이해할 것이다. 또한, 몇몇 실시예에서는 반도체 디바이스(200)가 단지 전면 금속 패드 또는 후면 금속 패드만을 포함하지 이들 두 금속 패드 모두를 포함하지는 않을 수도 있다는 점을 이해할 것이다.
이하, 도 3b 및 도 3c를 참조하면, 시일 링 구조체 및 반도체 디바이스(200)의 실시예를 나타내는 도 2의 섹션 B 및 C의 평면도가 캐리어 층(220) 및 전면 부동태층(222)이 없는 상태로 도시되어 있다. 섹션 B의 평면도는 다중 시일 링 구조체의 코너 구역을 도시하며, 섹션 C의 평면도는 다중 시일 링 구조체의 직선 변 구역을 도시한다. 이들 평면도는 시일 링 구조체의 금속층(212)을 도시하는 것으로, 그 위에 놓이는 부동태층 및 캐리어 웨이퍼 없이 나타낸 도면이다.
도 3b에 도시한 실시예에서, 외측 시일 링 구조체(220)는 금속층(212a)을 갖는 외측 부분(220a), 및 금속층(212b)을 갖는 내측 부분(220b)을 구비한다. 외측 시일 링 구조체(220)는 직선형 구역들을 갖는 것으로, 칩의 코너에서 직각을 형성한다. 내측 시일 링 구조체(210)는 금속층(212c)을 갖는 외측 부분(210a), 및 금속층(210d)을 갖는 내측 부분(210b)을 구비한다. 다중 시일 링 구조체는 코너 구역에서 시일 링 구조체(210, 220)들 사이에 삼각형의 내측 시일 링 구조체(270)를 더 포함한다. 하나의 실시예에서, 내측 시일 링 구조체(270)는 삼각형의 변이 외측 시일 링 구조체(220)의 변에 평행하게 연장하고 삼각형의 빗변은 내측 시일 링 구조체(210)에 인접하게 된 이등변 삼각형으로서 형성된다. 다른 실시예에서, 다른 삼각형 형상도 이용될 수 있다. 삼각형 외에도, 내측 시일 링 구조체(270)는 다양한 적층 전도층, 및 유전층을 통과해 배치된 비어 층을 포함한 구조와 실질적으로 유사할 수 있다. 내측 시일 링 구조체(210)는 금속층(212d)을 갖는 내측 부분(210b)을 구비한다. 내측 시일 링 구조체(210)는 외측 시일 링 구조체(220)의 직선형 변들과 삼각형 내측 시일 링 구조체(270)의 빗변에 평행하게 배치된 직선형 변들을 구비한다. 본 발명의 범위 내에는 기타 금속층의 형태 및 기하학적 형상이 포함된다. 따라서, 도 3b에 도시한 실시예는 적어도 기하학적 형상의 측면에서 서로 상이한 시일 링 구조체(210, 220)들을 나타낸다. 하나의 예에서, 외측 시일 링 구조체(220)는 "A형" 시일 링으로 지칭할 수 있는 한편, 내부 시일 링 구조체(210, 230)는 "B형" 시일 링으로 지칭할 수 있다. 유리하게는, 그러한 A형과 B형 시일 링들의 조합이, 종래에 기계적 다이싱 프로세스로 인해 층의 박리가 발생하기가 보다 쉬웠던 칩의 코너에서의 층의 박리의 방지를 향상시킨다.
도 3c에 도시한 실시예에서, 섹션 C는 칩의 직선형 변을 나타내며, 시일 링 구조체(210, 220)는 기하학적 측면에서 실질적으로 유사한 형상으로 된 금속층을 갖는다. 이 실시예에서, 시일 링 구조체(210, 220)는 모두 "A형" 시일 링으로서, 직선형으로 형성된 금속층을 갖는다.
이하, 도 4 및 도 5를 참조하면, 도 4에서는 본 발명의 여러 양태에 따라 반도체 디바이스(200)에 대한 다이 소오의 영향이 차단된 것을 보여주는 도 3a의 시일 링 구조체의 실시예의 단면도를 도시하고 있으며, 이와 달리 도 5에서는 반도체 디바이스에서의 다이 소오에 의한 박리 효과를 보여주는 종래의 시일 링 구조체의 단면도를 도시하고 있다. 톱니형 라인(240a, 240b)으로 도시한 바와 같은 다이 소오의 영향은 외측 시일 링 구조체까지로 제한되고[타원 영역(260) 참조], 내측 구조체에까지 횡단하는 것이 복수의 내측 시일 링 구조체에 의해 방지됨으로써, 내측 시일 링 구조체(210)를 다이 소오의 박리 효과로부터 보호하고[사각형 영역(250) 참조] 나아가서는 내부 회로 디바이스를 층의 박리로부터 보호하게 된다.
반면, 도 5에는 복수의 내측 시일 링 구조체가 없기 때문에 시일 링 구조체의 내측 부분에까지 횡단하는 톱니형 라인(340a, 340b)으로 나타낸 바와 같은 다이 소오의 박리 효과가 도시되어 있다. 구체적으로, 도 5에서는 부동태층(222) 및 반도체 기판(230)과의 계면을 따라 나타낸 다이 소오의 박리 효과(340a, 340b)를 도시하고 있지만, 도 4에서는 복수의 내측 시일 링 구조체에 의해 차단된 다이 소오의 박리 효과(240a, 240b)를 도시하고 있다. 하나의 실시예에서, 레이저 대신에 다이아몬드 커터를 이용하여 본 발명의 양태에 따른 다중 시일 링 구조체를 갖는 디바이스의 분리선을 따라 절단함으로써 제조 비용을 감소시킬 수 있다.
200 : 반도체 디바이스
201 : 시일 링 영역
202 : IC 다이
204 : 어셈블리 아이솔레이션 영역
210 : 시일 링 구조체
212 : 전도층
214 : 비어층
216 : 유전층
220 : 시일 링 구조체
222 : 제1 부동태층
230 : 반도체 기판
270 : 삼각형의 시일 링 구조체

Claims (10)

  1. 반도체 디바이스로서,
    시일 링 영역 및 회로 영역을 갖는 기판;
    상기 시일 링 영역 위에 배치된 제1 시일 링 구조체;
    상기 시일 링 영역 위에서 제1 시일 링 구조체에 인접하게 배치된 제2 시일 링 구조체; 및
    상기 제1 및 제2 시일 링 구조체 위에 배치된 제1 부동태층
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 시일 링 구조체는 제1 시일 링 구조체와 동심을 이루는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 시일 링 구조체는 회로 영역에 인접하고 상기 제2 시일 링 구조체는 분리선(scribe line)에 인접하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 시일 링 구조체와 제2 시일 링 구조체 사이에 배치된 제3 시일 링 구조체를 더 포함하며, 이 제3 시일 링 구조체는 삼각형 형상을 갖는 것인 반도체 디바이스.
  5. 반도체 디바이스로서,
    시일 링 영역 및 회로 영역을 갖는 기판;
    상기 시일 링 영역 위에서 상기 회로 영역에 인접하게 배치되고, 복수의 직선형 금속층을 갖는 제1 시일 링 구조체;
    상기 시일 링 영역 위에서 분리선 및 제1 시일 링 구조체에 인접하게 배치되고, 복수의 직선형 금속층을 갖는 제2 시일 링 구조체;
    상기 시일 링 영역 위에서 상기 제1 시일 링 구조체와 제2 시일 링 구조체 사이의 코너 구역에 배치되고, 복수의 삼각형 금속층을 갖는 제3 시일 링 구조체; 및
    상기 제1, 제2, 및 제3 시일 링 구조체 위에 배치된 제1 부동태층
    을 포함하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 제2 시일 링 구조체는 제1 시일 링 구조체와 동심을 이루는 것인 반도체 디바이스.
  7. 반도체 디바이스를 제조하는 방법으로서,
    시일 링 영역 및 회로 영역을 갖는 기판을 제공하는 것;
    상기 시일 링 영역 위에 제1 시일 링 구조체를 형성하는 것;
    상기 시일 링 영역 위에서 제1 시일 링 구조체에 인접하게 제2 시일 링 구조체를 형성하는 것; 및
    상기 제1 및 제2 시일 링 구조체 위에 제1 부동태층을 형성하는 것
    을 포함하는 반도체 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 제2 시일 링 구조체는 제1 시일 링 구조체와 동심을 이루게 형성되는 것인 반도체 디바이스 제조 방법.
  9. 제7항에 있어서, 상기 제1 시일 링 구조체는 회로 영역에 인접하게 형성되고 상기 제2 시일 링 구조체는 분리선(scribe line)에 인접하게 형성되는 것인 반도체 디바이스 제조 방법.
  10. 제7항에 있어서, 상기 제1 시일 링 구조체와 제2 시일 링 구조체 사이에 배치된 제3 시일 링 구조체를 더 포함하며, 이 제3 시일 링 구조체는 삼각형 형상을 갖는 것인 반도체 디바이스 제조 방법.
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