CN105336711B - 采用低k值介电材料的管芯边缘密封 - Google Patents
采用低k值介电材料的管芯边缘密封 Download PDFInfo
- Publication number
- CN105336711B CN105336711B CN201410274241.5A CN201410274241A CN105336711B CN 105336711 B CN105336711 B CN 105336711B CN 201410274241 A CN201410274241 A CN 201410274241A CN 105336711 B CN105336711 B CN 105336711B
- Authority
- CN
- China
- Prior art keywords
- semiconductor wafer
- pseudo
- sgpc
- active area
- wafer according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003989 dielectric material Substances 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 238000003475 lamination Methods 0.000 claims abstract description 5
- 238000004886 process control Methods 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 238000004528 spin coating Methods 0.000 claims description 4
- -1 carbon fluoride compound Chemical class 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 2
- 238000003682 fluorination reaction Methods 0.000 claims description 2
- 229920000620 organic polymer Polymers 0.000 claims description 2
- 101001069703 Streptomyces griseus Streptogrisin-C Proteins 0.000 claims 10
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims 2
- 150000001335 aliphatic alkanes Chemical class 0.000 claims 1
- 229910052681 coesite Inorganic materials 0.000 claims 1
- 229910052906 cristobalite Inorganic materials 0.000 claims 1
- 229910052682 stishovite Inorganic materials 0.000 claims 1
- 239000004408 titanium dioxide Substances 0.000 claims 1
- 229910052905 tridymite Inorganic materials 0.000 claims 1
- 208000037656 Respiratory Sounds Diseases 0.000 abstract description 23
- 238000007789 sealing Methods 0.000 abstract description 10
- 230000001788 irregular Effects 0.000 abstract description 7
- 230000008595 infiltration Effects 0.000 abstract description 6
- 238000001764 infiltration Methods 0.000 abstract description 6
- 238000013016 damping Methods 0.000 abstract description 5
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000004888 barrier function Effects 0.000 description 16
- 238000000034 method Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 230000006378 damage Effects 0.000 description 5
- 230000032798 delamination Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 3
- 239000004810 polytetrafluoroethylene Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- OLBVUFHMDRJKTK-UHFFFAOYSA-N [N].[O] Chemical compound [N].[O] OLBVUFHMDRJKTK-UHFFFAOYSA-N 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- NCWQJOGVLLNWEO-UHFFFAOYSA-N methylsilicon Chemical compound [Si]C NCWQJOGVLLNWEO-UHFFFAOYSA-N 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000802 nitrating effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920000636 poly(norbornene) polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dicing (AREA)
Abstract
本发明涉及采用低K值介电材料的管芯边缘密封。一种半导体晶片具有用于阻尼及抑制在划片期间生成的初生裂纹并且抑制湿气渗透到管芯的有源区之内的多级结构。该晶片包括由划片通道分离的管芯区阵列。管芯区包含有源区以及包围着有源区的第一环。第一环的一部分包含低K值介电材料。第二环包含金属与层间介电(ILD)材料的交替层的叠层。在环周围的伪金属区包含层叠的伪金属特征件并且包围着有源区。划线网格过程控制(SGPC)特征件的规则的或不规则的交错布局降低了在划片期间的机械应力。
Description
技术领域
本发明一般地涉及半导体管芯的制作，并且更特别地涉及防护在半导体管芯的制作过程中发生的裂纹和脱层(delamination)的传播。
背景技术
个体集成电路或芯片通常由较大的半导体晶片形成，该半导体晶片通常主要包含硅，尽管诸如砷化镓和磷化铟之类的其他材料也可以使用。半导体晶片被制作为包含按行和列布置的多个集成电路，每个集成电路的外周的形状典型为方形或矩形的。
典型地，在制作之后，使用划片工具(例如，划片机(dicing saw))将半导体晶片单体化(singulate)(或者“锯切”或“划片”)成方形或矩形的分立集成电路。切割沿着位于集成电路的行和列之间的相互正交的平行线集合(有时称为锯道或划片通道(scribe lane))进行。每个单体化的集成电路通常被称为半导体管芯。
在制作和组装(封装)期间，半导体管芯的外周易于受到破坏。这样的破坏可能在例如划片、封装、加工或测试期间发生。一般地，半导体管芯的角部和边缘相对于管芯的中心受到更大的应力。例如，在划片过程期间，划片工具能够诱发在半导体晶片上的应力，所述应力会导致管芯边缘缺口(chip)、破裂、剥离或者(否则的话)被破坏，导致裂纹通过一个或多个管芯传播，并且严重地破坏所产生的集成电路或使其劣化。在封装、加工和测试期间，半导体管芯可以受到热循环，该热循环会导致对管芯角部和边缘的额外应力。
发生于管芯的角部和边缘处的破坏能够容易地传播到管芯的有源区之内，从而导致对部分或全部的管芯互连或电路的破坏，由此损害其可靠性。例如，裂纹可以从边缘和角部传播到半导体管芯的有源区之内。此外，边缘和角部更加易于脱层，该脱层同样会传播到有源区之内。用于保护管芯的有源区的常规方案可能对于防止此类裂纹和脱层的传播并非足够有效，由此导致降低的可靠性和增大的加工成本。因此，有利的是能够更加有效地保护管芯边缘免受破坏。
附图说明
本发明的实施例借助于实例的方式来说明，但不受附图所限，在附图中相似的附图标记指示相似的元件。在附图中的元件出于简单和清晰起见而示出，并且并不一定按比例绘制。例如，连接和区域的厚度可以为了清晰起见而放大。
图1是根据本发明的一种实施例的半导体晶片的简化平面图；
图2是图1所示的管芯区的子阵列的放大的简化平面图；
图3是图2的在两个划片通道的相交处的虚线区的放大的平面图；以及
图4是沿图3的平面A-A截取的图2的虚线区的一部分的局部截面侧视图。
具体实施方式
在此公开了本发明的详细的说明性实施例。但是，本文所公开的具体的结构及功能细节仅仅是为了描述本发明的示例实施例的代表。本发明的实施例可以用许多可替换的形式来实现，并且不应当被理解为仅限定于本文所阐明的实施例。此外，本文所使用的术语只是为了描述特定的实施例，而并非意指对本发明的示例实施例的限制。
本发明的一种实施例是包含由划片通道分离的管芯区阵列的半导体晶片。至少一个管芯区包含有源区以及至少部分地包围着有源区的第一环。第一环的至少一部分含有低K值介电材料。
现在参照图1，图中示出了半导体晶片100的简化平面图。半导体晶片100包含基板101以及在基板101上的多个上层102，上层102被布置用于提供按照已截切的圆形阵列布置的管芯区104的形成物(formation)103。每个管芯区104都提供管芯，即，含有一个或多个微电子电路的集成电路。管芯是半导体器件的众所周知的构件，并且因而，关于它的详细描述对于本发明的全面理解并不是必要的。
图2示出了图1所示的管芯区104的子阵列的放大的简化平面图。从图2中能够更详细地看出，管芯区104的形成物103被布置用于提供包含作为划片工具的相交路径的划片通道201、202、203、204的区域200(以影线示出)。
划片通道201和202位于管芯区104的列205之间，而划片通道203和204位于管芯区104的行206之间。划片通道201、202被布置为关于划片通道203、204相互垂直的。换言之，相邻的管芯区104由划片通道201、202、203、204分离，使得例如行A的管芯区104通过划片通道203与行B的管芯区104分离。因而，为了使管芯区104单体化，划片工具必须穿过每个划片通道201、202、203、204以分离每个管芯区104。在本例中，图2所示的管芯区104的形成物103的划片将会得到9个管芯。
图3示出了在划片通道202和204的相交处的图2的虚线区域207的放大平面图，而图4示出了沿图3的平面A-A截取的虚线区域207的一部分的局部截面侧视图。
如图3所示，每个管芯区104(由虚线301指示，不是实际结构的一部分)包含有源区302，有源区302通过包围着有源区302的相应的密封区域303与相邻的划片通道202、204分离。有源区302可以包含任何合适类型的互连和电路以实现半导体管芯的任意合适的多种功能，并且可以使用常规的加工技术来形成。有源区302是半导体器件的众所周知的构件，并且因而，关于它的详细描述对于本发明的全面理解并不是必要的。
密封区域303包含第一管芯-边缘密封环304、第二管芯-边缘密封环305和伪(dummy)金属区306。密封区域303还包含划线网格过程控制(SGPC)特征件309的若干部分，SGPC特征件309将在下文更详细地讨论。
第一管芯-边缘密封环304包围着第二管芯-边缘密封环305，该第二管芯-边缘密封环305包围着有源区302。在所示的实施例中，第一及第二管芯边缘密封环304和305被示为连续的环；但是，在可替换的实施例中，这些环中的一个或两个可以不是连续的，并且可以包含一个或多个间隙。此外，如同下文将更详细地讨论的，环304和305可以具有除图3所示的矩形剖面之外的形式。例如，环304、305中的一个或两者都可以具有至少一个圆角，或者具有包含穿过角部的边缘的至少一个锥形角。在某些实施例中，环304和305可以只是部分地包围着有源区302。例如，在一种实施例中，第二管芯边缘密封环305可以只是部分地包围着有源区302，而第一管芯边缘密封304于是可以只是部分地包围着第二环305。
实际上，每个第一管芯-边缘密封环304提供围绕(circumscribe)各自的有源区302的第一防护屏障。每个第二管芯-边缘密封环305提供布置于由第一管芯-边缘密封环304形成的屏障之内的第二防护屏障，该第二防护屏障同样围绕上述相同的各自有源区302。有关第一管芯-边缘密封环304和第二管芯-边缘密封环305的更多细节下文将讨论。
如同现在将更详细地讨论的，伪金属区306提供了第一及第二管芯-边缘密封环304和305布置于其内的第三防护屏障，该第三防护屏障同样围绕上述相同的各自有源区302。
如图3所示，每个伪金属区306都含有布置于对应的密封环304与对应的虚线301之间的且具有一般为L形或V形的布局的多个伪元件307。虚线301被定义为锯片切口区域308(即，在划片期间所去除的材料包含于其内的区域)的边缘。如图4所示，每个伪元件307由将较窄的第二伪金属特征件402夹在中间的两个第一伪金属特征件401的垂直布局构成。图4还示出了，在伪金属区306的上表面处的每个伪元件307下方的是若干(例如，在本示例性实施例中为两个)伪元件307的其他实例。
在其他实施例中，伪元件307的伪金属特征件401、402可以包括其他类型的形状，包括具有其他规则的几何截面的那些形状，以及甚至是不规则的几何形状。
应当注意，通过将锯片切口区域(例如，308)保持为没有伪金属特征件，本发明的实施例会相对于伪特征件的已知布局(伪特征件典型地布置于锯片切口区域之内)而降低对锯片的机械压力。
伪金属特征件401、402可以包含诸如铜、铝、钨、金之类的金属或者其他金属，并且合意地按照相对高密度的图形分布于伪金属区306之内，以便通过吸收一定程度的机械能而用作裂纹穿透屏障以在划片过程期间防止裂纹传播到有源区302之内。
在每个划片通道202和204之内，布置有包含多个金属SGPC特征件309的划线网格过程控制(SGPC)图形。SGPC特征件309是按图形排布的、在晶片制作期间形成于划片通道202和204之内的结构，并且被用于各种过程控制和监测用途，包括例如掩模对准、物理尺寸测量和寄生参数测量。使用SGPC特征件来控制及监测晶片制作过程是众所周知的，并且因而，关于它的详细描述对于本发明的全面理解并不是必要的。
在本实施例中，每个SGPC特征件309的至少一部分被布置于(i)锯片切口区域308以及(ii)一个伪金属区域306两者之内，使得锯片在划片期间使用这些SGPC特征件309。
按常规，SGPC图形包含布置于划片通道之内中心的且沿着单一直线对齐的多个SGPC特征件。但是，在本发明的本实施例中，如同在图3中所最佳地看出的，SGPC特征件309反而被间隔开得更远并且于每个SGPC图形之内(规则或不规则地)左右(side to side)交错以在划片期间降低对硅的应力。这是因为，当划片锯片穿过相对于常规的布置于中心的SGPC图形具有密度降低的金属区域的硅时，作为硅芯片完整性的主要劣化来源的初生的裂纹和缺口不太可能发生。
在规则的交错图形中，在图形中的连续的SGPC特征件无例外地朝划片通道的不同侧面偏移。在图3所示的实施例中，每个SGPC图形包含按照不规则的交错图形沿着其各自的划片通道202、204布置的多个SGPC特征件309。在这些不规则的交错图形中，SGPC特征件309沿着两个不同的平行线(例如，图3所示的在划片通道202中的第一线310和第二线311)对齐。这些图形是不规则的交错图形，因为沿着给定的划片通道204布置的至少两个连续的SGPC特征件312朝划片通道的同一侧面偏移。
应当注意，通过避免使用居中布置于锯片划片通道(例如，202)之内的SGPC特征件309，本发明的实施例相对于SGPC特征件的已知布局降低了对锯片的机械压力。按常规，SGPC特征件通常密集地布置成单一直线，并且居中布置于锯片划片通道内，从而产生在划片期间锯片必须经过的金属的密集路径。但是，通过使用SGPC特征件309的一般为交错的较不密集的布局，例如，图3所示的布局，划片锯片行经较少的金属并且受到较少的机械应力。
如图4的局部截面图所示，半导体晶片100包含基板101以及布置于基板101上的多个上层102。
在有源区302中，上层102含有导电的和非导电的特征件(未示出)，这些特征件互连并被排布以形成微电子电路。用于在有源区302内形成微电子电路的过程和技术是众所周知的，并且因而，关于它的详细描述对于本发明的全面理解并不是必要的。
基板101典型为硅基板，尽管基板101能够由任意合适的半导体材料或材料的组合制成，例如，砷化镓、磷化铟、硅锗、绝缘体上硅(SOI)、硅、单晶硅等，以及它们的组合。
如图4所示，半导体晶片100包含多个第一管芯-边缘密封环304，每个第一管芯-边缘密封环304延伸于半导体晶片100的顶面405与基板101之间并直通到基板101，以致于围绕各自的有源区302和各自的第二管芯-边缘密封环305两者。
每个第一管芯-边缘密封环304最初可使用任意合适的制造工艺(例如，光刻、湿法或干法蚀刻、激光加工等)来形成为连续的沟槽。每个第一管芯-边缘密封环304的宽度可以为例如大约5～8μm。
在所示的实施例中，每个第一管芯-边缘密封环304具有一般为矩形的横截剖面。但是，也可以使用其他横截剖面，例如，楔形。
与完全空心的或含有金属特征件(例如，层叠的金属和层间介电层(ILD)材料的图形)的常规的密封环不同，在所示出的实施例中的每个第一管芯-边缘密封环304都以多孔的低K值介电材料(例如，具有小于大约4的介电常数(k)的材料)填充。低K值材料是在受到外部施加的电场时会展示出弱极化的绝缘材料并且基本上没有或完全没有金属。在第一管芯-边缘密封环304内使用低K值介电材料会通过增大自由表面能(称为“裂纹表面能”)的数量而允许每个第一管芯-边缘密封环304充当裂纹穿透屏障。裂纹表面能的增大由低K值材料的阻尼机械能引起，使得，当裂纹的前缘达到第一管芯-边缘密封环304时，其机械能并不足以克服第一管芯-边缘密封环304的表面能以允许裂纹进一步前进，由此保护有源区302。
另外，每个第一管芯-边缘密封环304充当防止湿气渗透到各自的有源区302之内的屏障。
用于填充第一管芯-边缘密封环304的示例性的低K值材料包括下列项中的一项或多项：具有大约3.0～3.7的K值的氟化(掺氟的)SiO2、具有大约2.5～2.7的K值的有机硅烷，以及具有大约2.0～2.5的K值的非晶碳氟化合物。可以采用的其他低K值材料包括(但不限于)下列项中的一项或多项：碳掺杂的二氧化硅(具有大约3.0的K值)、多孔的二氧化硅(具有小于大约2.0的K值)、多孔的碳掺杂的二氧化硅、旋涂的(spin-on)有机聚合物电介质(例如，聚酰亚胺、聚降冰片烯、苯并环丁烯和聚四氟乙烯(PTFE))，以及旋涂的硅基聚合物电介质(例如，含氢倍半硅氧烷(HSQ)和甲基硅倍半硅氧烷(MSQ))。
以低K值材料填充第一管芯-边缘密封环304优选地发生于晶片制作期间。在一种实施例中，低K值材料在晶片制作期间被施加于半导体晶片100，作为最终的晶片表面。
第一管芯-边缘密封环304以低K值材料合意地完全填充或基本上完全填充，尽管在某些实施例中一个或多个第一管芯-边缘密封环304可以仅以低K值材料部分填充。在第一管芯-边缘密封环304仅以低K值材料部分填充的实施例中，第一管芯-边缘密封环304的剩余部分可以保留为空的或者以另外的材料填充。在可替换的实施例中，多于一种类型的低K值材料可以包含于单个第一管芯-边缘密封环304之内，并且这些不同类型的低K值材料可以相互混合或者单独施加，例如通过按层依次施加。在某些实施例中，不同的第一管芯-边缘密封环304可以包含不同的低K值材料。
同样如图4所示，半导体晶片100还包含多个第二管芯-边缘密封环305，每个第二管芯-边缘密封环305延伸于半导体晶片100的顶面405与基板101之间并直通到基板101，以致于围绕各自的有源区302。
每个第二管芯-边缘密封环305的宽度可以是例如大约5～8μm。
每个第二管芯-边缘密封环305由金属403(该金属403可以包括铜、铝、钨、金中的一种或多种或者其他合适的金属)以及层间介电层(ILD)材料404(该层间介电层(ILD)材料404可以包括氧化物、氮化物、氧氮化物、二氧化硅、含氮氧化物、掺氮氧化物、氮化硅、氧氮化硅中的一种或多种或者另一种合适的介电材料)的交替层的垂直叠层形成。
尽管在本实施例中，金属403和ILD材料404的特征件一般地具有矩形或方形的截面，但是在其他实施例中，金属403和ILD材料404的特征件可以包括其他合适类型的形状，包括具有其他的规则的几何截面的那些形状以及甚至不规则的几何形状。
第二管芯-边缘密封环305提供布置于由第一管芯-边缘密封环304形成的屏障之内的附加的第二防护屏障，以在锯片划片过程期间进一步阻尼机械裂纹能，由此防止裂纹进入有源区302。另外，第二管芯-边缘密封环305还提供防止湿气渗透到有源区302之内的附加的第二屏障。
根据Griffith裂纹理论，在由机械划片机引起的初生裂纹的传播期间，裂纹的前缘将停止于其中裂纹的自由表面能大于由划片机产生的机械能的点处。基于该理论，本发明的实施例提供阶梯式结构，该阶梯式结构不仅会抑制裂纹等，而且可将湿气保持于有源区302之外。在图3和4的示例性实施例中，阶梯式结构包括下列四个构造级(structuralstage)，这四个构造级共同地阻尼并遏制在划片期间生成的初生裂纹，并且抑制湿气渗透进有源区302：
1.第一级，包括SGPC特征件309的不规则的交错式布局，该布局降低了在锯道内的金属密度，由此降低在硅上的来自划片锯片的机械应力，从而降低作为硅芯片完整性的主要劣化源的初生的裂纹和缺口的发生率。
2.第二级，包括伪金属区306，该伪金属区306含有多个垂直层叠的伪特征件307，从而提供用于阻尼在锯片划片过程期间生成的机械能的防护屏障，使得不具有足够能量的裂纹受到抑制以免朝有源区302传播。
3.第三级，包括第一管芯-边缘密封环304，该第一管芯-边缘密封环304以基本上没有或完全没有金属的多孔的低K值材料填充，并且在有源区302周围提供用于增大裂纹表面能并抑制湿气渗透的防护屏障。
4.第四级，包括第二管芯-边缘密封环305，该第二管芯-边缘密封环305由金属403和层间介电层(ILD)材料404的交替层的叠层形成，从而提供用于阻尼机械裂纹能的防护屏障，由此抑制裂纹达到有源区302，并且用作防止湿气渗透的屏障。
在可替换的实施例中，可以采用少于全部四个前述类型的级，这些级可以按照与图3和4所示的顺序不同的顺序来排布，并且可以使用单一类型的多个实例(例如，两个同心地布置于有源区周围的不同的伪金属区域，或者两个以低K值材料填充的同心地布置于有源区周围的单独的第一管芯-边缘密封环等)。
在某些实施例中，(i)包含低K值介电材料的第一管芯-边缘密封环，(ii)由金属和层间介电层(ILD)材料的交替层的叠层形成的第二管芯-边缘密封环，以及(iii)含有多个层叠的伪金属特征件的伪金属区等中的一项或多项，可以围绕多于一个有源区。
上述阶梯式裂纹抑制结构阻尼并抑制在划片期间生成的初生裂纹，并且在防止湿气渗透到有源区方面同样是有效的。
本发明的实施例不仅提供对裂纹的加强防护，而且提高了锯片划片过程的稳健性，并且甚至能够提高锯片划片设备的生产能力，因为在没有引起管芯-边缘碎裂、剥离诱发的管芯裂纹及相关缺陷的风险的情况下，能够采用用于划片的更快速的速度指数(indexspeed)。
如同本文所使用的，单数形式的“一”或“一个”意指同样包括复数形式，除非上下文另有清楚说明。还应当理解，术语“包含”、“含有”、“具有”、“拥有”、“包括”和/或“囊括”指出存在着所规定的特征、步骤或构件，但是并不排除存在或另加一个或多个其他特征、步骤或构件。还应当注意，在某些可替换的实现方式中，所指出的功能/动作可能不按附图所示的顺序出现。例如，连续示出的两个附图实际上可以基本上同时执行，或者有时可以按照相反的顺序执行，取决于所涉及的功能/动作。
尽管本发明在说明书和权利要求书中已经使用了诸如“前”、“后”、“顶部”、“底部”、“上方”、“下方”等相对性术语来说明，但是这样的术语用于描述性的目的，而并不一定用于描述永久性的相对位置。应当理解，这样使用的术语在适当的情况下是可互换的，使得本文所描述的本发明的实施例例如能够按照除了本文所示出的或(否则的话)所描述的取向外的其他取向来操作。
除非另有说明，否则诸如“第一”和“第二”之类的术语被用来任意地区分此类术语所描述的元件。因而，这些术语并不一定意指指出此类元件的时间的或别的顺序。此外，诸如“至少一个”和“一个或多个”之类的介绍性术语在权利要求书中的使用不应当被理解为暗示着：通过不定冠词“一”或“一个”所实现的另一个权利要求元件的引入将含有该引入的权利要求元件的任意特定的权利要求限定于仅含有一个这样的元件的发明，即使是在同一权利要求包括介绍性短语“一个或多个”或者“至少一个”以及诸如“一”或“一个”之类的不定冠词时。对于定冠词的使用同样如此。
尽管本发明在此参照具体的实施例来描述，但是在不脱离后面的权利要求书所阐明的本发明的范围的情况下能够进行各种修改和变更。因此，本发明的说明书和附图应当被看作是说明性的，而不是限制性的，并且所有此类修改都意指包含于本发明的范围之内。在此针对具体的实施例来描述的任何益处、优点或问题的解决方案并非意指要理解为任意或全部权利要求的关键的、必要的或本质的特征或元件。
尽管在后面的方法权利要求中的元件(若存在)按照具有对应标签的特定顺序来叙述，但是除非权利要求说明另外暗示了用于实现那些元件中的一些或全部的特定顺序，否则那些元件并不一定意指被限定于按照该特定顺序来实现。
在此对“一种实施例”或“实施例”的引用意指结合该实施例所描述的特定的特征、结构或特性能够包含于本发明的至少一种实施例中。短语“在一种实施例中”出现于本说明书中的不同位置并不一定全都指的是同一实施例，也并非是必须与其他实施例相互排除的单独的或可替换的实施例。对于术语“实现方式”同样如此。
由本申请中的权利要求所涵盖的实施例被限定于这样的实施例：(1)由本说明书所使能(enable)并且(2)对应于法定的主题。非使能的实施例以及与非法定的主题对应的实施例被明确地拒绝，即使它们属于本发明的范围之内。
Claims (17)
1.一种半导体晶片，包含由划片通道分离的管芯区阵列，其中所述半导体晶片进一步包含：
所述管芯区中的有源区；
在所述管芯区中并至少部分地包围所述有源区的第一环，其中所述第一环的至少一部分含有低K值介电材料；
沿着第一划片通道的锯片切口区域的相对侧而交替地布置的多个划线网格过程控制SGPC特征件，SGPC特征件彼此交错并沿着锯片切口区域的相对侧对齐，以使锯片不同时经过多于一个所述SGPC特征件。
2.根据权利要求1所述的半导体晶片，其中所述低K值介电材料填充所述半导体晶片的沟槽。
3.根据权利要求1所述的半导体晶片，其中所述第一环具有矩形截面。
4.根据权利要求1所述的半导体晶片，其中所述第一环完全包围所述有源区。
5.根据权利要求1所述的半导体晶片，其中至少一个所述管芯区还包含至少部分地包围所述有源区的第二环。
6.根据权利要求5所述的半导体晶片，其中所述第二环包含金属与层间介电(ILD)材料的交替层的叠层。
7.根据权利要求1所述的半导体晶片，进一步包括：
至少一个伪金属区，至少部分地包围所述有源区；以及
多个层叠的伪金属特征件，在所述伪金属区中且沿管芯区的至少一侧排布。
8.根据权利要求7所述的半导体晶片，其中任意层叠的伪金属特征件均没有延伸到相邻的锯片切口区域之内的部分。
9.根据权利要求7所述的半导体晶片，其中所述层叠的伪金属特征件包含具有一般为L形或V形布局的多个第一金属结构。
10.根据权利要求9所述的半导体晶片，其中所述层叠的伪金属特征件包含具有一般为矩形截面的且布置于一对所述第一金属结构之间的至少一个第二金属结构，其中所述层叠的伪金属特征件彼此垂直地分离且不相连接。
11.根据权利要求1所述的半导体晶片，其中对于一个或多个SGPC特征件，使得所述SGPC特征件的第一部分被布置于所述划片通道之内，而所述SGPC特征件的第二部分被布置于所述划片通道之外。
12.根据权利要求1所述的半导体晶片，其中所述第一环是基本上没有或完全没有金属的。
13.根据权利要求1所述的半导体晶片，其中所述低K值介电材料是多孔的。
14.根据权利要求1所述的半导体晶片，其中所述低K值介电材料包括氟化SiO2、有机硅烷和非晶碳氟化合物中的至少一种。
15.根据权利要求1所述的半导体晶片，其中所述低K值介电材料包括碳掺杂的二氧化硅、多孔的二氧化硅、多孔的碳掺杂的二氧化硅、旋涂的有机聚合物电介质以及旋涂的硅基聚合物电介质中的至少一种。
16.根据权利要求1所述的半导体晶片，其中所述低K值介电材料具有小于4的介电常数值。
17.根据权利要求1所述的半导体晶片，其中至少一个所述管芯区还包含：
至少部分地包围所述有源区的第二环，其中所述第二环包含金属与层间介电(ILD)材料的交替层的叠层；
包含多个层叠的伪金属特征件的且至少部分地包围所述有源区的伪金属区，其中在所述至少一个管芯区中的任意伪金属特征件没有延伸到相邻的锯片切口区域之内的部分；以及
对于一个或多个SGPC特征件，使得所述SGPC特征件的第一部分被布置于所述划片通道之内，而所述SGPC特征件的第二部分被布置于所述划片通道之外，其中所述SGPC特征件按照交错的图形布置于所述划片通道之内并且沿着两个不同的平行线对齐。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410274241.5A CN105336711B (zh) | 2014-06-19 | 2014-06-19 | 采用低k值介电材料的管芯边缘密封 |
| US14/555,558 US9406625B2 (en) | 2014-06-19 | 2014-11-26 | Die edge seal employing low-K dielectric material |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410274241.5A CN105336711B (zh) | 2014-06-19 | 2014-06-19 | 采用低k值介电材料的管芯边缘密封 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105336711A CN105336711A (zh) | 2016-02-17 |
| CN105336711B true CN105336711B (zh) | 2019-03-15 |
Family
ID=54870342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410274241.5A Expired - Fee Related CN105336711B (zh) | 2014-06-19 | 2014-06-19 | 采用低k值介电材料的管芯边缘密封 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9406625B2 (zh) |
| CN (1) | CN105336711B (zh) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102432776B1 (ko) * | 2015-10-08 | 2022-08-17 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| KR102537526B1 (ko) | 2016-05-31 | 2023-05-26 | 삼성전자 주식회사 | 반도체 장치 |
| JP2018046094A (ja) * | 2016-09-13 | 2018-03-22 | エイブリック株式会社 | 半導体チップ、半導体装置、半導体ウェハ、及び半導体ウェハのダイシング方法 |
| CN108428670B (zh) * | 2017-02-14 | 2020-06-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及电子装置 |
| KR20190014993A (ko) * | 2017-08-04 | 2019-02-13 | 에스케이하이닉스 주식회사 | 지시 패턴을 포함하는 반도체 패키지 |
| CN107482026B (zh) * | 2017-08-16 | 2020-05-15 | 上海微阱电子科技有限公司 | 防止划片损伤的cmos图像传感器结构及其制作方法 |
| KR102450310B1 (ko) | 2017-11-27 | 2022-10-04 | 삼성전자주식회사 | 반도체 칩 및 이를 구비하는 멀티 칩 패키지 |
| KR102599050B1 (ko) | 2018-08-20 | 2023-11-06 | 삼성전자주식회사 | 반도체 칩의 제조 방법 |
| CN109461717A (zh) * | 2018-10-15 | 2019-03-12 | 上海华虹宏力半导体制造有限公司 | 一种晶圆及其形成方法、等离子体裂片方法 |
| KR102557402B1 (ko) | 2018-10-19 | 2023-07-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102653165B1 (ko) | 2018-11-22 | 2024-04-01 | 삼성전자주식회사 | 반도체 장치, 반도체 칩 및 반도체 기판의 반도체 기판의 소잉 방법 |
| US11088041B2 (en) * | 2019-09-17 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages with shortened talking path |
| US11456253B2 (en) | 2020-05-11 | 2022-09-27 | Micron Technology, Inc. | Semiconductor device and method of forming the same |
| CN111584433B (zh) * | 2020-06-08 | 2021-12-10 | 上海领矽半导体有限公司 | 一种保护环及其形成方法 |
| US11552074B2 (en) * | 2020-06-15 | 2023-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structures and methods of fabricating the same |
| JP2022024547A (ja) * | 2020-07-28 | 2022-02-09 | 株式会社ソシオネクスト | 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法 |
| CN112885778B (zh) * | 2021-01-19 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| KR20220116629A (ko) | 2021-02-15 | 2022-08-23 | 삼성전자주식회사 | 반도체 장치 및 그의 제조 방법 |
| US11728229B2 (en) * | 2021-03-25 | 2023-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy patterns in redundant region of double seal ring |
| KR20230021211A (ko) | 2021-08-04 | 2023-02-14 | 삼성전자주식회사 | 가장자리 영역에서 매립 절연 패턴을 포함하는 반도체 칩, 이 칩을 포함하는 반도체 패키지 및 이 칩의 제조 방법 |
| US20230187294A1 (en) * | 2021-12-13 | 2023-06-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor wafer seal ring |
| CN115376905B (zh) * | 2022-10-27 | 2023-01-31 | 山东中清智能科技股份有限公司 | 一种半导体晶片的切割工艺 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101685817A (zh) * | 2008-09-22 | 2010-03-31 | 恩益禧电子股份有限公司 | 半导体芯片及半导体晶片 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6878615B2 (en) * | 2001-05-24 | 2005-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to solve via poisoning for porous low-k dielectric |
| US7129566B2 (en) | 2004-06-30 | 2006-10-31 | Freescale Semiconductor, Inc. | Scribe street structure for backend interconnect semiconductor wafer integration |
| US7482675B2 (en) * | 2005-06-24 | 2009-01-27 | International Business Machines Corporation | Probing pads in kerf area for wafer testing |
| US20070087067A1 (en) | 2005-10-18 | 2007-04-19 | Yuan Yuan | Semiconductor die having a protective periphery region and method for forming |
| US7741195B2 (en) * | 2006-05-26 | 2010-06-22 | Freescale Semiconductor, Inc. | Method of stimulating die circuitry and structure therefor |
| US7741196B2 (en) | 2007-01-29 | 2010-06-22 | Freescale Semiconductor, Inc. | Semiconductor wafer with improved crack protection |
| US8680653B2 (en) * | 2007-11-12 | 2014-03-25 | Infineon Technologies Ag | Wafer and a method of dicing a wafer |
| JP5583320B2 (ja) | 2007-12-05 | 2014-09-03 | ピーエスフォー ルクスコ エスエイアールエル | 半導体ウエハ及びその製造方法 |
| US8368180B2 (en) * | 2009-02-18 | 2013-02-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scribe line metal structure |
| US8039367B2 (en) * | 2009-05-13 | 2011-10-18 | United Microelectronics Corp. | Scribe line structure and method for dicing a wafer |
| US8253217B2 (en) | 2010-06-16 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure in semiconductor devices |
| US8338917B2 (en) | 2010-08-13 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple seal ring structure |
| US8692392B2 (en) * | 2010-10-05 | 2014-04-08 | Infineon Technologies Ag | Crack stop barrier and method of manufacturing thereof |
| US8531008B2 (en) * | 2010-11-23 | 2013-09-10 | Infineon Technologies Ag | Material structure in scribe line and method of separating chips |
| US8557684B2 (en) * | 2011-08-23 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional integrated circuit (3DIC) formation process |
| US8648341B2 (en) * | 2012-02-23 | 2014-02-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for testing pads on wafers |
| US9287154B2 (en) * | 2012-06-01 | 2016-03-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | UV curing system for semiconductors |
| US8994148B2 (en) * | 2013-02-19 | 2015-03-31 | Infineon Technologies Ag | Device bond pads over process control monitor structures in a semiconductor die |
| US8970008B2 (en) * | 2013-03-14 | 2015-03-03 | Infineon Technologies Ag | Wafer and integrated circuit chip having a crack stop structure |
| US8937009B2 (en) * | 2013-04-25 | 2015-01-20 | International Business Machines Corporation | Far back end of the line metallization method and structures |
| US9059052B2 (en) * | 2013-05-16 | 2015-06-16 | International Business Machines Corporation | Alternating open-ended via chains for testing via formation and dielectric integrity |
| US9059333B1 (en) * | 2013-12-04 | 2015-06-16 | International Business Machines Corporation | Facilitating chip dicing for metal-metal bonding and hybrid wafer bonding |
-
2014
- 2014-06-19 CN CN201410274241.5A patent/CN105336711B/zh not_active Expired - Fee Related
- 2014-11-26 US US14/555,558 patent/US9406625B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101685817A (zh) * | 2008-09-22 | 2010-03-31 | 恩益禧电子股份有限公司 | 半导体芯片及半导体晶片 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9406625B2 (en) | 2016-08-02 |
| US20150371957A1 (en) | 2015-12-24 |
| CN105336711A (zh) | 2016-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105336711B (zh) | 采用低k值介电材料的管芯边缘密封 | |
| US7741196B2 (en) | Semiconductor wafer with improved crack protection | |
| US8125054B2 (en) | Semiconductor device having enhanced scribe and method for fabrication | |
| US8334582B2 (en) | Protective seal ring for preventing die-saw induced stress | |
| US9613865B2 (en) | Semiconductor die and die cutting method | |
| US20100072578A1 (en) | Semiconductor chip and semiconductor wafer | |
| US20060103025A1 (en) | Semiconductor device including sealing ring | |
| US8293581B2 (en) | Semiconductor chip with protective scribe structure | |
| US10283424B1 (en) | Wafer structure and packaging method | |
| US8692357B2 (en) | Semiconductor wafer and processing method therefor | |
| JP2008066716A (ja) | 半導体装置 | |
| CN1941366A (zh) | 密封环拐角设计 | |
| US10964595B2 (en) | Method for singulating packaged integrated circuits and resulting structures | |
| CN110047911A (zh) | 一种半导体晶圆、键合结构及其键合方法 | |
| KR20180104261A (ko) | 기판, 기판의 쏘잉 방법, 및 반도체 소자 | |
| US20160211227A1 (en) | Semiconductor Device Including a Protection Structure | |
| CN106467289B (zh) | 晶圆结构及晶圆加工方法 | |
| US8093719B1 (en) | Seal ring for preventing crack propagation in integrated circuit devices | |
| JP2007049066A (ja) | 半導体ウェハ、並びに、半導体チップおよびその製造方法 | |
| US12009319B2 (en) | Integrated circuit with metal stop ring outside the scribe seal | |
| US11145601B2 (en) | Semiconductor chip including alignment pattern | |
| CN102569209B (zh) | 防裂结构 | |
| KR102600001B1 (ko) | 스크라이브 레인을 포함하는 반도체 칩 | |
| US20120080776A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN219917132U (zh) | 集成电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: Texas in the United States Applicant after: NXP America Co Ltd Address before: Texas in the United States Applicant before: Fisical Semiconductor Inc. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190315 Termination date: 20210619 |