KR102600001B1 - 스크라이브 레인을 포함하는 반도체 칩 - Google Patents

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Abstract

반도체 칩은 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 스크라이브 레인을 포함하는 기판; 상기 기판 상에 배치되는 하부 층간 절연층; 상기 하부 층간 절연층 상에 배치되며, 저유전율층, 상부 층간 절연층 및 패시베이션층이 순차로 적층되는 회로 구조체; 및 상기 하부 층간 절연층 상에 배치되며, 저유전율 패턴, 상부 층간 절연 패턴, 및 금속 패드층을 포함하는 패드 구조체를 포함하며, 상기 회로 구조체와 상기 패드 구조체는 상기 스크라이브 레인의 길이 방향으로 서로 이격되어 배치될 수 있다.

Description

스크라이브 레인을 포함하는 반도체 칩{A CHIP INCLUDING A SCRIBE LANE}
스크라이브 레인을 포함하는 반도체 칩 및 그 제조 방법에 관한 것이다.
반도체 소자의 축소 및 고집적화에 따라 배선층 사이에서 기생 용량이 발생하지 않도록 배선층 사이에 배치된 절연층을 유전율이 낮은 물질로 사용하고 있다. 그러나, 저유전율 물질은 종래에 사용되던 절연층에 비해 재료 강도가 낮고 무르다.
레이저 소잉(laser sawing)은 웨이퍼의 이면에 크랙을 형성한 후, 크랙을 수직으로 진전시켜 반도체 칩을 분리하는데, 저유전 물질로 이루어진 절연층을 포함하는 웨이퍼의 경우 저유전 물질의 무른 성질 때문에 크랙의 수직 진전이 어려워 스크라이브 레인에 배치된 산화물층이 뜯기는 필링(peeling) 현상이 발생할 수 있다.
본 개시의 실시예들에 따른 과제는 웨이퍼를 개개의 반도체 칩으로 분리하는 소잉(sawing) 공정에서 산화물층의 뜯김 현상이나 미분리 현상을 방지할 수 있는 스크라이브 레인 구조를 갖는 반도체 장치를 제공하는데 있다.
본 개시의 실시예에 따른 반도체 칩은 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 스크라이브 레인을 포함하는 기판; 상기 스크레이브 레인 내에 배치되는 하부 층간 절연층; 상기 하부 층간 절연층 상에 배치되며, 저유전율층, 상부 층간 절연층 및 패시베이션층이 순차로 적층되는 회로 구조체; 및 상기 하부 층간 절연층 상에 배치되며, 저유전율 패턴, 상부 층간 절연 패턴, 및 금속 패드층을 포함하는 패드 구조체를 포함하며, 상기 회로 구조체와 상기 패드 구조체는 상기 스크라이브 레인의 길이 방향으로 서로 이격되어 배치될 수 있다.
본 개시의 실시예에 따른 반도체 칩은 메인 칩 영역과 상기 메인 칩 영역 사이에 배치되는 스크라이브 레인을 포함하는 기판; 상기 스크라이브 레인에 배치되는 하부 층간 절연층; 상기 하부 층간 절연층 상에 순차로 적층되는 저유전율층과 상부 층간 절연층을 포함하고, 상기 상부 층간 절연층 상에 배치되는 패시베이션층과 금속 패드층들을 포함하는 적층 구조체를 포함하되, 상기 적층 구조체의 양 측에 상기 하부 층간 절연층의 상면과 상기 적층 구조체의 양 측벽이 노출되는 오픈 영역이 형성될 수 있다.
본 개시의 실시예에 따른 반도체 칩은 메인 칩 영역과 상기 메인 칩 영역을 둘러싸며 측면을 형성하는 스크라이브 레인을 포함하는 기판; 상기 기판 상에서 상기 스크라이브 레인을 따라 연장되며, 저유전율 물질을 포함하는 적층 구조체; 상기 복수의 절연층들이 일부 제거된 오픈 영역; 및 상기 오픈 영역 내에 배치된 패드 구조체를 포함하되, 상기 패드 구조체는 상기 적층 구조체와 상기 스크라이브 레인의 길이 방향으로 이격되어 배치될 수 있다.
본 개시의 실시예에 따르면, 저유전 물질을 포함하는 반도체 웨이퍼의 레이저 소잉(laser sawing) 공정에서, 스크라이브 레인 영역을 따라 웨이퍼가 절단될 때 절연층이 찢겨지는 필링 현상이 방지되고, 반도체 칩들이 깨끗하게 분리될 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 웨이퍼를 개략적으로 도시한 사시도이다.
도 2는 도 1의 A 영역을 도시한 확대도이다.
도 3은 도 2의 Ⅰ-Ⅰ'에 대한 수직 단면도이다.
도 4는 도 2의 Ⅱ-Ⅱ'에 대한 수직 단면도이다.
도 5는 도 2의 Ⅲ-Ⅲ'에 대한 수직 단면도이다.
도 6은 도 2의 Ⅳ-Ⅳ'에 대한 수직 단면도이다.
도 7은 도 2의 반도체 웨이퍼가 Ⅰ-Ⅰ'을 따라 분리되는 경우에, 분리된 반도체 칩의 Ⅱ-Ⅱ'에 대한 수직 단면도이다.
도 8는 도 2의 반도체 웨이퍼가 Ⅰ-Ⅰ'을 따라 분리되는 경우에, 반도체 칩의 Ⅲ-Ⅲ'에 대한 수직 단면도이다.
도 9는 반도체 웨이퍼가 Ⅰ-Ⅰ'을 따라 분리되는 경우에, 분리된 반도체 칩의 Ⅳ-Ⅳ'에 대한 수직 단면도이다.
도 10은 도 1의 다른 실시예에 따른 A 영역을 도시한 확대도이다.
도 11은 도 10의 Ⅴ?-Ⅴ'에 대한 수직 단면도이다.
도 12 내지 도 18는 도 2의 Ⅰ-Ⅰ'에 대응되는 단면을 가지는 반도체 웨이퍼 및 그 반도체 웨이퍼로부터 분리된 반도체 칩을 제조하는 방법을 설명하기 공정 단면도들이다.
도 1은 본 개시의 실시예에 따른 반도체 웨이퍼를 개략적으로 도시한 사시도이다. 도 2는 도 1의 A 영역을 도시한 확대도이다. 도 3은 도 2의 Ⅰ-Ⅰ'에 대한 수직 단면도이다. 도 4는 도 2의 Ⅱ-Ⅱ'에 대한 수직 단면도이다. 도 5는 도 2의 Ⅲ-Ⅲ'에 대한 수직 단면도이다. 도 6은 도 2의 Ⅳ-Ⅳ'에 대한 수직 단면도이다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 웨이퍼(100)는 다수의 메인 칩 영역들(110, 120) 및 스크라이브 레인(SL)을 포함할 수 있다. 예를 들어, 도 1의 반도체 웨이퍼(100)는 소잉(Sawing) 공정과 같은 분리 공정이 수행되기 전의 반도체 웨이퍼(100)를 개념적으로 나타낸다. 메인 칩 영역들(110, 120)은 공정적으로 완성된 반도체 소자들을 포함할 수 있다. 도 1에서는 예시적으로 메인 칩 영역들(110, 120)이 사각형으로 도시되었다. 스크라이브 레인(SL)은 메인 칩 영역들(110, 120) 사이에 배치되며, 메인 칩 영역들(110, 120)을 둘러쌀 수 있다. 메인 칩 영역들(110, 120)은 스크라이브 레인(SL)에 의하여 서로 이격될 수 있다. 스크라이브 레인(SL)은 칩 분리 공정이 수행되는 공간을 의미할 수 있다.
반도체 웨이퍼(100)는 스크라이브 레인(SL) 내의 다이싱 라인(도 1의 점선)을 따라 다수의 개별화된 반도체 칩(200)으로 분리될 수 있다. 반도체 웨이퍼(100)는 소잉 공정에 의하여 반도체 웨이퍼(100)에 형성된 다양한 종류의 물질막들이 절삭됨에 따라, 다수의 반도체 칩(200)으로 물리적으로 분리될 수 있다. 분리된 반도체 칩(200)은 중심부에 메인 칩 영역(110)이 배치되고, 절삭된 스크라이브 레인(SL)이 메인 칩 영역(110)을 둘러싸며 반도체 칩(200)의 가장자리에 배치될 수 있다. 스크라이브 레인(SL)이 반도체 칩(200)의 측벽을 이룰 수 있다.
도 2 내지 도 6을 참조하면, 반도체 웨이퍼(100)는 메인 칩 영역들(110, 120) 사이에 스크라이브 레인(SL)이 배치되며, 스크라이브 레인(SL)의 폭은 메인 칩 영역들(110, 120) 상에 배치된 랩핑층(92)에 의해 한정될 수 있다. 랩핑층(92)은 메인 칩 영역들(110, 120)의 상부 표면에 배치될 수 있다. 랩핑층(92)은 메인 칩 영역들(110, 120)에 배치된 반도체 소자들을 덮어 외부와 안정적으로 절연시키고, 외부로부터 물리적, 화학적 및 전기적으로 보호할 수 있다. 예를 들어, 랩핑층(92)은 감광성 폴리이미드(photo-sensitive polyimide)를 포함할 수 있다.
반도체 웨이퍼(100)는 회로 영역(CA)과 패드 영역(PA)을 갖는 기판(10)과, 기판(10) 상에 배치되는 하부 층간 절연층(20)을 포함할 수 있다. 하부 층간 절연층(20) 산화물을 포함할 수 있으며, 예를 들어, 테트라에틸 오소실리케이트(tetraethyl orthosilicate, TEOS) 또는 고밀도플라즈마(high density plasma, HDP)를 포함할 수 있다. 도면에는 도시되지 않았지만, 기판(10)에는 트랜지스터들이 형성될 수 있으며, 하부 층간 절연층(20) 내에는 트랜지스터들과 전기적으로 연결되는 하부 배선층들이 포함될 수 있다.
회로 영역(CA)은 스크라이브 레인(SL)의 길이 방향인 제1 방향을 따라 패드 영역(PA) 사이에 배치될 수 있다. 회로 영역(CA)에는 회로 구조체(CS)가 배치될 수 있다. 회로 구조체(CS)는 스크라이브 레인(SL) 내의 회로 영역(CA)을 완전히 덮을 수 있다. 회로 구조체(CS)는 평면적 관점에서, 일 측면의 상단과 하단이 제1 방향으로 길게 연장되어 패드 영역(PA)에 배치될 수 있고, 타 측면의 상단과 하단이 제1 방향과 반대되는 방향으로 길게 연장되어 패드 영역(PA)에 배치될 수 있다.
회로 구조체(CS)는 저유전율층(32), 상부 층간 절연층(42), 및 패시베이션층(52, 62, 72)을 포함할 수 있다. 패시베이션층(52, 62, 72)은 제1 절연층(52), 제2 절연층(62), 및 제3 절연층(72)을 포함할 수 있다. 저유전율층(32)은 저유전(Low-k) 물질을 포함할 수 있다. 저유전율층(32)은 실리콘 산화물보다 낮은 유전 상수를 가질 수 있다. 예를 들어, 저유전율층(32)은 3.9보다 낮은 유전 상수를 포함할 수 있다. 예를 들어, 저유전율층(43)은 불순물이 도핑된 실리콘 산화막 계열 물질, 다공성 실리콘 산화물, 또는 유기 폴리머를 포함할 수 있다. 예를 들어, 불순물이 도핑된 산화막 계열 물질은 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막,HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H)을 포함할 수 있다. 유기 폴리머는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 또는 폴리사이드(polycide) 수지를 포함할 수 있다. 상부 층간 절연층(42), 제1 절연층(52) 및 제3 절연층(72)은 산화물을 포함할 수 있고, 제2 절연층(62)은 질화물을 포함할 수 있다. 예를 들어, 상부 층간 절연층(42), 및 제3 절연층(72)은 TEOS를 포함하고, 제1 절연층(52)은 HDP를 포함하며, 제2 절연층(62)은 실리콘 질화물(silicon nitride, SiN)을 포함할 수 있다. 다만 본 발명이 포함하는 물질들 전술한 물질들에 의해 제한되는 것은 아니다.
패드 영역(PA)에는 오픈 영역(OP)이 형성되며, 패드 구조체(PS), 및 비아(VIA)가 배치될 수 있다. 오픈 영역(OP)은 하부 층간 절연층(20)의 상면을 노출시킬 수 있다. 오픈 영역(OP)은 와이드 오픈 영역(WOP)과 브릿지 오픈 영역(BOP)을 포함할 수 있다. 브릿지 오픈 영역(BOP)은 회로 구조체(CS)와 패드 구조체(PS) 사이에 형성되며, 와이드 오픈 영역(WOP)은 패드 구조체(PS)를 기준으로 브릿지 오픈 영역(BOP)의 반대편에 형성될 수 있다. 일 실시예에 있어서, 브릿지 오픈 영역(BOP)의 제1 방향의 폭은 8μm 이하일 수 있다. 브릿지 오픈 영역(BOP)의 폭은 회로 구조체(CS)의 양 측에서 동일할 수도 있고, 서로 다를 수도 있다.
패드 구조체(PS)는 하부 층간 절연층(20) 상에 순차로 적층되는 저유전율 패턴(31, 33), 상부 층간 절연 패턴(41, 43), 및 금속 패드층(M)을 포함할 수 있다. 금속 패드층(M)은 스크라이브 레인(SL)의 중심을 지나도록 배치될 수 있다. 금속 패드층(M)은 오픈 영역(OP)의 제2 방향의 폭과 유사한 폭을 가질 수 있으나, 이에 한정되는 것은 아니다. 금속 패드층(M)의 제1 방향의 폭은 비아(VIA)의 폭과 대응될 수도 있고, 비아(VIA)의 폭보다 넓을 수도 있다.
일 실시예에 있어서, 금속 패드층(M)과 제1 절연층(52)의 제1 방향의 이격 거리(W1, W2)는 8μm 이하일 수 있다. 금속 패드층(M)과 제1 절연층(52)의 제1 방향의 이격 거리(W1, W2)가 8μm 이하인 경우에는 금속 패드층(M)의 지지에 의해 반도체 웨이퍼(100) 분단 시 기판(10)에 형성된 크랙들의 수직 진전이 용이해진다. 이에, 상부 층간 절연층(42) 및/또는 패시베이션층(52, 62, 72)의 뜯김 현상 없이 깔끔하게 반도체 칩의 분리가 이루어질 수 있다.
일 실시예에 있어서, 도 3에 도시된 바와 같이, 금속 패드층(M)과 제1 절연층(52)의 제1 방향의 이격 거리(W1, W2)는 브릿지 오픈 영역(BOP)의 제1 방향의 폭과 대응될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 금속 패드층(M)과 제1 절연층(52)의 제1 방향의 이격 거리(W1, W2)는 8μm 이하이되, 브릿지 오픈 영역(BOP)의 제1 방향의 폭보다는 넓을 수도 있다.
비아(VIA)는 패드 영역(PA)에서 회로 구조체(CS)의 패시베이션층(52, 62, 72) 상에 배치될 수 있다. 즉, 비아(VIA)는 제3 절연층(72) 상에 배치될 수 있다. 일 실시예에 있어서, 비아(VIA)는 금속 패드층(M) 상에서 스크라이브 레인(SL)을 기준으로 구분된 제1 메인 칩 영역(110)과 제2 메인 칩 영역(120) 중 어느 하나에 가깝도록 배치될 수 있다. 도 2에서는 좌측에 배치된 비아(VIA)가 제1 메인 칩 영역(110)에 가깝게 배치되어 있고, 우측에 배치된 비아(VIA)가 제2 메인 칩 영역(120)에 가깝게 배치되어 있으나, 이에 한정되는 것은 아니며, 두 비아(VIA) 모두 제1 메인 칩 영역(110)에 가깝게 배치되거나 제2 메인 칩 영역(120)에 가깝게 배치될 수 있다. 도면에는 도시되지 않았지만, 비아(VIA)는 상단의 레벨이 랩핑층(92)의 상단의 레벨과 대응될 수 있다. 비아(VIA) 내부에는 비아(VIA)를 수직으로 관통하는 비아 홀이 형성될 수 있다. 예를 들어, 비아(VIA)는 텅스텐, 구리 등의 금속들 중 적어도 하나를 포함할 수 있다.
도 7은 도 2의 반도체 웨이퍼가 Ⅰ-Ⅰ'을 따라 분리되는 경우에, 분리된 반도체 칩의 Ⅱ-Ⅱ'에 대한 수직 단면도이다. 도 8는 도 2의 반도체 웨이퍼가 Ⅰ-Ⅰ'을 따라 분리되는 경우에, 반도체 칩의 Ⅲ-Ⅲ'에 대한 수직 단면도이다. 도 9는 반도체 웨이퍼가 Ⅰ-Ⅰ'을 따라 분리되는 경우에, 분리된 반도체 칩의 Ⅳ-Ⅳ'에 대한 수직 단면도이다. 도 1 내지 도 9에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 6에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 1 내지 도 3을 다시 참조하면, 반도체 웨이퍼(100)로부터 개별화된 반도체 칩(200)은 4개의 측면을 갖는 사각형일 수 있다. 일 실시예에 있어서, 반도체 웨이퍼(100)로부터 개별화 된 반도체 칩(200)들 중 적어도 하나는 반도체 칩(200)의 노출된 4개의 측면 중 적어도 하나에 도 3과 같은 구성을 포함할 수 있다. 예를 들어, 반도체 웨이퍼(100)가 스크라이브 레인(SL) 상의 Ⅰ-Ⅰ'(도 2 참조)에 따라 분리되는 경우에, 분리된 반도체 칩(200)의 Ⅰ-Ⅰ'에 대응하는 일 측면은 도 3과 같은 단면을 포함할 수 있다.
도 1, 도 2 및 도 7을 참조하면, 반도체 칩(200)의 적어도 일 측면에는 하부 층간 절연층(20)의 상면이 노출되는 단차 구조가 형성될 수 있다.
도 1, 도 2 및 도 8을 참조하면, 반도체 칩(200)의 적어도 일 측면에는 금속 패드층(M)의 상면이 노출되는 단차 구조가 형성될 수 있다. 또한, 반도체 칩(200)의 측면을 통해 금속 패드층(M)의 측면이 노출될 수 있다.
도 1, 도 2 및 도 9를 참조하면, 반도체 칩(200)의 적어도 일 측면에는 제3 절연층(72)의 상면이 노출되는 단차 구조가 형성될 수 있다.
도 10은 도 1의 다른 실시예에 따른 A 영역을 도시한 확대도이다. 도 11은 도 10의 Ⅴ?-Ⅴ'에 대한 수직 단면도이다. 도 1 내지 도 11에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 9에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 10 및 도 11을 참조하면, 스크라이브 레인(SL)에는 하부 층간 절연층(20) 상에 적층 구조체(SS)가 배치될 수 있다. 적층 구조체(SS)는 저유전율층(35), 상부 층간 절연층(45), 패시베이션층(55, 65, 75), 및 금속 패드층(M)을 포함할 수 있다. 저유전율층(35)은 상에 상부 층간 절연층(45)이 배치되고, 상부 층간 절연층(45) 상에 패시베이션층(55, 65, 75)과 금속 패드층(M)이 배치될 수 있다.
패시베이션층(55, 65, 75)은 상부 층간 절연층(45) 상에 순차로 적층되는 제1 절연층(55), 제2 절연층(65) 및 제3 절연층(75)을 포함할 수 있다. 패시베이션층(55, 65, 75)의 제1 방향의 폭은 상부 층간 절연층(45)의 제1 방향의 폭보다 좁을 수 있다.
금속 패드층(M)들이 각각 패시베이션층(55, 65, 75)의 일 측면과 타 측면에 접하여 배치될 수 있다. 금속 패드층(M)들은 제1 절연층(55)의 양 측면에 각각 접할 수 있다. 금속 패드층(M)의 두께는 제1 절연층(55)의 두께보다 얇을 수 있으나, 이에 한정되는 것은 아니다. 도 7에 도시된 바와 같이, 금속 패드층(M)이 제1 방향에 있어서 패시베이션층(55, 65, 75)과 접하는 경우, 금속 패드층(M)의 지지에 의해 반도체 웨이퍼 분단 시 기판(10)에 형성된 크랙들이 패시베이션층(55, 65, 75)을 향하여 수직 진전하기 용이해진다. 이에, 상부 층간 절연층(45) 및/또는 패시베이션층(55, 65, 75)의 뜯김 현상 없이 깔끔하게 반도체 칩의 분리가 이루어질 수 있다.
패드 영역(PA)에서, 패시베이션층(55, 65, 75) 상에 비아(VIA)가 배치될 수 있다. 비아(VIA)는 적어도 일부가 제2 방향을 따라 금속 패드층(M)과 오버랩 되도록 배치될 수 있다.
도 12 내지 도 18는 도 2의 Ⅰ-Ⅰ'에 대응되는 단면을 가지는 반도체 웨이퍼 및 그 반도체 웨이퍼로부터 분리된 반도체 칩을 제조하는 방법을 설명하기 공정 단면도들이다. 도 1 내지 도 18에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 11에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 12를 참조하면, 기판(10) 상에 트랜지스터(도면 미도시), 하부 배선(도면 미도시) 및 하부 층간 절연층(20)이 형성될 수 있다. 기판(10)은 웨이퍼를 포함할 수 있다. 트랜지스터는 MOSFET을 포함할 수 있다. 하부 층간 절연층(20)은 실리콘 산화물을 포함할 수 있다.
하부 층간 절연층(20) 상에 저유전율층(30)이 형성될 수 있다. 도면에는 도시되지 않았지만, 저유전율층(30)은 서로 다른 물질을 포함하는 금속간절연층이 교대로 반복적으로 적층되어 형성될 수 있다. 예를 들어, 저유전율층은 저-k 유전체(low-k dielectric), 극저-k 유전체(ultra-low-k dielectric), SiN 및/또는 이들의 조합으로 이루어지는 제1 금속간절연층(도면 미도시)과, SiCN을 포함하는 제2 금속간절연층(도면 미도시)이 교대로 반복적으로 적층될 수 있다. 도면에는 도시되지 않았지만, 저유전율층(30) 내에는 하부 층간 절연층(20)의 트랜지스터, 하부 배선과 전기적으로 연결되는 금속 패턴들이 배치될 수 있다.
저유전율층(30) 상에 상부 층간 절연층(40)이 형성될 수 있다. 상부 층간 절연층(40)은 실리콘 질화물을 포함할 수 있다. 상부 층간 절연층(40) 상에 금속 패드층(M)이 형성될 수 있다.
상부 층간 절연층(40) 상에 금속 패드층(M)과 패시베이션층(50, 60, 70)이 형성될 수 있다. 금속 패드층(M)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 구리(Cu) 및 기타 금속 중 적어도 하나의 물질을 포함할 수 있다.
패시베이션층(50, 60, 70)은 상부 층간 절연층(40) 상에 순차로 적층되는 제1 내지 제3 절연층을 포함할 수 있다. 제1 절연층(50)은 금속 패드층(M)을 덮을 수 있다. 예를 들어, 제1 절연층(50)과 제3 절연층(70)은 산화물을 포함하고, 제2 절연층(60)은 질화물을 포함할 수 있다.
도 13 내지 도 15를 참조하면, 패시베이션층(50, 60, 70) 상에 마스크 패턴(80)이 형성될 수 있다. 마스크 패턴(80)을 식각 마스크로 하는 식각 공정을 통해 패시베이션층(50, 60, 70)이 일부 식각되고, 상부 층간 절연층(40) 상에는 순차로 적층된 제1 내지 제3 절연층(52, 62, 72)이 형성될 수 있다. 제1 절연층(52)의 양 측에서는 상부 층간 절연층(40)의 상면과 금속 패드층(M)의 표면이 노출될 수 있다.
도 16 및 도 17를 참조하면, 제3 절연층(72)과 금속 패드층(M) 상에 마스크 패턴(81)이 형성되고, 마스크 패턴(81)을 식각 마스크로 하는 식각 공정을 통해 상부 층간 절연층(40)과 저유전율층(30)이 일부 제거될 수 있다. 상부 층간 절연층(40)과 저유전율층(30)이 식각되어 하부 층간 절연층(20) 상에 회로 구조체(CS)와 패드 구조체(PS)가 형성될 수 있다. 회로 구조체(CS) 양 측에 패드 구조체(PS)가 각각 형성될 수 있다. 회로 구조체(CS)와 패드 구조체(PS)의 사이에는 브릿지 오픈 영역(BOP)이 형성되고, 패드 구조체(PS)의 양 측에는 와이드 오픈 영역(WOP)이 형성될 수 있다. 회로 구조체(CS)는 제1 내지 제3 절연층(52, 62, 72)과 저유전율층(32), 및 상부 층간 절연층(42)을 포함할 수 있다. 패드 구조체(PS)는 저유전율 패턴(31, 33), 상부 층간 절연 패턴 및 금속 패드층(M)을 포함할 수 있다. 마스크 패턴은 제거될 수 있다.
도 18를 참조하면, 웨이퍼 기판에 대하여 투과성을 갖는 파장의 레이저 빔이 조사되어 기판 내에 크랙이 형성될 수 있다. 이후에, 웨이퍼를 백그라인딩 하면서 백그라인딩 시 발생하는 압력을 통해 크랙을 기판의 전면을 향하여 수직 진전 시킴으로써 반도체 칩들을 분단시킬 수 있다. 이 때, 본 발명은 저유전율층을 포함하는 얼라인 키 구조체 양 측에 더미 패턴들을 배치시켜, 저유전율층에 의해 크랙이 수직 이동이 아닌 수평 이동하는 것을 예방할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 반도체 웨이퍼 110, 120: 메인 칩 영역
SL: 스크라이브 레인
10: 기판 20: 하부 층간 절연층
30: 저유전율층 40: 상부 층간 절연층
50: 제1 절연층 60: 제2 절연층
70: 제3 절연층 M: 금속 패드층
92: 랩핑층
PA: 패드 영역
CA: 회로 영역
CS: 회로 구조체
OP: 오픈 영역
110: 제1 메인 칩 영역
120: 제2 메인 칩 영역

Claims (10)

  1. 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 스크라이브 레인을 포함하는 기판;
    상기 스크라이브 레인 내에 배치되는 하부 층간 절연층;
    상기 하부 층간 절연층 상에 배치되며, 저유전율층, 상부 층간 절연층 및 패시베이션층이 순차로 적층되는 회로 구조체; 및
    상기 하부 층간 절연층 상에 배치되며, 저유전율 패턴, 상부 층간 절연 패턴, 및 금속 패드층을 포함하는 패드 구조체를 포함하며,
    상기 회로 구조체의 측면 및 상기 패드 구조체의 측면을 스크라이브 레인의 길이 방향으로 노출시키는 오픈부가 형성되는 반도체 칩.
  2. 제1항에 있어서,
    상기 오픈부의 폭은 8μm 이하인 반도체 칩.
  3. 제1항에 있어서,
    상기 패드 구조체는,
    상기 회로 구조체의 일 측에 배치되는 제1 패드 구조체와, 타 측에 배치되는 제2 패드 구조체를 포함하는 반도체 칩.
  4. 제3항에 있어서,
    상기 회로 구조체 및 상기 제1 패드 구조체의 이격 거리는 상기 회로 구조체 및 상기 제2 패드 구조체의 이격 거리와 동일한 반도체 칩.
  5. 제3항에 있어서,
    상기 회로 구조체 및 상기 제1 패드 구조체의 이격 거리는 상기 회로 구조체 및 상기 제2 패드 구조체의 이격 거리와 다른 반도체 칩.
  6. 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 스크라이브 레인을 포함하는 기판;
    상기 스크라이브 레인 내에 배치되는 하부 층간 절연층;
    상기 하부 층간 절연층 상에 배치되며, 저유전율층, 상부 층간 절연층 및 패시베이션층이 순차로 적층되는 회로 구조체; 및
    상기 하부 층간 절연층 상에 배치되며, 저유전율 패턴, 상부 층간 절연 패턴, 및 금속 패드층을 포함하는 패드 구조체를 포함하며,
    상기 패드 구조체는 상기 회로 구조체의 일 측에 배치되는 제1 패드 구조체와, 타 측에 배치되는 제2 패드 구조체를 포함하고,
    상기 제1 패드 구조체와 상기 제2 패드 구조체 중 어느 하나는 상기 회로 구조체와 접하고, 다른 하나는 상기 회로 구조체와 이격되어 배치되는 반도체 칩.
  7. 제1항에 있어서,
    상기 금속 패드층과 상기 회로 구조체의 상기 스크라이브 레인의 길이 방향으로의 이격 거리는 8μm 이하인 반도체 칩.
  8. 제6항에 있어서,
    상기 금속 패드층은,
    상기 패시베이션층의 양 측에 각각 배치되며, 일 측에 배치된 제1 금속 패드층은 상기 패시베이션층에 접하고, 타 측에 배치된 제2 금속 패드층은 상기 패시베이션층과 이격되어 배치되는 반도체 칩.
  9. 메인 칩 영역과 상기 메인 칩 영역을 둘러 싸며 측면을 형성하는 스크라이브 레인을 포함하는 기판;
    상기 스크라이브 레인에 배치되는 하부 층간 절연층;
    상기 하부 층간 절연층 상에 순차로 적층되는 저유전율층과 상부 층간 절연층을 포함하고, 상기 상부 층간 절연층 상에 패시베이션층이 배치되는 회로 영역, 및 상기 상부 층간 절연층의 상면과 상기 패시베이션층의 양 측벽 각각에 금속 패드층들이 접하도록 배치되는 복수의 패드 영역을 포함하는 적층 구조체를 포함하되,
    상기 적층 구조체의 양 측에 상기 하부 층간 절연층의 상면과 스크라이브 레인의 길이 방향으로 상기 적층 구조체의 양 측벽이 노출되는 오픈 영역이 형성되는 반도체 칩.
  10. 삭제
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