CN111081678A - 包含划道的半导体芯片 - Google Patents

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Abstract

一种半导体芯片，包括：衬底，衬底包括主芯片区域以及围绕主芯片区域的划道；下层间绝缘层，设置在划道中的衬底上；电路结构，设置在划道中的下层间绝缘层上；焊盘结构，设置在下层间绝缘层上。该电路结构和焊盘结构设置成在划道的纵向方向上彼此间隔开。

Description

包含划道的半导体芯片
技术领域
与示例实施方式一致的装置涉及包括划道的半导体芯片及其制造方法。
背景技术
随着半导体器件按比例缩小并高度集成，设置在相邻互连层之间的绝缘层用作低k电介质材料，以便抑制互连层之间的寄生电容的产生。然而，低k电介质材料比典型的传统绝缘层具有较低的强度并且更弱。
在激光锯切工艺中，在晶片的后表面中形成裂缝然后裂缝垂直地行进以分离半导体芯片。在包括由低k电介质材料制成的绝缘层的晶片的情况下，由于低k电介质材料的低强度，裂缝难以垂直地行进，而是可能发生剥离现象，即其中设置在划道中的氧化物层被剥离。
发明内容
各种示例实施方式提供了一种具有划道结构的半导体器件，该划道结构能够在锯切工艺中防止氧化物层的剥离或不分离，在锯切工艺中晶片被切割成单独的半导体芯片。
根据示例实施方式的一方面，提供了一种包括半导体芯片，包括：衬底，该衬底包括主芯片区域和围绕该主芯片区域的划道；设置在划道中的衬底上的下层间绝缘层；设置在划道中的下层间绝缘层上的电路结构；以及设置在下层间绝缘层上的焊盘结构。该电路结构和焊盘结构设置成在划道的纵向方向上彼此间隔开。
根据另一示例实施方式的一方面，提供了一种半导体芯片，包括：衬底，该衬底包括主芯片区域和围绕该主芯片区域并形成半导体芯片的侧表面的划道；设置在划道中的衬底上的下层间绝缘层；和堆叠结构，该堆叠结构包括低k电介质层以及上层间绝缘层，该低k电介质层和上层间绝缘层顺序地堆叠在下层间绝缘层上。该堆叠结构还可以包括：钝化层和金属焊盘层，该钝化层和金属焊盘层设置在上层间绝缘层上。下层间绝缘层的上表面以及沿着划道的纵向方向设置在堆叠结构的相反侧上的堆叠结构的第一侧壁和第二侧壁被暴露。
根据另一示例实施方式的一方面，提供了一种半导体芯片，包括：衬底，该衬底包括主芯片区域和围绕主芯片区域的划道；沿划道的纵向方向延伸的堆叠结构，该堆叠结构提供在划道中的衬底上并包括低k电介质材料；开口区域，其中部分地去除堆叠结构；以及设置在开口区域中的焊盘结构。焊盘结构设置成在划道的纵向方向上与堆叠结构间隔开。
附图说明
通过以下结合附图的详细描述，将更清楚地理解以上和其他方面、特征和优点，其中：
图1是示意性地示出根据示例实施方式的半导体晶片的透视图；
图2是示出图1的区域A的放大图；
图3是沿图2中的线I-I'截取的垂直截面图；
图4是沿图2中的线II-II'截取的垂直截面图；
图5是沿图2中的线III-III'截取的垂直截面图；
图6是沿图2中的线IV-IV'截取的垂直截面图；
图7是沿图2中的线I-I'分割半导体晶片时沿分割的半导体芯片的线II-II'截取的垂直截面图；
图8是沿图2中的线I-I'分割半导体晶片时沿分割的半导体芯片的线III-III'截取的垂直截面图；
图9是沿图2中的线I-I'分割半导体晶片时沿分割的半导体芯片的线IV-IV'截取的垂直截面图；
图10是示出根据示例实施方式的图1中的区域A的放大图；
图11是沿图10中的线V-V'的垂直截面图；和
图12至18是用于描述半导体晶片以及通过分割半导体晶片形成的半导体芯片的制造方法的横截面图，该半导体晶片的横截面对应于沿图2中的线I-I'截取的横截面。
具体实施方式
图1是示意性地示出根据示例实施方式的半导体晶片100的透视图。图2是示出图1的区域A的放大图。图3是沿图2中的线I-I'截取的垂直截面图。图4是沿图2中的线II-II'截取的垂直截面图。图5是沿图2中的线III-III'截取的垂直截面图。图6是沿图2中的线IV-IV'截取的垂直截面图。
参见图1，根据示例实施方式的半导体晶片100可以包括多个主芯片区域110和120以及划道SL。例如，图1的半导体晶片100表示在半导体晶片上执行诸如锯切工艺的分离工艺以获得单独的半导体芯片之前的半导体晶片。主芯片区域110和120可以包括完成制造工艺的半导体器件(未示出)。在图1中，示出了主芯片区域110和120是矩形的示例。划道SL可以设置在主芯片区域110和120之间。换句话说，划道SL可以围绕主芯片区域110和120。主芯片区域110和120可以通过在其间具有划道SL而彼此间隔开。划道SL可以指半导体晶片100的一个区域，该区域中执行芯片分离工艺(例如锯切工艺)。
可以沿着划道SL中的切割线(图1中的虚线)将半导体晶片100切割成多个单独的半导体芯片200。当通过锯切工艺切割在半导体晶片100上形成的由不同类型材料制成的各种层/膜时，可以将半导体晶片100物理地切割成多个半导体芯片200。主芯片区域110可以设置在半导体芯片200的中心部分上，切割划道SL可以在围绕主芯片区域100的同时被设置在半导体芯片200的边缘处。划道SL可以形成半导体芯片200的侧壁。
参照图2至图6，在半导体晶片100中，划道SL可以设置在主芯片区域110和120之间，并且划道SL的宽度可以由设置在主芯片区域110和120上的研磨层92限定。研磨层92可以设置在主芯片区域110和120的上表面上。研磨层92可以覆盖设置在主芯片区域110和120中的半导体器件，以使半导体器件与外部稳定地绝缘并且物理地、化学地和电气地保护半导体器件免受外部元件的影响。在示例实施方式中，研磨层92可以包括光敏聚酰亚胺。
半导体晶片100可以包括具有电路区域CA和焊盘区域PA的衬底10以及设置在衬底10上的下层间绝缘层20。下层间绝缘层20可以包括氧化物并且可以包括例如正硅酸乙酯(TEOS)或高密度等离子体(HDP)。虽然未在图中示出，但是晶体管可以形成在衬底10上，并且电连接到晶体管的下互连层可以包括在下层间绝缘层20中。
电路区域CA可以沿第一方向D1(图2和3)设置在焊盘区域PA之间，该第一方向D1是划道SL的纵向方向。电路结构CS可以设置在电路区域CA中。电路结构CS可以完全覆盖划道SL中的电路区域CA，如图3所示。在平面图中，电路结构CS的一个侧表面的上端和下端可以在第一方向上延伸并且设置在焊盘区域PA中，电路结构CS的另一个侧表面的上端和下端可以沿与第一方向相反的方向延伸并设置在焊盘区域PA中。
电路结构CS可以包括低k电介质层32、上层间绝缘层42和钝化层52、62和72。钝化层52、62和72可以包括第一绝缘层52、第二绝缘层62和第三绝缘层72。低k电介质层32可以包括低k电介质材料。低k电介质层32的介电常数可以低于硅氧化物(SiO2)的介电常数。例如，低k电介质层32可以包括低于3.9的介电常数。例如，低k电介质层32可以包括掺杂杂质的硅氧化物基材料、多孔硅氧化物或有机聚合物。例如，掺杂杂质的硅氧化物基材料可包括氟掺杂氧化物或氟硅酸盐玻璃(FSG)膜、碳掺杂氧化物膜、硅氧化物膜、氢倍半硅氧烷(HSQ；SiO：H)、甲基倍半硅氧烷(MSQ；SiO：CH3)、a-SiOC(SiOC：H)或多晶硅化金属(polycide)。有机聚合物可包括聚烯丙基醚基树脂、环状氟树脂、硅氧烷共聚物、氟化聚烯丙基醚基树脂、聚五氟苯乙烯树脂、聚四氟苯乙烯树脂、氟化聚酰亚胺树脂或聚萘氟化物树脂。上层间绝缘层42、第一绝缘层52和第三绝缘层72可以包括氧化物，第二绝缘层62可以包括氮化物。例如，上层间绝缘层42和第三绝缘层72可以包括TEOS，第一绝缘层52可以包括HDP，第二绝缘层62可以包括硅氮化物(SiN)。然而，示例实施方式中包括的材料不限于上述材料。
可以在焊盘区域PA中形成开口区域OP，并且可以在焊盘区域PA中设置焊盘结构PS和通孔VIA。下层间绝缘层20的上表面可以通过开口区域OP暴露。开口区域OP可以包括宽开口区域WOP和桥接开口区域BOP。桥接开口区域BOP可以形成在电路结构CS和焊盘结构PS之间，并且宽开口区域WOP可以沿着图3所示的第一方向相对于焊盘结构PS形成在桥接开口区域BOP的相反侧。在示例实施方式中，桥接开口区域BOP在第一方向上的宽度可以是8μm或更小。相邻的桥接开口区域BOP(沿着第一方向提供在电路结构CS的相反侧)的宽度可以彼此相同或不同。
焊盘结构PS可以包括低k电介质图案31和33、上层间绝缘图案41和43以及金属焊盘层M，它们顺序地堆叠在下层间绝缘层20上。金属焊盘层M可以设置成穿过划道SL的中心。金属焊盘层M在第二方向D2上可以具有与开口区域OP的宽度类似的宽度，但是示例实施方式不限于此。金属焊盘层M在第一方向上的宽度可以对应于通孔VIA在第一方向上的宽度并且可以大于通孔VIA在第一方向上的宽度。
在示例实施方式中，在第一方向上金属焊盘层M与第一绝缘层52之间的距离(沿第一方向)W1和W2可以是8μm或更小。当在第一方向上金属焊盘层M和第一绝缘层52之间的距离W1和W2为8μm或更小时，通过金属焊盘层M的支撑，便于在切割(或分离)半导体晶片100时在衬底10中形成的裂缝的垂直行进。因此可以有效地分离半导体芯片而不会剥离上层间绝缘层42和/或钝化层52、62和72。
在示例实施方式中，如图3中所示，在第一方向上金属焊盘层M和第一绝缘层52之间的距离W1和W2可以对应于桥接开口区域BOP在第一方向上的宽度。然而，示例实施方式不限于此，并且在第一方向上金属焊盘层M和第一绝缘层52之间的距离W1和W2可以是8μm或更小并且可以大于桥接开口区域BOP在第一方向上的宽度。
通孔VIA可以设置在焊盘区PA中的电路结构CS的钝化层52、62和72上。也就是说，通孔VIA可以设置在第三绝缘层72上。在示例实施方式中，通孔VIA可以设置为靠近第一主芯片区域110和第二主芯片区域120中的任何一个，第一主芯片区域和第二主芯片区域被分开，其间具有包括金属焊盘层M的划道SL。在图2中，设置在左侧(沿第一方向)的通孔VIA示出为靠近第一主芯片区域110设置，设置在右侧(沿第一方向)的通孔VIA示出为靠近第二主芯片区域120设置，但示例性实施方式不限于此。例如，图2中的两个通孔VIA都可以设置得靠近第一主芯片区域110或靠近第二主芯片区域120。虽然未在图中示出，但是通孔VIA的上端的位置可以对应于研磨层92的上端的位置(在厚度方向D3)。在通孔VIA中可以形成垂直穿过通孔VIA的通孔。例如，通孔VIA可以包括诸如钨、铜等金属中的至少一种。
图7是沿着图2中的线I-I'切断半导体晶片100时沿切断/分离的半导体芯片200的线II-II'截取的垂直截面图。图8是当沿着图2中的线I-I'切断半导体晶片100时沿着切断的半导体芯片200的线III-III'截取的垂直截面图。图9是当沿着图2中的线I-I'分割半导体晶片100时沿着切断的半导体芯片200的线IV-IV'截取的垂直截面图。在图1至图9中，相同的附图标记表示相同的部件。在下文中，为了简化描述，基本上与图1至图6中描述的相同的内容将被省略。
再次参照图1至图3，从半导体晶片100单独切割的半导体芯片200可以具有含有四条边的四边形。在示例实施方式中，从半导体晶片100单独分割的至少一个半导体芯片200的四个暴露侧表面中的至少一个可以包括如图3所示的配置。例如，当沿着划道SL上的线I-I'(参见图2)切割半导体晶片100时，切断的半导体芯片200的一个侧表面对应于沿着线I-I'截取的区域，其可以包括如图3所示的横截面。
参见图1、图2和图7，可以在半导体芯片200的至少一个侧表面上形成阶梯结构，下层间绝缘层20的上表面通过该阶梯结构暴露。
参见图1、图2和图8，可以在半导体芯片200的至少一个侧表面上形成阶梯结构，金属焊盘层M的上表面通过该阶梯结构暴露。此外，金属焊盘层M的侧表面可以通过半导体芯片200的侧表面暴露。
参见图1、图2和图9，可以在半导体芯片200的至少一个侧表面上形成阶梯结构，第三绝缘层72的上表面通过该阶梯结构暴露。
图10是示出根据一示例实施方式的图1中的区域A的放大图。图11是沿图10中的线V-V'的垂直截面图。在图1至图11中，相同的附图标记表示相同的部件。在下文中，为了简化描述，基本上与图1至图9中描述的相同的内容将被省略。
参见图10和图11，堆叠结构SS可以设置在划道SL上的下层间绝缘层20上。堆叠结构SS可以包括低k电介质层35、上层间绝缘层45、钝化层55、65和75以及金属焊盘层M。上层间绝缘层45可以设置在低k电介质层35上，钝化层55、65和75以及金属焊盘层M可以设置在上层间绝缘层45上。
钝化层55、65和75可以包括第一绝缘层55、第二绝缘层65和第三绝缘层75，它们顺序地堆叠在上层间绝缘层45上。钝化层55、65和75在第一方向上的宽度可以小于上层间绝缘层45在第一方向上的宽度。
金属焊盘层M可以设置为与每个钝化层55、65和75的一个侧表面和另一个侧表面接触。在示例实施方式中，金属焊盘层M可以与第一绝缘层55的两个侧表面都接触。金属焊盘层M的厚度(在图1的厚度方向上)可以小于第一绝缘层55在厚度方向上的厚度，但是示例实施方式不限于此。如图11所示，当金属焊盘层M在第一方向上与钝化层55、65和75接触时，随着半导体晶片100被切割，金属焊盘层M的支撑有助于在衬底10中形成的裂缝朝向钝化层55、65和75的垂直进展(在厚度方向上)。因此，可以有效地分离半导体芯片200而不剥离上层间绝缘层45和/或钝化层55、65和75。
在焊盘区域PA中，通孔VIA可以设置在钝化层55、65和75上。通孔VIA可以设置成使得通孔VIA的至少一部分在第二方向上与金属焊盘层M重叠。
图12至图18是用于描述半导体晶片100以及通过分离/切割半导体晶片100而形成的半导体芯片200的制造方法的工艺横截面图，该半导体晶片100具有与沿图2中的线I-I'截取的横截面对应的横截面。在图1至图18中，相同的附图标记表示相同的部件。在下文中，为了简化描述，基本上与图1至图11中描述的相同的内容将被省略。
参见图12，晶体管(图中未示出)、下互连(图中未示出)和下层间绝缘层20可以形成在衬底10上。衬底10可以包括晶片。晶体管可以包括金属氧化物半导体场效应晶体管(MOSFET)。下层间绝缘层20可以包括SiO2。
可以在下层间绝缘层20上形成低k电介质层30。虽然图中未示出，但是可以通过交替地和重复地堆叠包括不同材料的金属间绝缘层来形成低k电介质层30。例如，低k电介质层30可以通过交替地和重复地堆叠包括低k电介质、超低k电介质、硅氮化物(SiN)和/或其组合的第一金属间绝缘层(图中未示出)以及包括硅碳氮化物(SiCN)的第二金属间绝缘层(图中未示出)来形成。虽然未在图中示出，但是下层间绝缘层20的电连接到晶体管和下互连的金属图案可以设置在低k电介质层30中。
可以在低k电介质层30上形成上层间绝缘层40。上层间绝缘层40可以包括SiN。金属焊盘层M可以形成在上层间绝缘层40上。
金属焊盘层M和钝化层50、60和70可以形成在上层间绝缘层40上。金属焊盘层M可以包括诸如钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、铝(Al)、钨(W)、镍(Ni)、铜(Cu)和其他金属的材料中的至少一种。
钝化层50、60和70可以包括顺序地堆叠在上层间绝缘层40上的第一绝缘层、第二绝缘层和第三绝缘层。第一绝缘层50可以覆盖金属焊盘层M。作为示例，第一绝缘层50和第三绝缘层70可以包括氧化物，第二绝缘层60可以包括氮化物。
参见图13至图15，可以在钝化层50、60和70上形成掩模图案80。可以通过使用掩模图案80作为蚀刻掩模的蚀刻工艺来部分地蚀刻钝化层50、60和70，第一到第三绝缘层52、62和72可以形成为顺序地堆叠在上层间绝缘层40上。上层间绝缘层40的上表面和金属焊盘层M的表面可以在第一绝缘层52的两侧暴露。
参见图16和图17，可以在第三绝缘层72和金属焊盘层M上形成掩模图案81，并且可以通过使用掩模图案81作为蚀刻掩模的蚀刻工艺来部分地去除上层间绝缘层40和低k电介质层30。可以蚀刻上层间绝缘层40和低k电介质层30以在下层间绝缘层20上形成电路结构CS和焊盘结构PS。焊盘结构PS可以形成在电路结构CS的两侧上。可以在电路结构CS和焊盘结构PS之间形成桥接开口区域BOP，并且可以在焊盘结构PS的两侧形成宽开口区域WOP。电路结构CS可以包括第一至第三绝缘层52、62和72、低k电介质层32和上层间绝缘层42。焊盘结构PS可以包括低k电介质图案31和33、上层间绝缘图案41和43以及金属焊盘层M。可以去除掩模图案。
参考图18，可以将相对于晶片衬底具有穿透性的波长的激光束施加到晶片衬底，以在衬底中形成裂缝。此后，通过在对晶片进行背面研磨时产生的压力，裂缝可以朝向衬底的前表面垂直地行进，因此半导体芯片可以彼此分离。在这种情况下，在本发明构思中，虚设图案可以设置在包括低k电介质层的对准键结构的两侧，因此可以防止由于低k电介质层而使裂缝水平移动而不是垂直移动。
根据本发明构思的示例实施方式，在包括低k电介质材料的半导体晶片的激光锯切工艺中，可以防止剥离现象(其中当切割晶片时绝缘层被剥离)，并且半导体芯片可以有效地彼此分离。
虽然上面已经描述了示例实施方式，但是本领域技术人员应该理解，在不脱离所附权利要求的精神和范围的情况下，可以进行各种修改。
本申请要求于2018年10月18日在韩国知识产权局提交的韩国专利申请第10-2018-0124651的优先权，其公开内容通过引用整体并入本文。

Claims (20)

1.一种半导体芯片，包括：
衬底，包括：
主芯片区域；和
围绕所述主芯片区域的划道；
下层间绝缘层，设置在所述划道中的所述衬底上；
电路结构，设置在所述划道中的所述下层间绝缘层上；和
焊盘结构，设置在所述下层间绝缘层上，
其中所述电路结构和所述焊盘结构设置成在所述划道的纵向方向上彼此间隔开。
2.根据权利要求1所述的半导体芯片，其中在所述划道的所述纵向方向上所述电路结构与所述焊盘结构之间的距离为8μm或更小。
3.根据权利要求1所述的半导体芯片，其中所述焊盘结构包括设置在所述电路结构的第一侧的第一焊盘结构和设置在沿着所述纵向方向与所述第一侧相反的第二侧的第二焊盘结构。
4.根据权利要求3所述的半导体芯片，其中所述电路结构与所述第一焊盘结构之间的第一距离等于所述电路结构与所述第二焊盘结构之间的第二距离。
5.根据权利要求3所述的半导体芯片，其中所述电路结构与所述第一焊盘结构之间的第一距离不同于所述电路结构与所述第二焊盘结构之间的第二距离。
6.根据权利要求3所述的半导体芯片，其中所述第一焊盘结构或所述第二焊盘结构中的一个与所述电路结构接触，并且所述第一焊盘结构或所述第二焊盘结构中的另一个设置为与所述电路结构间隔开。
7.根据权利要求1所述的半导体芯片，其中所述焊盘结构包括：
低k电介质图案；
上层间绝缘图案；和
金属焊盘层，并且
其中在所述划道的所述纵向方向上所述金属焊盘层与所述电路结构之间的距离为8μm或更小。
8.根据权利要求1所述的半导体芯片，其中所述电路结构包括：
低k电介质层；
上层间绝缘层；和
钝化层，所述低k电介质层、所述上层间绝缘层和所述钝化层顺序地堆叠，
其中所述焊盘结构包括：
低k电介质图案；
上层间绝缘图案；和
金属焊盘层，
其中所述金属焊盘层包括：
第一金属焊盘层，沿所述纵向方向设置在所述钝化层的第一侧；和
第二金属焊盘层，设置在沿所述纵向方向与所述钝化层的所述第一侧相反的第二侧，
其中设置在所述钝化层的所述第一侧的所述第一金属焊盘层与所述钝化层接触，并且
其中设置在所述钝化层的所述第二侧的第二金属焊盘层设置为与所述钝化层间隔开。
9.根据权利要求1所述的半导体芯片，
其中所述电路结构包括：
低k电介质层；
上层间绝缘层；和
钝化层，所述低k电介质层、所述上层间绝缘层和所述钝化层顺序地堆叠，并且
其中所述半导体芯片还包括设置在所述钝化层上的通孔。
10.根据权利要求9所述的半导体芯片，其中在所述划道的所述纵向方向上所述通孔和所述焊盘结构之间的距离为8μm或更小。
11.根据权利要求1所述的半导体芯片，其中所述电路结构包括：
低k电介质层；
上层间绝缘层；和
钝化层，所述低k电介质层、所述上层间绝缘层和所述钝化层顺序地堆叠，并且
其中所述钝化层包括：
第一绝缘层；
第二绝缘层；和
第三绝缘层，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层顺序地堆叠，并且
其中所述第一绝缘层和所述第三绝缘层包括氧化物，所述第二绝缘层包括氮化物。
12.一种半导体芯片，包括：
衬底，包括：
主芯片区域；和
围绕所述主芯片区域并形成所述半导体芯片的侧表面的划道；
下层间绝缘层，设置在所述划道中的所述衬底上；和
堆叠结构，包括：
低k电介质层；和
上层间绝缘层，所述低k电介质层和所述上层间绝缘层顺序地堆叠在所述下层间绝缘层上，其中，所述堆叠结构还包括：
钝化层；和
金属焊盘层，所述钝化层和所述金属焊盘层设置在所述上层间绝缘层上，并且
其中所述下层间绝缘层的上表面和所述堆叠结构的第一侧壁和第二侧壁被暴露，所述堆叠结构的所述第一侧壁和所述第二侧壁沿着所述划道的纵向方向提供在所述堆叠结构的相反侧。
13.根据权利要求12所述的半导体芯片，其中所述金属焊盘层包括：
第一金属焊盘层；和
第二金属焊盘层，
其中所述第一金属焊盘层与所述第一侧壁接触，
其中所述第二金属焊盘层与所述第二侧壁接触。
14.根据权利要求12所述的半导体芯片，其中所述钝化层包括：
第一绝缘层，包括高密度等离子体(HDP)；
第二绝缘层，包括硅氮化物(SiN)；和
第三绝缘层，包括正硅酸乙酯(TEOS)，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层顺序地堆叠，
其中所述金属焊盘层与所述第一绝缘层接触。
15.根据权利要求12所述的半导体芯片，其中阶梯结构形成在所述半导体芯片的侧表面上。
16.根据权利要求12所述的半导体芯片，其中每个所述金属焊盘层的侧表面提供在所述半导体芯片的侧表面上并被暴露。
17.一种半导体芯片，包括：
衬底，包括：
主芯片区域；和
围绕所述主芯片区域的划道；
堆叠结构，沿着所述划道的纵向方向延伸、提供在所述划道中的所述衬底上并且包括低k电介质材料；
开口区域，在其中部分地去除所述堆叠结构；和
焊盘结构，设置在所述开口区域中，
其中，所述焊盘结构设置成在所述划道的所述纵向方向上与所述堆叠结构间隔开。
18.根据权利要求17所述的半导体芯片，其中在所述划道的所述纵向方向上所述堆叠结构与所述焊盘结构之间的距离为8μm或更小。
19.根据权利要求17所述的半导体芯片，其中所述焊盘结构包括金属焊盘层，并且
其中在所述划道的所述纵向方向上所述金属焊盘层与所述堆叠结构之间的距离为8μm或更小。
20.根据权利要求17所述的半导体芯片，其中所述焊盘结构沿所述纵向方向设置在所述堆叠结构的每一侧，并且包括：
第一焊盘结构；和
第二焊盘结构，
其中设置在所述堆叠结构的第一侧的第一焊盘结构与所述堆叠结构接触，并且
其中设置在与所述第一侧相反的第二侧的所述第二焊盘结构设置成与所述堆叠结构间隔开。
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