TWI762800B - 半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件具有至少一晶粒。該至少一晶粒具有一積體電路區、圍繞該積體電路區的一第一凹陷區以及圍繞該第一凹陷區的一第二凹陷區。一第一凹陷部配置在該第一凹陷區中，且一第二凹陷部配置在該第二凹陷區中。

Description

半導體元件及其製備方法
本申請案主張2019/06/13申請之美國正式申請案第16/440,376號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有多個凹陷的半導體元件及其製備方法。
半導體元件係使用在不同的電子應用中，例如個人電腦、行動電話、數位相機，以及其他電子設備。在半導體元件的製備期間，開裂(cracks)或濕氣(moisture)可能影響半導體元件的功能。因此在達到改善品質、良率以及可靠度上仍具有挑戰性。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種可靠的半導體元件及其製備方法。
本揭露之一實施例提供一種在一半導體元件。該半導體元件包括至少一晶粒。該至少一晶粒具有一積體電路區、圍繞該積體電路區的一第一凹陷區以及圍繞該第一凹陷區的一第二凹陷區。一第一凹陷部配置在該第一凹陷區中，且一第二凹陷部配置在該第二凹陷區中。
在本揭露之一些實施例中，所述之半導體元件還包括一第一導電結構，其中該第一導電結構配置在該第一凹陷部與該第二凹陷部之間。
在本揭露之一些實施例中，所述之半導體元件還包括一第二導電結構，其中該第二導電結構圍繞該第二凹陷部設置。
在本揭露之一些實施例中，所述之半導體元件還包括一緩衝區，其中該緩衝區圍繞該積體電路區設置，並以該第一凹陷區插置在其間。
在本揭露之一些實施例中，該第一導電結構包括複數個隔離層以及複數個導電層，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間。
在本揭露之一些實施例中，該第二導電結構包括複數個隔離層以及複數個導電層，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間。
在本揭露之一些實施例中，該第一導電結構包括複數個隔離層、複數個導電層以及複數個通孔，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間，而該等通孔穿經其他該等隔離層以電性連接該等導電層。
在本揭露之一些實施例中，該第二導電結構包括複數個隔離層、複數個導電層以及複數個通孔，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間，而該等通孔穿經其他該等隔離層以電性連接該等導電層。
在本揭露之一些實施例中，該第一導電結構為電性接地。
在本揭露之一些實施例中，該第二導電結構為電性接地。
在本揭露之另一實施例中提供一種半導體元件。該半導體元件包括至少一晶粒。該至少一晶粒具有一積體電路區、圍繞該積體電路區的一第一凹陷區以及圍繞該第一凹陷區的一第二凹陷區。一第一柱狀阻擋結構配置在該第一凹陷區中，且一第二柱狀阻擋結構配置在該第二凹陷區中。
在本揭露之一些實施例中，所述之半導體元件還包括一第一導電結構，其中該第一導電結構配置在該第一柱狀阻擋結構與該第二柱狀阻擋結構之間。
在本揭露之一些實施例中，所述之半導體元件還包括一第二導電結構，其中該第二導電結構圍繞該第二柱狀阻擋結構設置。
在本揭露之一些實施例中，所述之半導體元件還包括一緩衝區，其中該緩衝區圍繞該積體電路區設置，並以該第一凹陷區插置在其間。
在本揭露之一些實施例中，該第一導電結構包括複數個隔離層以及複數個導電層，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間。
在本揭露之一些實施例中，該第二導電結構包括複數個隔離層以及複數個導電層，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間。
在本揭露之一些實施例中，該第一導電結構包括複數個隔離層、複數個導電層以及複數個通孔，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間，而該等通孔穿經其他該等隔離層以電性連接該等導電層。
在本揭露之一些實施例中，該第二導電結構包括複數個隔離層、複數個導電層以及複數個通孔，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間，而該等通孔穿經其他該等隔離層以電性連接該等導電層。
在本揭露之一些實施例中，該第一導電結構為電性接地。
在本揭露之另一實施例中提供一種半導體元件的製備方法。該製備方法的步驟包括提供一基底，該基底上形成有多個功能電路；形成複數個隔離層，其中該等隔離層疊置在該基底上；形成複數個導電層以及複數個通孔，其中該等導電層配置在一些該等隔離層之間，該等通孔穿經其他的該等隔離層以電性連接該等導電層；形成一第一凹陷部以及一第二凹陷部，其中該第一凹陷部延伸穿經該等隔離層並圍繞該等功能電路設置，且該第二凹陷部延伸穿經該等隔離層並圍繞該第一凹陷部設置。
由於半導體元件的設計，係可停止蔓延到該等功能電路的一開裂；係可減少開裂的應力，特別是側向應力；以及係可避免汙染物(contaminant)進入該等功能電路；因此係可提供一可靠的半導體元件以及其製備方法。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
應當理解，儘管這裡可以使用術語第一、第二、第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
在本揭露中，一半導體元件通常係指可藉由使用半導體特性工作的一元件，且一光電元件、一發光顯示元件、一半導體電路以及一電子元件，係均包含在半導體元件的範疇中。
在半導體製程中，每一個均包含一積體電路的複數個晶粒係同時製造在一半導體晶圓上。在每兩個相鄰晶粒之間提供多個切割線(scribe lines)，以使該等晶粒可藉由沿著該等切割線切割該半導體晶圓而相互分開。在切割製程期間，一開裂(crack)可能蔓延到晶粒的中心，而晶粒的中心則配置所有的功能電路，因此增加了該等功能電路的一可靠度問題(reliability issue)。
本揭露中描述一可靠的半導體元件以及其製備方法。
請參考圖1及圖2，在步驟S02中，提供一半導體晶圓的一部份。在所描述的實施例中，半導體晶圓的該部分係位在一切割線邊界99內，其中一晶粒係被製造在半導體晶圓上。半導體晶圓的該部分係區分為一積體電路區140、一緩衝區150、一第一凹陷區160、一第一密封區170、一第二凹陷區180以及一第二密封區190。積體電路區140界定出一半導體晶圓表面區，其係多個半導體組件(components)形成在一基底中，且耦接在一起以形成多個功能電路的地方。緩衝區150界定出一半導體表面區域，其係圍繞積體電路區140設置，且位在積體電路區140與第一凹陷區160之間。緩衝區150的一寬度係可大於3μm。緩衝區150係可當作一減震墊(cushion)，以避免缺陷(defects)，而缺陷係可在不同半導體製程期間或之後用其他方法發生，以及影響在積體電路區140中之該等功能電路的結構或功能性。第一凹陷區160界定出一半導體表面區，其係圍繞緩衝區160設置；一凹陷部(recess)係形成在依據一預定設計的第一凹陷區160中。第一密封區170界定出一半導體晶圓表面區，其係圍繞第一凹陷區160設置，並位在第一凹陷區160與第二凹陷區180之間。第二凹陷區180界定出一半導體晶圓表面區，其係圍繞第一密封區170設置；一凹陷部係形成在依據一預定設計的第二凹陷區180中。第二密封區190係界定出一半導體晶圓表面區，其係圍繞第二凹陷區180，並鄰近切割線邊界99設置。
請參考圖1及圖2，晶粒具有一基底100。舉例來說，基底係由矽、摻雜矽(doped silicon)、矽鍺(silicon germanium)、絕緣體上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣體上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷砷化鎵(gallium arsenide phosphide)、磷化銦(indium phosphide)、磷化銦鎵(indium gallium phosphide)或任何其他IV-IV族、III-V族或II-VI族半導體材料所製。在所描述的實施例中，基底100係由絕緣體上覆矽所製，其係為p型矽，其內具有一隔離膜101。舉例來說，隔離膜101係由氧化矽或其類似物所製。複數個半導體組件102形成在位在積體電路區140中的基底100中。半導體組件102形成在隔離膜101上，為了圖示目的，僅顯示三個半導體組件102，但本揭露並不以此為限。
請參考圖1、圖2、圖3，在步驟S04中，一第一隔離層103形成在基底100上。舉例來說，第一隔離層103係由氧化矽、未經摻雜的矽酸鹽玻璃(undoped silicate glass)、磷矽酸鹽玻璃(phosphosilicate glass)、硼矽酸鹽玻璃(borosilicate glass)、硼磷矽酸鹽玻璃(borophosphosilicate glass)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass)，或其類似物所製。在所描述的實施例中，第一隔離層103係藉由化學氣相沉積或其類似製程並由未經摻雜的矽酸鹽玻璃所製。接下來，在步驟S06中，複數個接觸點(contacts)104係形成在第一隔離層103中。一第一微影製程(first photolithography process)係可被使用來圖案化第一隔離層103，以界定出該等接觸點104的位置。在第一微影製程之後，可執行例如一非等向性乾式蝕刻製程(anisotropic dry etch process)的一第一蝕刻製程，以在第一隔離層103中形成複數個接觸開口(contact openings)。在第一蝕刻製程之後，一導電材料係藉由一第一金屬化製程(first metallization process)而填入該等接觸開口中，以形成該等接觸點104，舉例來說，金屬材料為鋁、銅、鎢(tungsten)、鈷(cobalt)，或其他適合的金屬或金屬合金，而第一金屬化製程為化學氣相沉積、物理氣相沉積、噴濺，或其類似製程。在第一金屬化製程之後係可執行如化學機械研磨(chemical mechanical polishing)的一第一平坦化製程，以移除多餘的填充材料，並提供給接下來的製程步驟一大致平坦表面。此外，在第一金屬化製程之前，複數個阻障層(barrier layer)(圖未示)係可分別地形成在該等接觸開口的側壁及底部上。該等阻障層係可由鈦、氮化鈦、鈦鎢合金、鉭、氮化坦，或其組合所製，並可藉由物理氣相沉積、噴濺(sputtering)，或其類似製程所形成。該等阻障層係可避免在第一金屬化製程期間沉積的材料浸析(leaching)到隔離層103與基底100中。
請參考圖1、圖2、圖3，複數個接觸點104係形成在積體電路區140、第一密封區170以及第二密封區190中。從頂視圖來看，形成在第一密封區170中的該等接觸點104係位在鄰近第一凹陷區160的一周圍(perimeter)處，並圍繞第一凹陷區160設置。形成在第二密封區190中的該等接觸點104係位在鄰近第二凹陷區180的一周圍，並圍繞第二凹陷區180設置。從剖視圖來看，形成在積體電路區140中的該等接觸點104係分別地電性連接該等半導體組件102。形成在第一密封區170與第二密封區190中的該等接觸點104係分別地電性連接在基底100中的該等高摻雜主動區(highly-doped active regions)(圖未示)，以電性接地。或者是，在所述的其他實施例中，該等接觸點104僅形成在積體電路區140中。
請參考圖1、圖4、圖5，在步驟S08中，一第二隔離層105形成在第一隔離層103上。舉例來說，第二隔離層105係由一介電材料所製，例如氧化矽、氮化矽、摻雜氟的矽酸鹽玻璃、或是多孔氧化矽(porous silicon oxide)所製。較佳者，第二隔離層105係由具有小於3.9的一介電常數之一材料所製。在所述的實施例中，第二隔離層105係藉由化學氣相沉積或其類似製程並由氧化矽所製。之後，在步驟S10中，複數個第一導電層106係形成在第二隔離層105中。一第二微影製程係可被使用來圖案化第二隔離層105，以界定出該等第一導電層106的位置。在第二微影製程之後，係可執行如一非等向性乾式蝕刻製程的一第二蝕刻製程，以在第二隔離層105中形成複數個溝槽開口(trench openings)。在第二蝕刻製程之後，一導電材料係藉由一第二金屬化製程而填充到該等溝槽開口中，以形成該等第一導電層106，舉例來說，導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而第二金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或其類似製程。在第二金屬化製程之後，係可執行如化學機械研磨的一第二平坦化製程，以移除多餘的填充材料，並提供給接下來之流程步驟一大致平坦表面。
請參考圖1、圖4、圖5，複數個第一導電層106係形成在積體電路區140、第一密封區170以及第二密封區190中。從頂視圖來看，形成在第一密封區170中的該等第一導電層106其中之一係圍繞第一凹陷區160的周圍設置，形成在第二密封區190中的該等第一導電層106其中之一係圍繞第二凹陷區180的周圍設置。形成在積體電路區140中的該等第一導電層106係分別地電性連接形成在積體電路區140中的該等接觸點104。形成在第一密封區170的該等第一導電層106其中之一係電性連接形成在第一密封區170中的該等接觸點104。形成在第二密封區190的該等第一導電層106其中之一係電性連接形成在第二密封區190中的該等接觸點104。此外，在第二金屬化製程之前，複數個阻障層(圖未示)係可分別地形成在該等溝槽開口的側壁及底部上。該等阻障層係可由鉭、氮化坦，或其組合所製，並可藉由物理氣相沉積、噴濺，或其類似製程所形成。該等阻障層係可避免在第二金屬化製程期間沉積的材料擴散到第一隔離層103與第二隔離層105中。
請參考圖1、圖6、圖7，在步驟S12中，一第三隔離層107係形成在第二隔離層105上，且一第四隔離層108係形成在第三隔離層107上。舉例來說，第三隔離層107係由一介電材料所製，例如氧化矽、多孔氧化矽、摻雜碳的氧化矽、氮化矽、有機矽玻璃(organic silicate glass)、多孔甲基矽酸鹽(porous methylsilsesquioxane)、三氧化矽烷(hydrogen silsesquioxane)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass)，或是磷矽酸鹽玻璃(phosphosilicate glass)。第四隔離層108係由一介電材料所製，例如氧化矽、多孔氧化矽、摻雜碳的氧化矽、氮化矽、有機矽玻璃、多孔甲基矽酸鹽、三氧化矽烷、摻雜氟的矽酸鹽玻璃，或是磷矽酸鹽玻璃。在所述的實施例中，第三隔離層107係由摻雜碳的氧化矽所製，並由化學氣相沉積或其類似製程所形成。第四隔離層108係由有機矽玻璃所製，並由化學氣相沉積或其類似製程所形成。較佳者，一通孔蝕刻終止層(via etch stop layer)(圖未示)係形成在第三隔離層107與第二隔離層105之間。通孔蝕刻終止層係在第三隔離層107沉積之前所形成。舉例來說，通孔蝕刻終止層係由碳化矽、氮化矽、氮氧化矽、碳氮化矽(silicon carbo-nitride)，或其類似物所製。一溝槽蝕刻終止層(trench etch stop layer)(圖未示)係形成在第三隔離層107與第四隔離層108之間。溝槽蝕刻終止層係在第四隔離層沉積之前所形成。舉例來說，溝槽蝕刻終止層係由碳化矽、氮化矽、氮氧化矽、碳氮化矽或其類似物所製。
接下來，請參考圖1、圖6、圖7，在步驟S14中，複數個第二導電層109係形成在第四隔離層108中，且複數個第一通孔(first vias)110係形成在第三隔離層107中。在所述的實施例中，一第三微影製程係可被用來圖案化第四隔離層108，以界定出該等第二導電層109的位置。在第三微影製程之後，係可執行如一非等向性乾式蝕刻製程的一第三蝕刻製程，以在第四隔離層108中形成複數個溝槽開口。在第三蝕刻製程之後，一第四微影製程係可被用來圖案化第三隔離層107，以界定出該等第一通孔110的位置。在第三微影製程之後，係可執行如一非等向性乾式蝕刻製程的一第四蝕刻製程，以在第三隔離層107中形成複數個通孔開口。在第四蝕刻製程之後，一導電材料係可藉由一第三金屬化製程填充到該等溝槽開口與該等通孔開口中，以形成該等第二導電層109以及該等第一通孔110，舉例來說，導電材料係如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而第三金屬化製程係如化學氣相沉積、物理氣相沉積、噴濺、電鍍、無電鍍覆(electroless plating)或其類似製程。在第三金屬化製程之後，係可執行如化學機械研磨的一第三平坦化製程，以移除多餘的填充材料，並提供給接下來的流程步驟一大致平坦表面。
請參考圖1、圖6、圖7，複數個第二導電層係形成在積體電路區140、第一密封區170以及第二密封區190中。複數個第一通孔110係形成在積體電路區140、第一密封區170以及第二密封區190中。從頂視圖來看，形成在第一密封區170中的該等第二導電層109其中之一係圍繞第一凹陷區160的周圍設置，且形成在第二密封區190中的該等第二導電層109其中之一係圍繞第二凹陷區180設置。形成在第一密封區170中的該等第一通孔110係位在鄰近第一凹陷區160的周圍處，並圍繞第一凹陷區160設置。形成在第二密封區190中的該等第一通孔110係位在鄰近第二凹陷區180的周圍處，並圍繞第二凹陷區180設置。形成在積體電路區140中的該等第一通孔110係分別地電性連接形成在積體電路區140的該等第一導電層106。形成在第一密封區170的該等第一通孔110係分別地電性連接形成在第一密封區170中的該等第一導電層106其中之一。形成在第二密封區190中的該等第一通孔110係分別地電性連接形成在第二密封區190中的該等第一導電層106其中之一。形成在積體電路區140中的該等第二導電層109係分別地電性連接形成在積體電路區140中的該等第一通孔110。形成在第一密封區170中的該等第二導電層109其中之一係電性連接形成在第一密封區170的該等第一通孔110。形成在第二密封區190中的該等第二導電層190其中之一係電性連接形成在第二密封區190中的該等第一通孔110。此外，在第三金屬化製程之前，複數個阻障層(圖未示)係可分別地形成在該等溝層開口的側壁及底部上以及該等通孔開口的側壁及底部上。該等阻障層係可由鉭、氮化坦，或其組合所製，並可藉由物理氣相沉積、噴濺，或其類似製程所形成。該等阻障層係可避免在第三金屬化製程沉積的材料擴散到第三隔離層107與第四隔離層108中。
或者是，在所述的其他實施例中，請參考圖8，形成在第一密封區170中的該等第一通孔110係可內連接(interconnected)以形成一連續通孔條(continuous via bar)110。形成在第二密封區190中的該等第一通孔110係可內連接已形成一連續通孔條110。相較於由該等第一通孔110提供給半導體元件而言，所述連續通孔條110係可提供給半導體元件更佳的機械強度。
請參考圖1及圖9，在步驟S16中，一第五隔離層111係形成在第四隔離層108上。舉例來說，第五隔離層111係由一介電材料所製，例如氧化矽、多孔氧化矽、摻雜碳的氧化矽、氮化矽、有機矽玻璃、多孔甲基矽酸鹽、三氧化矽烷、摻雜氟的矽酸鹽玻璃，或是磷矽酸鹽玻璃。在所述的實施例中，第五隔離層111係由三氧化矽烷所製，並由化學氣相沉積或其類似製程所形成。在第五隔離層111沉積之前，係形成一通孔蝕刻終止層(圖未示)，且形成在第四隔離層108與第五隔離層111之間。舉例來說，通孔蝕刻終止層係由碳化矽、氮化矽、氮氧化矽、碳氮化矽，或其類似物所製。通孔蝕刻終止層係由化學氣相沉積或其類似製程所形成化學氣相沉積或其類似製程所形成。一遮罩層(mask layer)(圖未示)係形成在第五隔離層111上，舉例來說，並由碳化矽、氮化矽、氮氧化矽、碳氮化矽，或其類似物所製。遮罩層係由化學氣相沉積或其類似製程所形成。一第五微影製程係被使用來圖案化遮罩層，以界定出複數個第二通孔114的位置。在第五微影製程之後，係可執行一第五蝕刻製程，以在遮罩層中形成複數個開口(openings)。
請參考圖1以及圖9，在步驟S18中，一第六隔離層112形成在遮罩層上，複數個第三導電層113形成在第六隔離層112中，複數個第二通孔114形成在第五隔離層111中。舉例來說，第六隔離層112係由一介電材料所製，例如氧化矽、多孔氧化矽、摻雜碳的氧化矽、氮化矽、有機矽玻璃、多孔甲基矽酸鹽、三氧化矽烷、摻雜氟的矽酸鹽玻璃，或是磷矽酸鹽玻璃。在所述的實施例中，第六隔離層112係由摻雜氟的矽酸鹽玻璃所製，並由化學氣相沉積或其類似製程所形成。一第六微影製程係可被使用來圖案化第六隔離層112，以界定出該等第三導電層113的位置。該等第三導電層113的位置係分別地與形成在遮罩層中的該等通孔重疊。在第六微影製程之後，係可執行如一異相性乾式蝕刻製程的一第六蝕刻製程，以在第六隔離層112中形成該等溝槽開口以及在第五隔離層111中形成該等通孔開口。在第六蝕刻製程之後，一導電材料係以一第四金屬化製程填充到該等溝槽開口以及該等通孔開口，以形成該等第三導電層113與該等第二通孔114，舉例來說，導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，第四金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺、電鍍、無電鍍覆或其類似製程。在第四金屬化製程之後，係可執行如化學機械研磨的一第四平坦化製程，以移除多餘的填充材料，並提供給接下來的流程步驟一大致平坦表面。
請參考圖1及圖9，複數個第三導電層113形成在積體電路區140、第一密封區170以及第二密封區190中。複數個第二通孔114形成在積體電路區140、第一密封區170以及第二密封區190中。形成在積體電路區140的該等第二通孔114分別地電性連接形成在積體電路區140中的該等第二導電層109。形成在第一密封區170中的該等第二通孔114分別電性連接形成在第一密封區170中的該等第二導電層109。形成在第二密封區190中的該等第二通孔114分別地電性連接形成在第二密封區190中的該等第二導電層109。形成在積體電路區140中的該等第三導電層113分別地電性連接形成在積體電路區140中的該等第二通孔114。形成在該第一密封區170中的該等第三導電層113其中之一電性連接形成在第一密封區170中的該等第二通孔114。形成在第二密封區190中的該等第三導電層113其中之一電性連接形成在第二密封區190中的該等第二通孔114。此外，在第四金屬化製程之前，複數個阻障層(圖未示)係可形成在該等溝槽開口的側壁及底部上以及形成在該等通孔開口的側壁與底部上。該等阻障層係可由鉭、氮化坦，或其組合所製，並可藉由物理氣相沉積、噴濺，或其類似製程所形成。該等阻障層係可避免在第一金屬化製程沉積的材料擴散到第五隔離層111與第六隔離層112中。
請參考圖1及圖10，在步驟S20中，一第七隔離層115形成在第六隔離層112上，以及一第八隔離層116形成在第七隔離層115上。舉例來說，第七隔離層115係由一介電材料所製，例如氧化矽、多孔氧化矽、摻雜碳的氧化矽、氮化矽、有機矽玻璃、多孔甲基矽酸鹽、三氧化矽烷、摻雜氟的矽酸鹽玻璃，或是磷矽酸鹽玻璃。舉例來說，第八隔離層116係由一介電材料所製，例如氧化矽、多孔氧化矽、摻雜碳的氧化矽、氮化矽、有機矽玻璃、多孔甲基矽酸鹽、三氧化矽烷、摻雜氟的矽酸鹽玻璃，或是磷矽酸鹽玻璃。在所述的實施例中，第七隔離層115係由氮化矽所製，並由化學氣相沉積或其類似製程所形成。第八隔離層116係由多孔甲基矽酸鹽所製，並由化學氣相沉積或其類似製程所形成。一通孔蝕刻終止層(圖未示)係形成在第六隔離層112與第七隔離層115之間。通孔蝕刻終止層係在第七隔離層115沉積之前所形成。舉例來說，通孔蝕刻終止層係由碳化矽、氮化矽、氮氧化矽、碳氮化矽，或其類似物所製。一溝槽蝕刻終止層(圖未示)係形成在第七隔離層115與第八隔離層116之間。溝槽蝕刻終止層係在第八隔離層沉積116之前所形成。舉例來說，溝槽蝕刻終止層係由碳化矽、氮化矽、氮氧化矽、碳氮化矽或其類似物所製。
之後，請參考圖1及圖10，在步驟S22中，複數個第三通孔117形成在第七隔離層115中，且複數個第四導電層118形成在第八隔離層116中。在所述的實施例中，一第七微影製程係可被使用來圖案化第八隔離層116，以界定出該等第三通孔117的位置。在第七微影製程之後，係可執行如一異相性乾式蝕刻製程的一第七蝕刻製程，以在第七隔離層115中形成複數個通孔開口。在第七蝕刻製程之後，一第八微影製程係可被使用來圖案化第八隔離層116，以界定出該該等第四導電層118的位置。該等第四導電層118的位置矽與位在該第七隔離層115中的該等通孔開口重疊。在第八微影製程期間，在第七隔離層115中的該等通孔開口係填滿光阻(photoresist)。在第八微影製程之後，係可執行如一異相性乾式蝕刻製程的一第八蝕刻製程，以在第八隔離層116中形成複數個溝槽開口。在第八蝕刻製程之後，一導電材料係藉由一第五金屬化製程而填入該等溝槽開口中以及該等通孔開口中，以形成該等第四導電層118以及該等第三通孔117，舉例來說，金屬材料為鋁、銅、鎢、鈷，或其他適合的金屬或金屬合金，而第五金屬化製程為化學氣相沉積、物理氣相沉積、噴濺、電鍍、無電鍍覆，或其類似製程。在第五金屬化製程之後係可執行如化學機械研磨的一第五平坦化製程，以移除多餘的填充材料，並提供給接下來的製程步驟一大致平坦表面。
請參考圖1及圖10，複數個第四導電層118形成在積體電路區140、第一密封區170以及第二密封區190中。複數個第三通孔117形成在積體電路區140、第一密封區170以及第二密封區190中。形成在積體電路區140中的該等第三通孔117係分別地電性連接形成在積體電路區140中的該等第三導電層113。形成在第一密封區170中的該等第三通孔117係分別地電性連接形成在第一密封區170中的該等第三導電層113其中之一。形成在第二密封區190中的該等第三通孔117係分別地電性連接形成在第二密封區190中的該等第三導電層113其中之一。形成在積體電路區140ㄥ的該等第四導電層118分別地電性連接形成在積體電路區140中的該等第三通孔117。形成在第一密封區170中的該等第四導電層118其中之一電性連接形成在第一密封區170中的該等第三通孔117。形成在第二密封區190中的該等第四導電層118其中之一電性連接形成在第二密封區190中的該等第三通孔117。此外，在第五金屬化製程之前，複數個阻障層(圖未示)係可分別地形成在該等溝槽開口的側壁及底部上以及該等通孔開口的側壁與頂部上。該等阻障層係可由鉭、氮化坦，或其組合所製，並可藉由物理氣相沉積、噴濺，或其類似製程所形成。該等阻障層係可避免在第五金屬化製程期間沉積的材料擴散到第七隔離層115與第八隔離層116中。雖然在圖10中僅顯示四個導電層以及三個通孔，但理應理解的是，更多的導電層或通孔係可以前述程序形成在其上；意即，本揭露相等地可應用到具有任何導電層及通孔之數量的製造流程。
請參考圖1及圖11，在步驟S24中，一第一鈍化層(passivation layer)119形成在第八隔離層116上。舉例來說，第一鈍化層119係由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽(silicon-oxy-nitride)、未摻雜矽化玻璃(undoped silicate glass)，或是其組合。第一鈍化層119由化學氣相沉積或其類似製程所形成。第一鈍化層119的一厚度可約為0.2μm到1.2μm。在所述的實施例中，第一鈍化層119由未摻雜矽化玻璃所製。複數個第四導電層118(換言之，即最上層的導電層)係易受電性短路影響，所述電性短路係由與一晶粒切割製程(或晶粒鋸切製程)相關的導電性殘餘物(conductive debris)所造成。由隔離材料所製的第一鈍化層119係可當作在最上層之導電層的隔離罩(insulating shield)，以避免電性短路。此外，第一鈍化層119係可改善半導體元件的機械強度(mechanical strength)，並避免從其上進入的濕氣。
請參考圖1、圖12以及圖13，在步驟S26中，一第一凹陷部120形成在第一凹陷區160中，且一第二凹陷部121形成在第二凹陷區180中。從剖視圖來看，每一第一凹陷部120與第二凹陷部121延伸穿經第一鈍化層119、第八隔離層116、第七隔離層115、第六隔離層112、第五隔離層111、第四隔離層108、第三隔離層107、第二隔離層105以及第一隔離層103，並延伸到第一凹陷區160與第二凹陷區180中之基底100的一頂表面。從頂視圖來看，第一凹陷部120圍繞緩衝區50設置。第二凹陷部121圍繞第一密封區170設置。第一凹陷部120與第二凹陷部121一起形成一同心結構(concentric structure)。第一凹陷部120的一寬度大於約1μm到2μm。第二凹陷部121的一寬度大於約1μm到2μm。第一凹陷部120的寬度可與第二凹陷部121的寬度相同，但並不以此為限。若是在晶粒切割製程期間發生開裂(crack)並傳遞至積體電路區140的話，則第一凹陷部120與第二凹陷部121可終止開裂。甚至若是開裂傳遞經過第二凹陷部121與第一凹陷部120的話，則第二凹陷部121與第一凹陷部120係會大致地減少開裂的應力；換言之，第二凹陷部121與第一凹陷部120係可增加晶粒的抗應力能力(stress resistance capability)，特別是側向應力(lateral stress)。或者是，在所述的另一實施例中，第一凹陷部120與第二凹陷部121係可僅延伸到第一鈍化層1149的一頂表面與基底100的頂表面之間的任一水平面(level)。請參考圖14，第一凹陷部120與第二凹陷部121延伸到第二隔離層105的一頂表面。第一凹陷部120與第二凹陷部121係由單步驟蝕刻、多步驟蝕刻、雷射撞擊(laser bombardment)或其類似製程所形成。
請參考圖12及圖13，第一凹陷部120與第二凹陷部121一同隔離在第一密封區170中的一第一導電結構122。第二凹陷部121與切割線邊界99在第二密封區190中界定出一第二導電結構123。形成在第一密封區170中的該等第四導電層118其中之一、形成在第一密封區170中的該等第三通孔117、形成在第一密封區170中的該等第三導電層113其中之一、形成在第一密封區170中的該等第二通孔114、形成在第一密封區170中的該等第二導電層109其中之一、形成在第一密封區170中的該等第一通孔110、形成在第一密封區170中的該等第一導電層106其中之一以及形成在第一密封區170中的該等接觸點104，係一起形成該第一導電結構122。形成在第二密封區190中的該等第四導電層118其中之一、形成在第二密封區190中的該等第三通孔117、形成在第二密封區190中的該等第三導電層113其中之一、形成在第二密封區190中的該等第二通孔114、形成在第二密封區190中的該等第二導電層109其中之一、形成在第二密封區190中的該等第一通孔110、形成在第二密封區190中的該等第一導電層106其中之一以及形成在第二密封區190中的該等接觸點104，係一起形成該第二導電結構123。
請參考圖12及圖13，第一導電結構122與第二導電結構123分別地形成一導電材料壁，以保護在積體電路區140中的該等功能電路免於潛在損傷(potential damages)。第一導電結構122與第二導電結構123分別地提供實體緩衝區(physical buffer areas)，其係允許在晶粒切割製程、線接合(wire bonding)製程或焊接(soldering)製程期間，或者是在嚴格環境測試期間所產生的能量或應力消散。第一導電結構122與第二導電結構123亦分別地提供在積體電路區140中之該等功能電路的一保護阻障(protective barrier)，以保護免於如濕氣或化學雜質之汙染物(contaminants)的滲透(infiltration)，而化學雜質係可在如晶粒切割製程或焊接製程期間所產生。再者，第一導電結構122與第二導電結構123藉由形成在第一密封區170中的該等接觸點104以及形成在第二密封區190的該等接觸點104而分別地耦接在基底100中的該等高摻雜主動區(圖未示)，以電性接地。此等接地係可排去在不同半導體製程期間所產生的離子汙染物(ionic contaminations)，且該接地因此避免電磁干擾(electromagnetic interference)。此外，第一導電結構122與第二導電結構123係以相同程序製造以當成在積體電路區140中的該等功能電路；換言之，無須多於半導體製程來製造第一導電結構122與第二導電結構123。
請參考圖1及圖15，在步驟S28中，第一凹陷部120與第二凹陷部121分別地再填充(refilled)，以形成一第一柱狀阻擋結構(first columnar blocking structure)124以及一第二柱狀阻擋結構125。第一柱狀阻擋結構124由一導電材料或一介電材料所製。第二柱狀阻擋結構125由一導電材料或一介電材料所製。舉例來說，導電材料為鋁、銅、鎢、鈷或其他適合的金屬或金屬合金。舉例來說，介電材料為未摻雜矽化玻璃、氮化矽、氮氧化矽、鈦酸鍶鋇(barium strontium titanate)、鋯鈦酸鉛(lead zirconium titanate)、氧化鈦、氧化鋁、氧化鉿(hafnium oxide)或氧化鋯(zirconium oxide)。為了保護從一側進入的濕氣，第一柱狀阻擋結構124以及第二柱狀阻擋結構125係可呈現一阻障(barrier)。第一柱狀阻擋結構124以及第二柱狀阻擋結構125係可由相同材料所製，但並不以此為限。當第一柱狀阻擋結構124以及第二柱狀阻擋結構125由相同材料所製時，第一凹陷部120與第二凹陷部121的再填充(refilling)係可同時實施，以降低半導體元件的製造複雜度。
請參考圖12及圖16，在所述的一實施例中，一半導體元件具有一晶粒，其中晶粒的一面積(area)係由一切割線邊界99所界定。晶粒具有一積體電路區140、一緩衝區150、一第一凹陷區160、一第一密封區170、一第二凹陷區180以及一第二密封區190。積體電路區140具有配置在其中的多個半導體組件102以及相互耦接在一起的多個半導體組件102，以形成多個功能電路。緩衝區150圍繞積體電路區140設置，並位在積體電路區140與第一凹陷區160之間。第一凹陷區160圍繞緩衝區150設置，並與夾置在其間之緩衝區150圍繞積體電路區140。第一密封區170圍繞第一凹陷區160設置，並與夾置在其間之緩衝區150與第一凹陷區160圍繞積體電路區140。第二凹陷區180圍繞第一密封區170設置，並與夾置在其間的緩衝區150、第一凹陷區160以及第一密封區170圍繞積體電路區140。第二密封區190圍繞第二凹陷區180設置，且鄰近切割線邊界99設置。第二密封區190與夾置在其間的緩衝區150、第一凹陷區160、第一密封區170以及第二凹陷區180圍繞積體電路區140。
請參考圖12及圖16，一第一導電結構122係配置在第一密封區170中，且一第二導電結構123係配置在第二密封區190中。第一導電結構122具有位在第一密封區170中的複數個隔離層103、105、107、108、111、112、115、116、位在第一密封區170中的複數個導電層106、109、113、118以及位在第一密封區170中的複數個通孔104、110、114、117。位在第一密封區170中的複數個隔離層103、105、107、108、111、112、115、116係疊置在晶粒的一基底100上。位在第一密封區170中的複數個導電層106、109、113、118配置在位在第一密封區170中的其中一些隔離層105、108、112、116之間。位在第一密封區170中的複數個通孔104、110、114、117穿經位在第一密封區170中之其他的隔離層103、107、111、115，以電性連接位在第一密封區170中的複數個導電層106、109、113、118。位在第一密封區170中的該等最低通孔104分別地耦接在基底100中的該等高摻雜主動區(圖未示)，以電性接地。
請參考圖12及圖16，第二導電結構123具有位在第二密封區190中的複數個隔離層103、105、107、108、111、112、115、116、位在第二密封區190中的複數個導電層106、109、113、118以及位在第二密封區190中的複數個通孔104、110、114、117。位在第二密封區190中的複數個隔離層103、105、107、108、111、112、115、116係疊置在晶粒的一基底100上。位在第二密封區190中的複數個導電層106、109、113、118配置在位在第二密封區190中的其中一些隔離層105、108、112、116之間。位在第二密封區190中的複數個通孔104、110、114、117穿經位在第二密封區190中之其他的隔離層103、107、111、115，以電性連接位在第二密封區190中的複數個導電層106、109、113、118。位在第二密封區190中的該等最低通孔104分別地耦接在基底100中的該等高摻雜主動區(圖未示)，以電性接地。
請注意，複數個導電層106、109、113、118係可代表成複數個第一導電層、複數個第二導電層，依此類推。此具有的實施例，係為複數個導電層106代表為複數個第一導電層，複數個導電層109代表為複數個第二導電層，依此類推。複數個通孔104、110、114、117係可代表成複數個第一通孔、複數個第二通孔，以此類推。此具有的實施例，係為複數個通孔104代表為複數個第一通孔，複數個通孔110代表為複數個第二通孔，依此類推。複數個隔離層103、105、107、108、111、112、115、116係可代表成複數個第一隔離層、複數個第二隔離層，依此類推。此具有的實施例，係為複數個隔離層103代表為複數個第一隔離層，複數個隔離層105代表為複數個第二隔離層，依此類推。
請參考圖12及圖16，一第一鈍化層119係配置在第一導電結構122與第二導電結構123上，以覆蓋第一導電結構122與第二導電結構123。一第一凹陷部120配置在第一凹陷區160中，且一第二凹陷部121配置在第二凹陷區180中。第一導電結構122與第二導電結構123係藉由第二 凹陷部121而相互分開。第一導電結構122與在積體電路區140中的該等半導體組件102係藉由第一凹陷部120而相互分開。
半導體元件的第一凹陷部120與第二凹陷部121係可終止依開裂傳遞至積體電路區140，或降低開裂的應力，特別是側向應力。半導體元件的第一導電結構122與第二導電結構123係可分別地當作一導電壁，以保護積體電路區140免於由應力或汙染物的滲透所造成的潛在損害。此外，半導體元件之接地的第一導電結構122與接地的第二導電結構123，係可保護半導體元件免於受到電磁干擾的影響。再者，半導體元件的一第一鈍化層119係可改善半導體元件的機械強度，並避免從其上進入的濕氣。因此，係提供一可靠的半導體元件。
請參考圖15及圖16，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一導電結構122配置在第一密封區170中，且一第二導電結構123配置在第二密封區190中。一第一柱狀阻擋結構124與一第二柱狀阻擋結構125分別地配置在第一凹陷區160中與第二凹陷區180中。
請參考圖17，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一導電結構122配置在第一密封區170中，第二導電結構123配置在第二密封區190中。一第一凹陷部120配置在第一凹陷區160中。一第二柱狀阻擋結構125配置在第二凹陷區180中。
請參考圖18，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一導電結構122配置在第一密封區170中，第二導電結構123配置在第二密封區190中。一第一柱狀阻擋結構124配置在第一凹陷區160中。一第二凹陷部121配置在第二凹陷區180中。
請參考圖19，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一導電結構122配置在第一密封區170中，第二導電結構123配置在第二密封區190中。第一導電結構122具有位在第一密封區170中的複數個隔離層103、105、107、108、111、112、115、116以及位在第一密封區170中的複數個導電層106、109、113、118。位在第一密封區170中的複數個隔離層103、105、107、108、111、112、115、116係疊置在晶粒的基底100上。位在第一密封區170中的複數個導電層106、109、113、118配置在位在第一密封區170中的一些隔離層105、108、112、116之間。位在第一密封區170中的複數個導電層106、109、113、118並未相互電性連接。第二導電結構123具有位在第二密封區190中的複數個隔離層103、105、107、108、111、112、115、116以及位在第二密封區190中的複數個導電層106、109、113、118。位在第二密封區190中的複數個隔離層103、105、107、108、111、112、115、116係疊置在晶粒的基底100上。位在第二密封區190中的複數個導電層106、109、113、118配置在位在第二密封區190中的一些隔離層105、108、112、116之間。位在第二密封區190中的複數個導電層106、109、113、118並未相互電性連接。
請參考圖20，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一柱狀阻擋結構124與一第二柱狀阻擋結構125分別地配置在第一凹陷區160中與第二凹陷區180中。沒有導電結構配置在第一密封區170中或第二密封區190中。
請參考圖21，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一凹陷部120與一第二凹陷部121分別地配置在第一凹陷區160中及第二凹陷區180中。沒有導電結構配置在第一密封區170中或第二密封區190中。
請參考圖22，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一凹陷部120配置在第一凹陷區160中。一第二柱狀阻擋結構125配置在第二凹陷區180中。沒有導電結構配置在第一密封區170中或第二密封區190中。
請參考圖23，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一柱狀阻擋結構124配置在第一凹陷區160中。一第二凹陷部121配置在第二凹陷區180中。沒有導電結構配置在第一密封區170中或第二密封區190中。
請參考圖24，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一柱狀阻擋結構124與一第二柱狀阻擋結構125分別地配置在第一凹陷區160中與第二凹陷區180中。一第二導電結構123配置在第二密封區190中。沒有導電結構配置在第一密封區170中。
請參考圖25，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一凹陷部120與一第二凹陷部121分別地配置在第一凹陷區160中與第二凹陷區180中。一第二導電結構123配置在第二密封區190中。沒有導電結構配置在第一密封區170中。
請參考圖26，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一凹陷部120配置在第一凹陷區160中。一第二柱狀阻擋結構125配置在第二凹陷區180中。一第二導電結構123配置在第二密封區190中。沒有導電結構配置在第一密封區170中。
請參考圖27，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一柱狀阻擋結構124配置在第一凹陷區160中。一第二凹陷部121配置在第二凹陷區180中。一第二導電結構123配置在第二密封區190中。沒有導電結構配置在第一密封區170中。
請參考圖28，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一柱狀阻擋結構124與一第二柱狀阻擋結構125分別地配置在第一凹陷區160中與第二凹陷區180中。一第一導電結構122配置在第一凹陷區170中。沒有導電結構配置在第二密封區190中。
請參考圖29，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一凹陷部120與一第二凹陷部121分別地配置在第一凹陷區160中與第二凹陷區180中。一第一導電結構122配置在第一密封區170中。沒有導電結構配置在第二密封區190中。
請參考圖30，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一凹陷部120配置在第一凹陷區160中。一第二柱狀阻擋結構125配置在第二凹陷區180中。一第一導電結構122配置在第一密封區170中。沒有導電結構配置在第二密封區190中。
請參考圖31，係提供依據另一實施例的一半導體元件。在所述的實施例中，一第一柱狀阻擋結構124配置在第一凹陷區160中。一第二凹陷部121配置在第二凹陷區180中。一第一導電結構122配置在第一密封區170中。沒有導電結構配置在第二密封區190中。
請參考圖32及圖33，係提供依據另一實施例的一半導體元件。在所述的實施例中，至少二第三凹陷部126配置在第一密封區170中，並將第一凹陷部120連接到第二凹陷部121。該至少二第三凹陷部126將第一密封區170區分為至少二子區域(sub-regions)；意即，該至少二第三凹陷部126將第一導電結構區分成至少二子單元(sub-units)。
舉例來說，第一柱狀阻擋結構124與第二柱狀阻擋結構125由一導電材料或一介電材料所製。舉例來說，導電材料為鋁、銅、鎢、鈷或其他適合的金屬或金屬合金。舉例來說，介電材料為未摻雜矽化玻璃、氮化矽、氮氧化矽、鈦酸鍶鋇、鋯鈦酸鉛、氧化鈦、氧化鋁、氧化鉿或氧化鋯。舉例來說，第一導電結構122與第二導電結構123由一導電材料所製，例如鋁、銅、鎢、鈷，或其他適合的金屬或金屬合金。
半導體元件的第一凹陷部120與第二凹陷部121係可終止開列傳遞至積體電路區140，或降低開裂的應力，特別是側向應力。半導體元件的第一導電結構122或第二導電結構123可分別地當作一導電壁，以保護積體電路區140免於由應力或汙染物所滲透的潛在損害。為了避免從一側進入的濕氣，第一柱狀阻擋結構124或第二柱狀阻擋結構125可呈現一阻障。第一鈍化層119係可改善從其上進入的濕氣。由於上述的有利的特徵，係可提供一可靠的半導體元件。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
99:切割線邊界 100:基底 101:隔離膜 102:半導體組件 103:第一隔離層 104:接觸點 105:第二隔離層 106:第一導電層 107:第三隔離層 108:第四隔離層 109:第二導電層 110:第一通孔(連續通孔條) 111:第五隔離層 112:第六隔離層 113:第三導電層 114:第二通孔 115:第七隔離層 116:第八隔離層 117:第三通孔 118:第四導電層 119:第一鈍化層 120:第一凹陷部 121:第二凹陷部 122:第一導電結構 123:第二導電結構 124:第一柱狀阻擋結構 125:第二柱狀阻擋結構 126:第三凹陷部 140:積體電路區 150:緩衝區 160:第一凹陷區 170:第一密封區 180:第二凹陷區 190:第二密封區 S02:步驟 S04:步驟 S06:步驟 S08:步驟 S10:步驟 S12:步驟 S14:步驟 S16:步驟 S18:步驟 S20:步驟 S22:步驟 S24:步驟 S26:步驟 S28:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例的一種半導體元件的製備方法之流程示意圖。 圖2、圖4、圖6、圖9到圖12以及圖15為依據本揭露一些實施例的製備一種半導體元件之一流程的剖視示意圖。 圖3為依據如圖2所示的一種半導體元件之頂視示意圖。 圖5為依據如圖4所示的一種半導體元件之頂視示意圖。 圖7為依據如圖6所示的一種半導體元件之頂視示意圖。 圖8為依據如圖6所示的一種半導體元件另一實施例之頂視示意圖。 圖13為依據如圖12所示的一種半導體元件之頂視示意圖。 圖14為依據本揭露一些實施例的一種半導體元件之剖視示意圖。 圖16為依據本揭露一些實施例的一種半導體元件之剖視示意圖。 圖17到圖31以及圖33為依據本揭露一些實施例的一種半導體元件之剖視示意圖。 圖32為依據如圖33所示的一種半導體元件另一實施例之頂視示意圖。
S02:步驟
S04:步驟
S06:步驟
S08:步驟
S10:步驟
S12:步驟
S14:步驟
S16:步驟
S18:步驟
S20:步驟
S22:步驟
S24:步驟
S26:步驟
S28:步驟

Claims (14)

  1. 一種半導體元件，包括：至少一晶圓，包括：一積體電路區；一緩衝區，圍繞該積體電路區設置，其中該積體電路區及該緩衝區係整合結構且其間並無凹陷部；一第一凹陷區，圍繞該積體電路區設置，其中該緩衝區係插置在該第一凹陷區及該積體電路區之間；一第二凹陷區，圍繞該第一凹陷區設置；一第一導電結構，其中該第一導電結構是設置在該第一凹陷區及該第二凹陷區之間，且該第一導電結構是連續地圍繞該第一凹陷區；以及一第二導電結構，其中該第二導電結構是連續地圍繞該第二凹陷區；其中一第一凹陷部配置在該第一凹陷區中，且一第二凹陷部配置在該第二凹陷區中。
  2. 如請求項1所述之半導體元件，其中該第一導電結構包括複數個隔離層以及複數個導電層，其中該等隔離層疊置在該晶圓上，該等導電層配置在一些該等隔離層之間。
  3. 如請求項1所述之半導體元件，其中該第二導電結構包括複數個隔離 層以及複數個導電層，其中該等隔離層疊置在該晶圓上，該等導電層配置在一些該等隔離層之間。
  4. 如請求項1所述之半導體元件，其中該第一導電結構包括複數個隔離層、複數個導電層以及複數個通孔，其中該等隔離層疊置在該晶圓上，該等導電層配置在一些該等隔離層之間，而該等通孔穿經其他該等隔離層以電性連接該等導電層。
  5. 如請求項1所述之半導體元件，其中該第二導電結構包括複數個隔離層、複數個導電層以及複數個通孔，其中該等隔離層疊置在該晶圓上，該等導電層配置在一些該等隔離層之間，而該等通孔穿經其他該等隔離層以電性連接該等導電層。
  6. 如請求項1所述之半導體元件，其中該第一導電結構為電性接地。
  7. 如請求項1所述之半導體元件，其中該第二導電結構為電性接地。
  8. 一種半導體元件，包括：至少一晶粒，包括：一積體電路區；一緩衝區，圍繞該積體電路區設置，其中該積體電路區及該緩衝區係整合結構且其間並無凹陷部；一第一凹陷區，圍繞該積體電路區設置，其中該緩衝區係插置 在該第一凹陷區及該積體電路區之間；一第二凹陷區，圍繞該第一凹陷區設置；一第一導電結構，其中該第一導電結構是設置在該第一凹陷區及該第二凹陷區之間，且該第一導電結構是連續地圍繞該第一凹陷區；以及一第二導電結構，其中該第二導電結構是連續地圍繞該第二凹陷區；其中一第一柱狀阻擋結構配置在該第一凹陷區中，且一第二柱狀阻擋結構配置在該第二凹陷區中。
  9. 如請求項8所述之半導體元件，其中該第一導電結構包括複數個隔離層以及複數個導電層，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間。
  10. 如請求項8所述之半導體元件，其中該第二導電結構包括複數個隔離層以及複數個導電層，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間。
  11. 如請求項8所述之半導體元件，其中該第一導電結構包括複數個隔離層、複數個導電層以及複數個通孔，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間，而該等通孔穿經其他該等隔離層以電性連接該等導電層。
  12. 如請求項8所述之半導體元件，其中該第二導電結構包括複數個隔離層、複數個導電層以及複數個通孔，其中該等隔離層疊置在該晶粒的一基底上，該等導電層配置在一些該等隔離層之間，而該等通孔穿經其他該等隔離層以電性連接該等導電層。
  13. 如請求項8所述之半導體元件，其中該第一導電結構為電性接地。
  14. 一種半導體元件的製備方法，包括：提供一基底，該基底上形成有多個功能電路；形成複數個隔離層，其中該等隔離層疊置在該基底上；形成複數個導電層以及複數個通孔，其中該等導電層配置在一些該等隔離層之間，該等通孔穿經其他的該等隔離層以電性連接該等導電層；形成一第一凹陷部以及一第二凹陷部，其中該第一凹陷部延伸穿經該等隔離層並圍繞該等功能電路設置，且該第二凹陷部延伸穿經該等隔離層並圍繞該第一凹陷部設置；設置一緩衝區，其中該緩衝區圍繞該等功能電路設置，其中該等功能電路及該緩衝區係整合結構且其間並無凹陷部，以及，其中該緩衝區係插置在該第一凹陷及該等功能電路之間；形成一第一導電結構，其中該第一導電結構是設置在該第一凹陷區及該第二凹陷區之間，且該第一導電結構是連續地圍繞該第一凹陷區；以及形成一第二導電結構，其中該第二導電結構是連續地圍繞該第二 凹陷區。
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