JP5834934B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体素子や多層配線構造が形成された基板（ウエハ）は、スクライビングされて製品領域（チップ）ごとに分割される。製品領域の周囲に、スクライビングするためのスクライブ領域が確保されている。製品領域の外周線よりもやや内側に、外部から製品領域内への水分の侵入を防止するために耐湿リングが形成されている。
半導体ウエハをスクライブ領域で切断すると、切断箇所から製品領域に向かってクラックが発生する場合がある。クラックが製品領域まで到達すると、製品の信頼性が低下してしまう。
以下に説明する実施例においては、クラックが製品領域まで到達することを抑制することが課題となる。
本発明の一観点によると、
製品領域、及び前記製品領域を取り囲むスクライブ領域が画定された基板と、
前記基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の、前記スクライブ領域内に配置され、前記製品領域を取り囲む第１の金属膜と、
前記第１の絶縁膜及び前記第１の金属膜の上に形成された第２の絶縁膜と、
前記第１の金属膜よりも内側に配置され、前記製品領域を取り囲み、前記第２の絶縁膜の上面から、前記第１の金属膜の上面よりも深い位置まで到達する第１の溝と、
前記第１の金属膜よりも外側に配置され、前記第１の金属膜を取り囲み、前記第２の絶縁膜の上面から、前記第１の金属膜の上面よりも深い位置まで到達する第２の溝と、
前記第２の溝よりも外側に配置され、前記第２の溝を取り囲み、前記第１の絶縁膜の前記スクライブ領域内に形成された第３の金属膜と、
前記第３の金属膜よりも外側に配置され、前記第３の金属膜を取り囲み、前記第２の絶縁膜の上面から、前記第３の金属膜の上面よりも深い位置まで到達する第３の溝と、
を有する半導体装置が提供される。
製品領域、及び前記製品領域を取り囲むスクライブ領域が画定された基板と、
前記基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の、前記スクライブ領域内に配置され、前記製品領域を取り囲む第１の金属膜と、
前記第１の絶縁膜及び前記第１の金属膜の上に形成された第２の絶縁膜と、
前記第１の金属膜よりも内側に配置され、前記製品領域を取り囲み、前記第２の絶縁膜の上面から、前記第１の金属膜の上面よりも深い位置まで到達する第１の溝と、
前記第１の金属膜よりも外側に配置され、前記第１の金属膜を取り囲み、前記第２の絶縁膜の上面から、前記第１の金属膜の上面よりも深い位置まで到達する第２の溝と、
前記第２の溝よりも外側に配置され、前記第２の溝を取り囲み、前記第１の絶縁膜の前記スクライブ領域内に形成された第３の金属膜と、
前記第３の金属膜よりも外側に配置され、前記第３の金属膜を取り囲み、前記第２の絶縁膜の上面から、前記第３の金属膜の上面よりも深い位置まで到達する第３の溝と、
を有する半導体装置が提供される。
第１の金属膜及び第１の溝により、スクライブ時に発生したクラックが製品領域まで到達することを抑制する。
［実施例１］
図１Ａに、実施例１による半導体装置に用いられる半導体ウエハ３０の平面図を示す。半導体ウエハ３０には、たとえばシリコンウエハが用いられる。半導体ウエハ３０の表面に、行列状に配置された複数の製品領域（チップ領域）３１が画定されている。製品領域３１の間には、スクライブ領域３２が確保されている。スクライブ領域３２の平面形状は正方格子である。
図１Ａに、実施例１による半導体装置に用いられる半導体ウエハ３０の平面図を示す。半導体ウエハ３０には、たとえばシリコンウエハが用いられる。半導体ウエハ３０の表面に、行列状に配置された複数の製品領域（チップ領域）３１が画定されている。製品領域３１の間には、スクライブ領域３２が確保されている。スクライブ領域３２の平面形状は正方格子である。
図１Ｂに、一部の製品領域３１とスクライブ領域３２の一部分の平面図を示す。製品領域３１内に耐湿リング３７が形成され、スクライブ領域３２内に、クラック防御リング３４が形成されている。クラック防御リング３４は、製品領域３１ごとに配置され、対応する製品領域３１を取り囲む。製品領域３１の平面形状は長方形または正方形であり、クラック防御リング３４は、製品領域３１の各辺と平行に延在する直線状の部分を含む。耐湿リング３７は、製品領域３１の外周線よりもやや内側に配置される。ウエハプロセス終了後、半導体ウエハ３０（図１Ａ）が、スクライブ領域３２の幅方向に関する中心に位置するスクライブ中心線３３に沿ってスクライブされる。
図２〜図１４を参照して、実施例１による半導体装置の製造方法について説明する。図２〜図１４は、図１Ｂの一点鎖線２−２の位置における断面図に相当する。
図２の中央部にスクライブ領域３２が配置され、その両側に製品領域３１が配置されている。半導体ウエハ３０の製品領域３１及びスクライブ領域３２の表層部に素子分離絶縁膜４０が形成されている。素子分離絶縁膜４０は、シャロートレンチアイソレーション（ＳＴＩ）またはシリコン局所酸化（ＬＯＣＯＳ）法により形成される。
スクライブ領域３２内の素子分離絶縁膜４０は、製品領域３１を取り囲む平面形状を有し、その幅は、例えば１μｍ〜２μｍである。製品領域３１及びスクライブ領域３２内の素子分離絶縁膜４０の深さは、例えば３２０ｎｍである。製品領域３１内の素子分離絶縁膜４０で囲まれた活性領域内にＭＯＳトランジスタ４１が形成されている。
半導体ウエハ３０の上に、ＭＯＳトランジスタ４１を覆うように、１層目のビア層の絶縁膜４２が形成されている。以下、絶縁膜４２の成膜方法の一例について説明する。まず、プラズマ励起型化学気相成長（ＰＥ−ＣＶＤ）により、厚さ約２０ｎｍの酸化シリコン膜を形成し、その上に、厚さ８０ｎｍの窒化シリコン膜を形成する。さらに、窒化シリコン膜の上に、厚さ約１３００ｎｍのボロフォスフォシリケートガラス（ＢＰＳＧ）膜を形成し、６５０℃で１２０秒間のアニールを行う。ＢＰＳＧ膜に代えて、テトラエトキシシラン（ＴＥＯＳ）とＯ２またはＯ３とを用いたＣＶＤにより、厚さ約１０００ｎｍの酸化シリコン膜を形成してもよい。本明細書において、ＴＥＯＳとＯ２またはＯ３とを用いたＣＶＤにより形成される酸化シリコン膜をＴＥＯＳ膜という。
ＢＰＳＧ膜を形成した後、化学機械研磨（ＣＭＰ）により表面を平坦化する。平坦化された表面の上に、ＰＥ−ＣＶＤにより厚さ約１００ｎｍの酸化シリコン膜を形成する。絶縁膜４２は、酸化シリコン膜、窒化シリコン膜、ＢＰＳＧ膜、及び酸化シリコン膜がこの順番で積層された積層構造を有する。絶縁膜４２の厚さは、例えば４５０ｎｍである。
絶縁膜４２に、コンタクトホール４２Ａ、及び溝４２Ｂ、４２Ｃを形成する。コンタクトホール４２Ａは、ＭＯＳトランジスタ４１のソースまたはドレインの一部を露出させる。溝４２Ｂは、製品領域３１内に形成され、図１Ｂに示した耐湿リング３７に対応する平面形状を有する。溝４２Ｃは、スクライブ領域３２内の素子分離絶縁膜４０と部分的に重なり、図１Ｂに示したクラック防御リング３４に対応する平面形状を有する。溝４２Ｃの内周側の縁は、素子分離絶縁膜４０の内周側の縁よりも製品領域３１側に位置する。クラック防御リング３４の位置に配置される溝４２Ｃの幅、及び耐湿リング３７の位置に配置される溝４２Ｂの幅は、例えば０．１μｍである。
絶縁膜４２に形成されたコンタクトホール４２Ａ内にコンタクトプラグ４３Ａを充填するとともに、溝４２Ｂ、４２Ｃ内に、金属膜４３Ｂ、４３Ｃを充填する。コンタクトプラグ４３Ａ及び金属膜４３Ｂ、４３Ｃは、バリアメタル膜とタングステン部材とを含む。バリアメタル膜には、例えば厚さ１０ｎｍのＴｉ膜と厚さ１０ｎｍのＴｉＮ膜との２層構造が用いられる。
絶縁膜４２の上に１層目の配線層の絶縁膜４４を形成する。絶縁膜４４は、例えば厚さ３０ｎｍの炭化シリコン（ＳｉＣ）膜、厚さ１３０ｎｍの酸化炭化シリコン（ＳｉＯＣ）膜、及び厚さ１００ｎｍのＴＥＯＳ膜の３層構造を有する。絶縁膜４４内に、銅からなる配線４５を形成する。配線４５の形成には、シングルダマシン法が適用される。耐湿リング３７及びクラック防御リング３４の位置に、それぞれ金属膜４５Ｂ、４５Ｃが形成される。金属膜４５Ｂ、４５Ｃの幅は約４μｍである。
絶縁膜４４及び配線４５の上に、２層目から７層目までの配線層４６を形成する。これらの配線層４６の形成には、デュアルダマシン法が適用される。
２層目から５層目までの配線層４６の絶縁膜は、例えば厚さ６０ｎｍのＳｉＣ膜、厚さ４５０ｎｍのＳｉＯＣ膜、及び厚さ１００ｎｍのＴＥＯＳ膜からなる３層構造を有する。６層目及び７層目の配線層４６の絶縁膜は、例えば厚さ７０ｎｍのＳｉＣ膜、厚さ９２０ｎｍのＳｉＯＣ膜、及び厚さ３０ｎｍのＴＥＯＳ膜からなる３層構造を有する。
各配線層４６の絶縁膜内に、銅または銅合金からなる配線及びコンタクトプラグが配置されている。２層目から５層目までの配線層においては、各絶縁膜の上面から配線の底面までの深さは、約２７５ｎｍである。６層目及び７層目の配線層においては、各絶縁膜の上面から配線の底面までの深さは、約５００ｎｍである。
２層目から７層目までの配線層４６の、耐湿リング３７及びクラック防御リング３４に対応する領域に、それぞれ金属膜４７、４８が配置されている。金属膜４７、４８は、銅または銅合金で形成されており、対応する配線層４６内の配線及びコンタクトプラグと同時に形成される。各金属膜４７、４８は、それぞれ図１Ｂに示した耐湿リング３７及びクラック防御リング３４に対応する平面形状を有する。
２層目から５層目までの配線層４６においては、コンタクトプラグと同じ深さに位置する金属膜４７、４８の幅が約０．０９μｍである。６層目及び７層目の配線層４６においては、コンタクトプラグと同じ深さに位置する金属膜４７、４８の幅が約０．２８μｍである。２層目から７層目までの配線層４６の、配線と同じ深さに位置する金属膜４７、４８の幅は、約４μｍである。
金属膜４７は、その下の配線層４６の金属膜４７及びその上の配線層４６の金属膜４７に接触している。金属膜４８も、その下の配線層４６の金属膜４８及びその上の配線層４６の金属膜４８に接触している。２層目の配線層４６の金属膜４７、４８は、それぞれ１層目の配線層４４内の金属膜４５Ｂ、４５Ｃに接触している。
７層目の配線層４６の上に、８層目の配線層５１及び９層目の配線層５２を形成する。８層目及び９層目の配線層５１、５２の形成にも、デュアルダマシン法が適用される。８層目及び９層目の配線層５１、５２の絶縁膜の各々は、例えば厚さ７０ｎｍのＳｉＣ膜、厚さ１５００ｎｍのＳｉＯ２膜からなる２層構造を有する。８層目及び９層目の配線層５１、５２においては、各絶縁膜の上面から配線の底面までの深さは、約８００ｎｍである。
８層目の配線層５１の絶縁膜の、耐湿リング３７及びクラック防御リング３４に対応する領域に、それぞれ金属膜５３、５４が配置されている。９層目の配線層５２の絶縁膜の、耐湿リング３７及びクラック防御リング３４に対応する領域に、それぞれ金属膜５５、５６が配置されている。金属膜５３〜５６のうち、コンタクトプラグと同じ深さに位置する部分の幅は約０．４２μｍであり、配線と同じ深さに位置する部分の幅は、約４μｍである。
８層目の配線層５１内の金属膜５３、５４は、それぞれ７層目の配線層４６内の金属膜４７、４８に接触している。９層目の配線層５２内の金属膜５５、５６は、それぞれ８層目の配線層５１内の金属膜５３、５４に接触している。
図３〜図１４においては、７層目の配線層４６及びそれより下の構造を省略して示す。図３に示すように、９層目の配線層５２の上に、絶縁膜６０を形成する。絶縁膜６０は、例えば厚さ７０ｎｍのＳｉＣ膜６０Ａと厚さ１２００ｎｍのＳｉＯ２膜６０Ｂとの２層で構成される。ＳｉＯ２膜６０Ｂを堆積した後、ＣＭＰによりその表層部を３００〜４００ｎｍ程度研磨する。平坦化後の絶縁膜６０の厚さは約１μｍになる。
絶縁膜６０に、ビアホール６１及び溝６２を形成する。ビアホール６１は、下層の配線の表面を露出させる。溝６２は、耐湿リング３７の一部を構成する下層の金属膜５５の表面を露出させる。溝６２の幅は、例えば０．４μｍである。ビアホール６１内にコンタクトプラグ６３を充填するとともに、溝６２内に、金属膜６４を充填する。コンタクトプラグ６３及び金属膜６４は、バリアメタル膜とタングステン膜とを含む。
絶縁膜６０の上に、電極パッド６５、及び金属膜６６、６７を、例えばアルミニウム（Ａｌ）で形成する。なお、Ａｌに代えて、９層目の配線層５２内の金属膜５５、５６とエッチング特性の異なる金属膜を用いてもよい。電極パッド６５、金属膜６６、６７の厚さは、例えば１１００ｎｍである。電極パッド６５は、下層のコンタクトプラグ６３に接続される。金属膜６６は、耐湿リング３７の一部を構成する。金属膜６７は、クラック防御リング３４を構成する金属膜５６の上方に配置され、製品領域３１を取り囲む平面形状を有する。
絶縁膜６０、電極パッド６５、及び金属膜６６、６７の上に、保護膜７０を形成する。保護膜７０は、例えば厚さ１４００ｎｍのＳｉＯ２膜７０Ａと、厚さ５００ｎｍのＳｉＮ膜７０Ｂとの２層で構成される。
図４に示すように、保護膜７０の上にマスクパターン７３を形成する。マスクパターン７３は、例えばフォトレジストで形成される。マスクパターン７３に、開口７３Ａ及び７３Ｂが形成されている。開口７３Ａは、電極パッド６５の上方に配置され、平面視において電極パッド６５に内包される。開口７３Ｂは、クラック防御リング３４の上方に配置され、平面視において金属膜６７を内包する。
開口７３Ｂの内周側の縁は、金属膜６７の内周側の縁よりも製品領域３１側に位置し、開口７３Ｂの外周側の縁は、金属膜６７の外周側の縁よりも外側に位置する。
図５に示すように、マスクパターン７３をエッチングマスクとして、保護膜７０をエッチングする。このエッチングにより、開口７３Ａの位置にパッド開口部７５が形成される。パッド開口部７５の底面に、電極パッド６５が露出する。開口７３Ｂが形成されている領域では、金属膜６７が露出する。電極パッド６５及び金属膜６７が露出した後も、エッチングを続ける。
金属膜６７がエッチングマスクとして作用し、金属膜６７の内周側に溝７７が形成され、外周側に溝７８が形成される。溝７７、７８の深さが絶縁膜５２内に配置された金属膜５６の上面よりも深くなるまでエッチングを行う。図５では、溝７７、７８が絶縁膜５２の底面と同じ深さ、すなわち金属膜５６の底面と同じ深さまで達している例を示している。溝７７、７８を形成した後、マスクパターン７３を除去する。金属膜６７がエッチングマスクとして作用するため、溝７７、７８を形成した後も、金属膜６７の下のＣｕからなる金属膜５６が露出しない。これにより、当該工程とそれ以降の工程（再配線工程も含む）で使用される製造装置がＣｕで汚染されることを防止することができる。ここまでの工程で、ウエハプロセスが終了する。次に、ウエハレベルチップサイズパッケージ（ＷＬＣＳＰ）の再配線工程を実行する。
図６に示すように、保護膜７０の上に、下層樹脂膜８０を形成する。下層樹脂膜８０には、例えばポリイミドが用いられる。下層樹脂膜８０に、平面視においてパッド開口部７５を内包する開口８０Ａが形成されている。スクライブ領域３２には下層樹脂膜８０は形成されない。
図７に示すように、露出している表面全域に、シード膜８１を形成する。シード膜８１は、例えばＴｉ膜とＣｕ膜との２層で構成される。シード膜８１の成膜には、例えばスパッタリングが適用される。溝７７、７８の底面及び側面も、シード膜８１で覆われる。
図８に示すように、シード膜８１の上にレジスト膜８２を形成する。レジスト膜８２に、形成すべき配線パターンに対応する開口８２Ａを形成する。スクライブ領域３２はレジスト膜８２で覆われる。シード膜８１を電極として、開口８２Ａの底面のシード膜８１の上に銅めっきを施す。これにより、銅からなる配線８５が形成される。配線８５を形成した後、レジスト膜８２を除去する。レジスト膜８２で覆われていたシード膜８１が露出する。
図９に示すように、露出しているシード膜８１（図８参照）をドライエッチングにより除去する。その後アルカリ薬液処理による表面処理を実施する。これにより、複数の配線８５の間の絶縁が確保される。同時にこの液薬表面処理により、スクライブ領域３２に配置されていた金属膜６７も除去される。配線８５の下には、シード膜８１が残る。
図１０に示すように、下層樹脂膜８０及び配線８５の上に上層樹脂膜９０を形成する。上層樹脂膜９０には、例えばポリイミドが用いられる。上層樹脂膜９０に、開口９０Ａを形成する。開口９０Ａは、平面視において配線８５の内側に配置され、配線８５の表面の一部を露出させる。開口９０Ａを形成するときに、スクライブ領域３２の上層樹脂膜９０も除去される。
露出している表面の全域にシード膜９１を形成する。シード膜９１は、例えばＴｉ膜とＣｕ膜との２層で構成される。Ｔｉ膜及びＣｕ膜の成膜には、例えばスパッタリングが適用される。
図１１に示すように、シード膜９１の上にレジスト膜９４を形成する。レジスト膜９４に、開口９４Ａを形成する。開口９４Ａは、上層樹脂膜９０に形成されている開口９０Ａとほぼ重なる平面形状を有する。
図１２に示すように、シード膜９１を電極として、開口９４Ａ内のシード膜９１の上に、ニッケル（Ｎｉ）めっきを施す。さらに、Ｎｉめっき層の上に、ＳｎＡｇめっきを施す。これにより、Ｎｉからなるバンプ下地膜９５とＳｎＡｇからなるバンプ９６が形成される。バンプ９６を形成した後、レジスト膜９４を除去する。
図１３に示すように、バンプ９６のリフロー処理を行う。その後、露出していたシード膜９１をエッチングして除去する。シード膜９１のエッチング後、アルカリ薬液による表面処理を行う。これにより、複数のバンプ９６の間の絶縁が確保される。
図１４に示すように、スクライブ領域３２の中心において半導体ウエハ３０をスクライブすることにより、製品領域３１毎に分割する。スクライブ時にクラック１００が発生すると、クラック１００は、クラック防御リング３４まで達する。その後、クラック防御リング３４と絶縁膜５１、５２等との界面に沿ってクラック１００が伝搬する。最終的に、クラック１００は、クラック防御リング３４よりも内周側に形成された溝７７まで到達し、溝７７で終端される。このため、クラック１００が製品領域３１まで伝搬することを防止できる。
図１５〜図１９を参照して、比較例による半導体装置の製造方法について説明する。図１５〜図１９においては、各構成要素に、実施例１による方法で製造される半導体装置の対応する構成要素と同一の参照符号を付している。
図１５に示した構造は、実施例１による方法の図５に示した構造に対応する。実施例１では、レジスト膜７３に形成された開口７３Ｂの外周側の縁が、金属膜６７よりも外側に配置されていた。図１５に示した比較例においては、開口７３Ｂの外周側の縁が、平面視において金属膜６７と重なっている。このため、金属膜６７の内周側にのみ溝７７が形成され、外周側には溝が形成されない。
図１６に示した構造は、実施例１による方法の図８に示した構造対応する。比較例においては、金属膜６７の外周側に溝が形成されていない。その他の構成は、実施例１による方法の図８の構成と同一である。
図１７に示した構造は、実施例１による方法の図９に示した構造に対応する。金属膜６７が除去されることにより、保護膜７０のうち金属膜６７の上に配置されていた部分７０Ｃが庇状に残る。庇状の部分７０Ｃの直下に、空洞が形成される。
図１８に示した構造は、実施例１による方法の図１０に示した構造に対応する。実施例１においては、シード膜９１が表面の全域を連続的に覆っていたが、比較例においては、庇状に残った部分７０Ｃの先端部分でシード膜９１の連続性が途切れる。
図１９に示した構造は、実施例１による方法の図１１に示した構造に対応する。シード膜９１が連続していないため、シード膜９１を電解めっき用の電極として利用することができない。このため、開口９４Ａ内のシード膜９１の上に、バンプ下地膜９５及びバンプ９６を電解めっきにより形成することができない。
これに対し、実施例１においては、図９に示したように、金属膜６７が除去されても庇状の部分が残らない。このため、シード膜９１を、基板表面に連続的に成膜することが可能である。これにより、バンプ下地膜９５及びバンプ９６の形成に電解めっきを適用することができる。
次に、図５を参照して、金属膜５６、金属膜５４、金属膜６７、及び開口７３Ｂの相対的な位置関係について説明する。金属膜５６は、クラック防御リング３４を構成する複数の金属膜のうち最上層に配置されており、金属膜５４は、上から２層目に配置されている。
金属膜６７の幅をＷａ、金属膜５６及び金属膜５４の幅をＷｃと表記する。金属膜５６の内周側の縁と、金属膜６７の内周側の縁との間隔をＷｉと表記する。金属膜５６及び金属膜５４の設計上の位置からのずれの最大値をＤｍと表記する。
このとき、間隔Ｗｉの設計値は、以下の不等式を満足する大きさとすることが好ましい。
Ｗｉ≧（（０．２５×Ｗｃ）２＋Ｄｍ２）１／２
上述の不等式を満足するように間隔Ｗｉを設計すると、溝７７を形成する際にＣｕからなる金属膜５６、５４が露出することを防止できる。例えば、幅Ｗａを３．２μｍ、幅Ｗｃを２μｍとした場合、間隔Ｗｉは０．６μｍ以上とすることが好ましい。間隔Ｗｉを広くすると、スクライブ領域３２が広くなってしまうため、間隔Ｗｉを必要以上に広くすることは好ましくない。間隔Ｗｉは、上式の右辺の１．１倍以下とすることが好ましい。
上述の不等式を満足するように間隔Ｗｉを設計すると、溝７７を形成する際にＣｕからなる金属膜５６、５４が露出することを防止できる。例えば、幅Ｗａを３．２μｍ、幅Ｗｃを２μｍとした場合、間隔Ｗｉは０．６μｍ以上とすることが好ましい。間隔Ｗｉを広くすると、スクライブ領域３２が広くなってしまうため、間隔Ｗｉを必要以上に広くすることは好ましくない。間隔Ｗｉは、上式の右辺の１．１倍以下とすることが好ましい。
金属膜５６の外周側の縁と、金属膜６７の外周側の縁との間隔をＷｏと表記する。間隔Ｗｏの設計値は、間隔Ｗｉと同様に、以下の不等式を満足する大きさとすることが好ましい。
Ｗｏ≧（（０．２５×Ｗｃ）２＋Ｄｍ２）１／２
溝７７及び溝７８の幅は、金属膜６７と開口７３Ｂとの相対的な位置精度に依存する。位置ずれが生じて、開口７３Ｂの内周側の縁が金属膜６７と重なってしまうと、溝７７が形成されなくなってしまう。金属膜６７と開口７３Ｂとの相対的な位置精度を考慮し、溝７７、７８の幅は、１μｍ以上とすることが好ましい。溝７７、７８の幅を太くすると、スクライブ領域３２の幅が広くなってしまう。スクライブ領域３２の幅の過度な増大を抑制するために、溝７７、７８の幅は、３μｍ以下とすることが好ましい。
溝７７及び溝７８の幅は、金属膜６７と開口７３Ｂとの相対的な位置精度に依存する。位置ずれが生じて、開口７３Ｂの内周側の縁が金属膜６７と重なってしまうと、溝７７が形成されなくなってしまう。金属膜６７と開口７３Ｂとの相対的な位置精度を考慮し、溝７７、７８の幅は、１μｍ以上とすることが好ましい。溝７７、７８の幅を太くすると、スクライブ領域３２の幅が広くなってしまう。スクライブ領域３２の幅の過度な増大を抑制するために、溝７７、７８の幅は、３μｍ以下とすることが好ましい。
［実施例２］
図２０に、実施例２による半導体装置の製造途中段階における断面図を示す。図２０に示した構造は、実施例１の図５に示した段階の構造に対応する。実施例１では、１本のクラック防御リング３４が形成されていた。実施例２では、クラック防御リング３４の外側に、平面視においてクラック防御リング３４を取り囲むように、２本目のクラック防御リング１１０が形成されている。クラック防御リング１１０の積層構造は、内周側のクラック防御リング３４の積層構造と同一である。すなわち、クラック防御リング１１０は、配線層５２内に、金属膜１１４を含む。金属膜１１４の上方に、エッチングマスクとして作用する金属膜１１３が配置されている。
図２０に、実施例２による半導体装置の製造途中段階における断面図を示す。図２０に示した構造は、実施例１の図５に示した段階の構造に対応する。実施例１では、１本のクラック防御リング３４が形成されていた。実施例２では、クラック防御リング３４の外側に、平面視においてクラック防御リング３４を取り囲むように、２本目のクラック防御リング１１０が形成されている。クラック防御リング１１０の積層構造は、内周側のクラック防御リング３４の積層構造と同一である。すなわち、クラック防御リング１１０は、配線層５２内に、金属膜１１４を含む。金属膜１１４の上方に、エッチングマスクとして作用する金属膜１１３が配置されている。
クラック防御リング１１０の内周側及び外周側に、それぞれ溝１１１、１１２が形成されている。溝１１１、１１２は、内周側のクラック防御リング３４の両側に配置された溝７７、７８と同一の工程で形成される。
クラック防御リング３４の外側に、さらにクラック防御リング１１０を形成したことにより、クラックの伝搬を防御する性能を高めることができる。
図２１に、実施例２の変形例１による半導体装置の製造途中段階における断面図を示す。変形例１では、図２０に示した溝７８と溝１１１とが一体になり、１本の溝１１５が形成されている。溝７８と溝１１１とを接触させて１本の溝１１５にすることにより、スクライブ領域３２の幅を狭くすることができる。
図２２に、実施例２の変形例２による半導体装置の製造途中段階における断面図を示す。変形例２では、図２１に示した最も外側の溝１１２が形成されていない。変形例１では、溝７７、１１２、１１５を形成するときに、外側のクラック防御リング１１０が配置される領域が金属膜１１３で保護されていた。変形例２では、金属膜１１３が配置されず、外側のクラック防御リング１１０が配置される領域は、レジスト膜７３で保護されている。溝１１２を形成するための位置合わせマージンを確保する必要がないため、スクライブ領域３２をより狭くすることができる。
図２３に、実施例２による方法で製造したスクライブ後の半導体装置の平面図を示す。製品領域３１の外側に、内周側のクラック防御リング３４が配置されており、その外側に外周側のクラック防御リング１１０が配置されている。製品領域３１ごとに分割された半導体装置１０５の縁から内側に向かってクラック１００が伸びている。
一部のクラック１００は、外周側のクラック防御リング１１０を横断し、内周側のクラック防御リング３４まで達している。内周側のクラック防御リング３４によって、製品領域３１へのクラック１００の到達が防止されている。この場合、外周側のクラック防御リング１１０は、クラック１００によって周方向に分断される。
このように、スクライビング後においては、クラック防御リング３４、１１０は、必ずしも製品領域３１の周囲を連続的に取り囲んでいるとは限らない。クラック防御リング３４、１１０がクラック１００によって分断されている場合であっても、製品領域３１へのクラック１００の進入を防止することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
３０ 半導体ウエハ（基板）
３１ 製品領域（チップ領域）
３２ スクライブ領域
３３ スクライブ中心線
３４ クラック防御リング
３７ 耐湿リング
４０ 素子分離絶縁膜
４１ ＭＯＳトランジスタ
４２ 絶縁膜
４２Ａ コンタクトホール
４２Ｂ、４２Ｃ 溝
４３Ａ コンタクトプラグ
４３Ｂ、４３Ｃ 金属膜
４４ 絶縁膜
４５ 配線
４５Ｂ、４５Ｃ 金属膜
４６ 配線層
４７ 耐湿リングの金属膜
４８ クラック防御リングの金属膜
５１ 配線層
５２ 配線層
５３、５４、５５、５６ 金属膜
６０ 絶縁膜（第２の絶縁膜）
６０Ａ ＳｉＣ膜
６０Ｂ ＳｉＯ２膜
６１ ビアホール
６２ 溝
６５ 電極パッド
６６、６７ 金属膜
７０ 保護膜
７０Ａ ＳｉＯ２膜
７０Ｂ ＳｉＮ膜
７３ マスクパターン
７３Ａ、７３Ｂ 開口
７５ パッド開口部
８０ 下層樹脂膜
８１ シード膜
８２ レジスト膜
８５ 配線
９０ 上層樹脂膜
９１ シード膜
９４ レジスト膜
９５ バンプ下地膜
９６ バンプ
１００ クラック
１０５ 半導体装置
１１０ クラック防御リング
１１１、１１２ 溝
１１３、１１４ 金属膜
１１５ 溝
３１ 製品領域（チップ領域）
３２ スクライブ領域
３３ スクライブ中心線
３４ クラック防御リング
３７ 耐湿リング
４０ 素子分離絶縁膜
４１ ＭＯＳトランジスタ
４２ 絶縁膜
４２Ａ コンタクトホール
４２Ｂ、４２Ｃ 溝
４３Ａ コンタクトプラグ
４３Ｂ、４３Ｃ 金属膜
４４ 絶縁膜
４５ 配線
４５Ｂ、４５Ｃ 金属膜
４６ 配線層
４７ 耐湿リングの金属膜
４８ クラック防御リングの金属膜
５１ 配線層
５２ 配線層
５３、５４、５５、５６ 金属膜
６０ 絶縁膜（第２の絶縁膜）
６０Ａ ＳｉＣ膜
６０Ｂ ＳｉＯ２膜
６１ ビアホール
６２ 溝
６５ 電極パッド
６６、６７ 金属膜
７０ 保護膜
７０Ａ ＳｉＯ２膜
７０Ｂ ＳｉＮ膜
７３ マスクパターン
７３Ａ、７３Ｂ 開口
７５ パッド開口部
８０ 下層樹脂膜
８１ シード膜
８２ レジスト膜
８５ 配線
９０ 上層樹脂膜
９１ シード膜
９４ レジスト膜
９５ バンプ下地膜
９６ バンプ
１００ クラック
１０５ 半導体装置
１１０ クラック防御リング
１１１、１１２ 溝
１１３、１１４ 金属膜
１１５ 溝
Claims (6)
- 製品領域、及び前記製品領域を取り囲むスクライブ領域が画定された基板と、
前記基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の、前記スクライブ領域内に配置され、前記製品領域を取り囲む第１の金属膜と、
前記第１の絶縁膜及び前記第１の金属膜の上に形成された第２の絶縁膜と、
前記第１の金属膜よりも内側に配置され、前記製品領域を取り囲み、前記第２の絶縁膜の上面から、前記第１の金属膜の上面よりも深い位置まで到達する第１の溝と、
前記第１の金属膜よりも外側に配置され、前記第１の金属膜を取り囲み、前記第２の絶縁膜の上面から、前記第１の金属膜の上面よりも深い位置まで到達する第２の溝と、
前記第２の溝よりも外側に配置され、前記第２の溝を取り囲み、前記第１の絶縁膜の前記スクライブ領域内に形成された第３の金属膜と、
前記第３の金属膜よりも外側に配置され、前記第３の金属膜を取り囲み、前記第２の絶縁膜の上面から、前記第３の金属膜の上面よりも深い位置まで到達する第３の溝と、
を有する半導体装置。 - さらに、
前記基板と前記第１の絶縁膜との間に配置された多層配線層と、
前記多層配線層内に配置され、前記製品領域を取り囲み、厚さ方向に関して前記基板の表面から前記第１の金属膜まで達する導電部材と
を有する請求項１に記載の半導体装置。 - 前記第２の溝と前記第３の金属膜との間に配置され、前記第２の溝を取り囲み、前記第２の絶縁膜の上面から、前記第３の金属膜の上面よりも深い位置まで到達する第４の溝を、さらに有する請求項１または２に記載の半導体装置。
- 製品領域、及び前記製品領域を取り囲むスクライブ領域が画定された基板の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の、前記スクライブ領域内に、前記製品領域を取り囲む第１の金属膜、該第１の金属膜より外側に第３の金属膜、を形成する工程と、
前記第１、第３の金属膜及び前記第１の絶縁膜の上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に第２、第４の金属膜を形成する工程であって、該第２の金属膜は、前記スクライブ領域内に配置され、前記製品領域を取り囲み、前記第２の金属膜の内周側の縁が前記第１の金属膜よりも内側に位置し、外周側の縁が前記第１の金属膜よりも外側に位置し、該第４の金属膜は、前記スクライブ領域内に配置され、前記製品領域を取り囲み、前記第４の金属膜の内周側の縁が前記第３の金属膜よりも内側に位置し、外周側の縁が前記第３の金属膜より外側に位置する、前記第２、第４の金属膜を形成する工程と、
前記第２、第４の金属膜及び前記第１の絶縁膜の上に、絶縁性の保護膜を形成する工程と、
前記保護膜の上に、第１、第２の開口部を有するマスクパターンを形成する工程であって、該第１の開口部は、前記スクライブ領域内に配置され、前記製品領域を取り囲み、前記第１の開口部の内周側の縁が前記第２の金属膜よりも内側に位置し、外周側の縁が前記第２の金属膜より外側に位置し、前記第２の開口部は、前記スクライブ領域内に配置され、前記製品領域を取り囲み、前記第２の開口部の内周側の縁が前記第４の金属膜よりも内側に位置し、外周側の縁が前記第４の金属膜よりも外側に位置する前記マスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記保護膜をエッチングし、前記第２、第４の金属膜が露出した後は、前記第２、第４の金属膜をエッチングマスクとして、前記第２の絶縁膜及び前記第１の絶縁膜を、前記第１、第３の金属膜の上面より深い位置までエッチングすることにより、前記第２の金属膜の両側、および前記第４の金属膜の外側に溝を形成する工程と、
を有する半導体装置の製造方法。 - 前記第２、第４の金属膜を形成する工程において、前記製品領域内に、前記第２、第４の金属膜と同時にパッドを形成し、
前記溝を形成する工程において、前記保護膜に前記パッドを露出させるパッド開口部を形成し、
前記溝を形成した後、さらに、
前記マスクパターンを除去する工程と、
前記マスクパターンを除去した後、露出している表面に第１のシード膜を形成する工程と、
前記第１のシード膜の上に、前記パッド開口部と重なるようにめっき開口部が形成された第１のレジスト膜を形成する工程と、
前記めっき開口部内の前記第１のシード膜の上に、めっき法により導電部材を堆積させる工程と、
前記導電部材を堆積させた後、前記第１のレジスト膜を除去する工程と、
前記第１のレジスト膜を除去した後、前記第１のレジスト膜で覆われていた領域の前記第１のシード膜を除去するとともに、前記第２、第４の金属膜も除去する工程と、
前記第１のシード膜及び前記第２、第４の金属膜を除去した後、露出している表面に第２のシード膜を形成する工程と、
前記第２のシード膜の上に、前記導電部材と重なるバンプ開口部が形成された第２のレジスト膜を形成する工程と、
前記バンプ開口部内の前記第２のシード膜の上に、電解めっき法によりバンプを形成する工程と、
前記バンプを形成した後、前記第２のレジスト膜を除去する工程と、
前記第２のレジスト膜を除去した後、前記第２のレジスト膜で覆われていた領域の前記第２のシード膜を除去する工程と
を有する請求項４に記載の半導体装置の製造方法。 - 前記第２のシード膜を除去した後、前記基板を、前記スクライブ領域においてスクライブし、前記製品領域ごとに分割する工程を、さらに有する請求項５に記載の半導体装置の製造方法。
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