JP2011134824A - 半導体ウエハ、半導体ウエハの製造方法、および半導体装置 - Google Patents

半導体ウエハ、半導体ウエハの製造方法、および半導体装置 Download PDF

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Abstract

【課題】ヒューズ素子形成領域の配線を露出させることなく、クラックストップトレンチとボンディングパッド開口部を同時に形成する半導体ウエハ及びその製造方法を提供する。
【解決手段】半導体基板と多層配線構造とを少なくとも具備してなり、前記多層配線構造がチップ領域Ａとヒューズ素子形成領域Ｂおよびダイシング領域Ｃとに渡って形成されてなる半導体ウエハにおいて、前記チップ領域に位置する前記多層配線構造上には、前記配線で構成されたボンディングパッド１７０が形成される一方、前記ダイシング領域には、前記多層配線構造が一部除去されることによって形成された二本以上が並行して並ぶダミーリングおよび、前記ダミーリング間に形成された、クラックストップトレンチ１５２となる溝部が設けられていることを特徴とする半導体ウエハを採用する。
【選択図】図３

Description

本発明は半導体ウエハ、半導体ウエハの製造方法、および半導体装置に関する。
近年、多層配線構造の半導体装置が数多く製造されている。このような半導体装置では、各層の面内に配線が縦横に形成され、また、前記配線を上下方向に連結するとともに各層の配線を電気的に接続するコンタクトプラグが複数形成された構成となっている。このような半導体装置においては、各配線が高密度に形成された構成であるため、その製造工程は複雑なものとなっている。
図１に従来の多層配線構造の半導体ウエハ２の代表的な製造方法を示す。この半導体ウエハ２には、チップ領域Ａおよびヒューズ素子形成領域Ｂとからなる領域を区画するダイシング領域Ｃとが設けられている。
まず、シリコンからなる基板２００上にＭＯＳトランジスタ２０１ａ、キャパシタ２０１ｄ等の半導体素子を複数形成する。次いで、その上を覆うように一層以上の層間絶縁膜２０１ｂを積層することにより、フロントエンド（Ｆront End Of Line構造）２０１を形成する。なお、本例の半導体ウエハ２としては上記要件および、配線構造に不良チップ救済の為のヒューズ素子を備えている点を満たせば、ＤＲＡＭ構造に限られず、ＳＲＡＭ、ＥＥＰＲＯＭ等のメモリー素子、ロジック回路等であっても構わない。
次いで、ヒューズ素子形成領域Ｂおよびダイシング領域Ｃの層間絶縁膜２０１ｂを最上層から積層方向に貫通する構成となるように、ＴｉやＷといった導電材からなるコンタクトプラグ２０１ｃを形成する。また、このコンタクトプラグ２０１ｃは、ＭＯＳトランジスタ２０１ａと後述する多層配線構造２２１（第一の配線構造２１０と第二の配線構造２２０および第三の配線構造２３０）とを接続する構成とする。
次いで、チップ領域Ａとヒューズ素子形成領域Ｂおよびダイシング領域Ｃのコンタクトプラグ２０１ｃ上面および最上層の層間絶縁膜２０１ｂを覆うように、第一のシリコン窒化膜２０２と、主にＳｉ、Ｃ、Ｏ等からなる第一のＬｏｗ−Ｋ膜から構成される層間膜２０３を順次積層する。このとき、コンタクトプラグ２０１ｃ上面を第一のＬｏｗ−Ｋ膜で覆う理由は、第一の層間膜２０３の容量成分に、コンタクトプラグ２０１ｃの信号遅延を防ぐ効果があるためである。また、本明細で定義するＬｏｗ-Ｋ膜とは、純粋なシリコン酸化膜より誘電率が低い膜を指し、具体的には比誘電率Ｋ値が３．９未満の膜を示す。また、層間膜２０３はＬｏｗ-Ｋ膜単層でなく、CMP時の吸湿やキズ対策として上面側にプラズマCVD法により薄いシリコン酸化膜を成膜する積層構造にしてもよい。
次いで、第一のシリコン窒化膜２０２と第一の層間膜２０３を貫通する構成の第一のコンタクトホール２０４ａを形成した後、第一のコンタクトホール２０４ａを充填し、かつ、第一のＬｏｗ−Ｋ膜を含む層間膜２０３を覆うように、Ｔｉ、Ｔａ、Ｍｎ等からなるバリアメタル膜および銅を順次積層する。このバリアメタル膜は、銅が層間絶縁膜２０１ｂ中へ拡散するのを防ぐ効果がある。これにより、後述する第一の配線２０４と隣接配線のショートが防がれる。
次いで、第一の層間膜２０３上のバリアメタル膜および銅をＣＭＰ法により研磨し、第一の配線２０４（Ｃｕ配線）を形成する。
以上により、第一のシリコン窒化膜２０２と第一の層間膜２０３と第一の配線２０４からなる第一の配線構造２１０が形成される。
次いで、第一の配線構造２１０形成工程と同様に、第一の拡散防止絶縁膜２０５と第二の層間絶縁膜２０６と第二の配線２０７とを形成する。これにより、第一の配線構造２１０上に、第一の拡散防止絶縁膜２０５と第二の層間絶縁膜２０６と第二の配線２０７からなる第二の配線構造２２０が形成される。このうち、第一の拡散防止絶縁膜２０５は、後述する第二の配線構造２２０中への銅拡散を防止する効果がある。第一の拡散防止絶縁膜２０５の材料としてはたとえばシリコン窒化膜が使用可能であるが、誘電率を下げる目的でＣを含むシリコン窒化膜を用いても良い。また、第一の配線２０４と第二の配線２０７とはデュアルダマシン法により一括で接続されるが、既知の方法であるため、その詳細は省略する。
次いで、第二の配線構造２２０上を覆うように第二の拡散防止絶縁膜２０８と第三の層間絶縁膜２０９を成膜する。次いで、第二の配線２０７を露出するように、第三の層間絶縁膜２０９を貫通する第三のコンタクトホール２１１ａを形成する。次いで、第三のコンタクトホール２１１ａへＴｉおよびＷを埋設するか、もしくは、Ａｌを高温のリフロースパッタ法により埋設することによりプラグを形成する。このプラグの形成方法は本発明の構成と関係しないため、その詳細は省略する。また、この従来例および後述する実施形態の図面中ではリフロースパッタ法を用いた工程について記している。
次いで、スパッタ法、あるいはリフロースパッタ法により、第三のコンタクトホール２１１ａ内を充填するようにＡｌからなる第三の配線２１１（Ａｌ配線）を形成する。第三の配線２１１は、その下部（第三の配線下部２１１ｂ）が、第三の層間絶縁膜２０９および第二の拡散防止絶縁膜２０８を貫通し、その上部（第三の配線上部２１１ｃ）が第三の層間絶縁膜２０９表面から突出する構成となっている。
ここで、第三の配線２１１の材料としてＡｌを用いる理由としては、後述するボンディング工程との親和性が高いためである。これにより、第二の拡散防止絶縁膜２０８と第三の層間絶縁膜２０９と第三の配線下部２１１ｂからなる第三の配線構造２３０が形成される。
以上により、第一の配線構造２１０と第二の配線構造２２０および第三の配線構造２３０からなる多層配線構造２２１が形成される。
次いで、第三の層間絶縁膜２０９および第三の配線上部２１１ｃ上を覆うように、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜あるいはその積層膜からなるカバー絶縁膜２１２を形成する。次いでチップ表面側のカバー絶縁膜２１２上を覆うように、ポリイミド層２１３を形成する。このポリイミド層２１３はチップの緩衝材として機能する。以上により、チップ領域Ａおよびダイシング領域Ｃに、第三の配線上部２１１ｃとカバー絶縁膜２１２およびポリイミド層２１３からなるダイシールリング２４０が形成される。その後、図示しないボンディングパッド部を開口することにより製品前工程が完了する。
このような多層配線構造の半導体装置を形成する方法としては、ダイシングクラック防止のための溝を形成する工程と、パッドの開口を形成する工程とを同時に行う方法が開示されている文献がある（特許文献１）。
国際公開第2004/097917号
しかし、このような半導体装置を形成する工程においては、以下のような問題が生じている。以下、従来の実施形態の問題点について図２を用いて説明する。
製品後工程においてウエハからチップを切り出す際、通常は図中右端のダイシング領域Ｃにダイシングブレードもしくはレーザー光を当てることにより分離加工を行う。この分離加工の際、切断面でクラックＫが発生し、ヤング率の異なる第一の層間膜２０３と第一の拡散防止絶縁膜２０５との間を伝播する。このクラックＫがダイシールリング箇所を超えてチップ領域Ａまで伝播すると、チップの耐湿性が低下し、半導体装置の不良の原因となる。
このような問題に対し、チップ外周にあるダイシールリング２４０近傍のダイシング領域中に図示しない深い溝（クラックストップトレンチ）を設けることにより、ダイシング領域Ｃの第一の層間膜２０３と第一の拡散防止絶縁膜２０５との界面を分離する方法がしばし用いられる。
従来の製造方法では、ボンディングパッド開口部およびボンディングパッドを形成する工程において、特定の領域のポリイミド層２１３およびカバー絶縁膜２１２をエッチング除去することにより、第三の配線上部２１１ｃの上面部を露出させる。
また、この工程においては同時に、図１に示すようにヒューズ素子形成領域Ｂ上およびダイシング領域Ｃ上の第二の層間絶縁膜２０６を、ヒューズ素子形成領域Ｂ上に一部残るよう、エッチング除去する。
このとき、ボンディングパッド開口部形成と同時に図示しないクラックストップトレンチを設けることが望ましい。ボンディングパッド開口部形成と同時に、ダイシング領域Ｃの第一の層間膜２０３を分断することにより、工程を簡略化できるためである。しかし、クラックストップトレンチを設けるために図１の状態から更にエッチングを進行させると、ヒューズ素子形成領域Ｂの第一の配線２０４（ヒューズ素子）も露出してしまう。そのため、半導体ウエハ２の耐湿性が低下し、半導体装置の不良の原因となる。
また、これを防ぐためには、少なくともヒューズ素子形成領域Ｂとクラックストップトレンチを各々別のマスクで加工することが必要となる。つまり、ヒューズ素子形成領域Ｂの第二の層間絶縁膜２０６をエッチングするための工程と、クラックストップトレンチを形成するための工程とを別工程にする必要があるが、これは工程数増加や製造コストの増加を招くこととなるため好ましくない。そのため、ボンディングパッド開口工程において、ヒューズ素子（第一の配線２０４）を露出させることなく、同時にクラックストップトレンチを形成させることは困難とされていた。
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、
本発明の半導体ウエハは、半導体基板と、前記半導体基板上に形成された多層配線構造とを少なくとも具備してなり、前記多層配線構造がチップ領域とヒューズ素子形成領域およびダイシング領域とに渡って形成されてなる半導体ウエハにおいて、前記多層配線構造が、Ｌｏｗ−Ｋ膜を含む層間絶縁膜および複数の配線とから少なくとも構成され、前記チップ領域に位置する前記多層配線構造上には、前記配線で構成されたボンディングパッドが形成される一方、前記ダイシング領域には、前記多層配線構造が一部除去されることによって形成された二本以上が並行して並ぶダミーリングおよび、前記ダミーリング間に形成された、クラックストップトレンチとなる溝部が設けられていることを特徴とする。
本発明においては、ダイシング領域Ｃ上に平行して並ぶ、二本以上の凸部を形成する。これら凸部をマスクとして、ダイシング領域Ｃの層間膜をエッチングすることにより、ヒューズ素子形成領域の配線を露出させることなく、クラックストップとなる溝部（クラックストップトレンチ）と、ボンディングパッド開口部を同時に形成することが可能となる。
本実施形態においては、凸部同士の間の層間膜が、逆マイクロローディング効果により、ヒューズ素子形成領域上の層間膜よりも早いレートでエッチングされる。このため、ボンディングパッド開口部よりも深いクラックストップトレンチを、ボンディングパッド開口部と同時に自己整合的に形成することができる。
これにより、工程数や製造コストを増やすことなく、半導体装置の耐湿性低下および品質の低下を防ぐことが可能となる。
図１は、従来の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線構造形成工程を示す断面模式図である。 図２は、従来の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線構造形成工程を示す断面模式図である。 図３は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線構造形成工程を示す断面模式図である。 図４は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線構造形成工程を示す断面模式図である。 図５は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線構造形成工程を示す断面模式図である。 図６は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線構造形成工程を示す断面模式図である。 図７は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線構造形成工程を示す断面模式図である。 図８は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線構造形成工程を示す断面模式図である。
以下、本発明の半導体ウエハ１について図３を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
『半導体ウエハ１』
図３に、本実施形態の半導体ウエハ１を示す。本実施形態の半導体ウエハ１は、基板１００（半導体基板）およびフロントエンド１０１と、多層配線構造１２１（第一の配線構造１１０と第二の配線構造１２０および第三の配線構造１３０）と、ダイシールリング１４０と、ダミーリング１５０と、クラックストップトレンチ（第二の溝１５２）と、ボンディングパッド部１７０と、から概略構成されている。
また、図３に示すように、半導体ウエハ１には、チップ領域Ａおよびヒューズ素子形成領域Ｂとからなる領域を区画するダイシング領域Ｃが設けられている。チップ領域Ａは、半導体ウエハ１から半導体チップが切り分けられたときの半導体チップの主要部をなす領域であり、このチップ領域Ａに位置する基板１００およびフロントエンド１０１に、ＭＯＳトランジスタ１０１ａ等の半導体素子やメモリセルが集積されている。
また、ダイシング領域Ｃは、このチップ領域Ａおよびヒューズ素子形成領域Ｂを囲むように配置されており、その周縁部には図示しないダイシングラインが規定されている。このダイシングラインに沿って半導体ウエハ１をダイシングすることで、チップ領域Ａを有する半導体チップが切り出される。以下、それぞれの構成について詳細を説明する。
＜基板１００、フロントエンド１０１＞
基板１００はシリコンからなり、図示しない素子分離構造が形成されている。
フロントエンド１０１は、ＭＯＳトランジスタ１０１ａとキャパシタ１０１ｄ等の半導体素子、それらの上を覆う一層以上の層間絶縁膜１０１ｂ、層間絶縁膜１０１ｂを貫通する構成のコンタクトプラグ１０１ｃとから構成されている。
ＭＯＳトランジスタ１０１ａ、キャパシタ１０１ｄ等の半導体素子は基板１００上に形成されており、また、それらの上を覆うように一層以上の層間絶縁膜１０１ｂが積層した構成となっている。ＭＯＳトランジスタ１０１ａおよびキャパシタ１０１ｄの構成は従来のものと同様であるため、ここではその詳細を省略する。
なお、半導体ウエハ１が例えば、ＤＲＡＭを有する半導体チップを備えたものである場合は、フロントエンド１０１には、例えばＭＯＳトランジスタ１０１ａおよびキャパシタ１０１ｄからなるメモリセルが複数成された構成となる。
コンタクトプラグ１０１ｃはＴｉやＷといった導電材からなり、ヒューズ素子形成領域Ｂおよびダイシング領域Ｃの層間絶縁膜１０１ｂを、最上層から積層方向に貫通する構成で形成されている。また、このコンタクトプラグ１０１ｃは、フロントエンド１０１と、後述する多層配線構造１２１とを接続する構成となっている。
＜多層配線構造１２１＞
多層配線構造１２１は、第一の配線構造１１０と第二の配線構造１２０および第三の配線構造１３０からなる。第一の配線構造１１０と第二の配線構造１２０は、いわゆるダマシン法によって形成されたものである。また、それらはチップ領域Ａとヒューズ素子形成領域Ｂおよびダイシング領域Ｃにわたって構成されている。以下、それぞれの詳細について説明する。
（第一の配線構造１１０）
第一の配線構造１１０は、第一のシリコン窒化膜１０２とＬｏｗ-Ｋ膜を含む第一の層間膜１０３（第一の層間絶縁膜）と第一の配線１０４（Ｃｕ配線）から構成されている。
第一のシリコン窒化膜１０２はコンタクトプラグ１０１ｃ上および最上層の層間絶縁膜１０１ｂ上を覆うように形成されている。また、その上にはＳｉ、Ｃ、Ｏ等からなるＬｏｗ-Ｋ膜を含む第一の層間膜１０３が、第一のシリコン窒化膜１０２上を覆うように形成されている。
第一の配線１０４（Ｃｕ配線）はＴｉ、Ｔａ、Ｍｎ等からなるバリアメタル膜および銅からなり、第一の層間膜１０３と第一のシリコン窒化膜１０２を貫通する構成となっている。また、その下部において、コンタクトプラグ１０１ｃの上部と接続する構成となっている。
（第二の配線構造１２０）
第二の配線構造１２０は、第一の拡散防止絶縁膜１０５と第二の層間絶縁膜１０６と第二の配線１０７（Ｃｕ配線）から構成されている。また、第二の配線構造１２０はチップ領域Ａおよびダイシング領域Ｃにわたって形成された構成となっており、ヒューズ素子形成領域Ｂには形成されていないことが望ましい。
第一の拡散防止絶縁膜１０５は、シリコン窒化膜またはＣを含むシリコン窒化膜からなり、第一の配線１０４およびＬｏｗ-Ｋ膜を含む第一の層間膜１０３上を覆うように形成されている。第一の拡散防止絶縁膜１０５の材料としては、シリコン窒化膜、Ｃを含むシリコン窒化膜のどちらも用いることができるが、Ｃを含むシリコン窒化膜の方が誘電率を下げる効果が高い。また、この第一の拡散防止絶縁膜１０５は、第二の配線構造１２０中への銅拡散の防止効果を有する。
第二の層間絶縁膜１０６は第一の拡散防止絶縁膜１０５を覆うように形成されている。
また、第二の配線１０７は、Ｔｉ、Ｔａ、Ｍｎ等からなるバリアメタル膜および銅からなり、第二の層間絶縁膜１０６と第一の拡散防止絶縁膜１０５を貫通する構成となっている。また、第二の配線１０７は、その下部において第一の配線１０４の上部と接続する構成となっている。
（第三の配線構造１３０）
第三の配線構造１３０は、第二の拡散防止絶縁膜１０８と第三の層間絶縁膜１０９および第三の配線下部１１１ｂ（Ａｌ配線）から構成されている。また、第三の配線構造１３０はチップ領域Ａおよびダイシング領域Ｃにわたって形成された構成となっており、ヒューズ素子形成領域Ｂには形成されていない。
第二の拡散防止絶縁膜１０８は、第二の層間絶縁膜１０６上を覆うように形成されている。この第二の拡散防止絶縁膜１０８は、第三の配線構造１３０への銅拡散の防止効果を有する。
第三の層間絶縁膜１０９は、第二の拡散防止絶縁膜１０８を覆うように形成されている。Ａｌからなる第三の配線下部１１１ｂ（Ａｌ配線）は、第三の層間絶縁膜１０９および第二の拡散防止絶縁膜１０８を貫通する構成となっており、その下部において、第二の配線１０７の上部と接続する構成となっている。なお、第三の配線１１１の材料としてＡｌを用いる理由は、ボンディング工程との親和性が高いためである。
以上により、第一の配線構造１１０と第二の配線構造１２０および第三の配線構造１３０からなる多層配線構造１２１が構成される。この多層配線構造１２１中の配線（第一の配線１０４、第二の配線１０７、第三の配線１１１）は、フロントエンド１０１中の半導体素子の配線として機能する。
（ダイシールリング１４０）
ダイシールリング１４０は、第三の配線１１１（第三の配線上部１１１ｃ）とカバー絶縁膜１１２およびポリイミド層１１３から構成されている。
第三の配線上部１１１ｃは第三の層間絶縁膜１０９からたとえば１０００ｎｍ突出した構成となっている。また、第三の配線上部１１１ｃの上面と側面および第三の層間絶縁膜１０９上を覆うように、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜あるいはその積層膜からなるカバー絶縁膜１１２が、たとえば６５０ｎｍの膜厚で形成されている。
ここで、カバー絶縁膜１１２の膜厚は、第三の配線上部１１１ｃの高さに応じて適宜設定する必要がある。具体的には、第三の配線上部１１１ｃの高さが１０００ｎｍである場合、カバー絶縁膜１１２は６００ｎｍ以上の厚さが必要となる。
また、ポリイミド層１１３はカバー絶縁膜１１２上を覆うように形成されている。このポリイミド層１１３はチップの緩衝材として機能する。これらにより、ダイシールリング１４０は半導体ウエハ１の表面のチップ領域Ａおよびダイシング領域Ｃから突出する構成となっている。
（ダミーリング１５０）
Ａｌからなる凸部１１４（第一の凸部１１４ａおよび第二の凸部１１４ｂ）と層間膜（第三の層間絶縁膜１０９、第二の拡散防止絶縁膜１０８、第二の層間絶縁膜１０６、第一の拡散防止絶縁膜１０５、Ｌｏｗ-Ｋ膜を含む第一の層間膜１０３（第一の層間絶縁膜）、第一のシリコン窒化膜１０２）からなるダミーリング１５０は、半導体ウエハ１の表面から板状に突出するとともに、ダイシング領域Ｃ内のダイシールリング１４０の外周部を囲む構成となっている。
また、ダミーリング１５０は二本以上あり、それぞれが互いに並行に並ぶ構成となっている。ここでは、ダミーリング１５０のうち、ダイシールリング１４０側のものを第一のダミーリング１５０ａ、ダイシングライン側のものを第二のダミーリング１５０ｂとする。
また、第一のダミーリング１５０ａと第二のダミーリング１５０ｂの間隔は、カバー絶縁膜１１２の厚みに応じて適宜設定する必要があり、第一のダミーリング１５０ａと第二のダミーリング１５０ｂの間隔が第一のダミーリング１５０aと第二のダミーリング１５０bを構成する第三の配線上部１１１cの高さに対して０．５倍〜２．５倍で形成されていることが望ましい。具体的には、第三の配線上部１１１cが１０００ｎｍの厚みである場合、第一のダミーリング１５０ａと第二のダミーリング１５０ｂの間は、５００ｎｍ〜２５００ｎｍ程度の間隔が必要となる。
第一のダミーリング１５０ａは、ダイシールリング１４０と第二のダミーリング１５０ｂに挟まれた構成となっており、ダイシールリング１４０と第一のダミーリング１５０ａの間には第一の溝１５１が形成されている。この第一の溝１５１は、少なくとも第三の層間絶縁膜１０９が露出した構成となっている。
また、第一のダミーリング１５０ａと第二のダミーリング１５０ｂの間には、第一の溝１５１よりも深い第二の溝１５２が形成されている。また、第二のダミーリング１５０ｂの外周側は層間膜が除去された凹状の構成となっており、その底部は第二の溝１５２よりも上の位置に構成されている。
（クラックストップトレンチ（第二の溝１５２）
第二の溝１５２はクラックストップトレンチとなるものであって、第一のダミーリング１５０ａと第二のダミーリング１５０ｂの間の層間膜（少なくとも第三の層間絶縁膜１０９と第二の拡散防止絶縁膜１０８と第二の層間絶縁膜１０６と第一の拡散防止絶縁膜１０５と第一の層間膜１０３）が除去されることにより形成されたものである。
これにより、クラックストップトレンチ（第二の溝１５２）は少なくとも第一の層間膜１０３を分断する構成となっている。
このクラックストップトレンチ（第二の溝１５２）により、第三の層間絶縁膜１０９と第二の拡散防止絶縁膜１０８と第二の層間絶縁膜１０６と第一の拡散防止絶縁膜１０５およびＬｏｗ-Ｋ膜を含む第一の層間膜１０３（第一の層間絶縁膜）は、ダイシング領域Ｃにおいて分離された構成となっている。
また、クラックストップトレンチ（第二の溝１５２）はダイシールリング１４０の外周を取り囲む構成となっており、その外周側には図示しないダイシングラインが規定されている。
本実施形態の半導体チップは、半導体ウエハ１が、このダイシングラインに沿ってダイシングされた構成となっている。また、この半導体チップにより、半導体装置が形成される。
本実施形態の半導体チップは、ダイシングライン周辺の多層配線構造１２１内にクラックが形成されている場合がある。また、同様に、ダイシングライン周辺の第一の層間膜１０３と第一の拡散防止絶縁膜１０５とが相互に剥離している場合がある。
しかし、本実施形態により、ダイシング領域Ｃにクラックストップトレンチ（第二の溝１５２）が構成されていることによって、クラックや剥離の伝搬がクラックストップトレンチ（第二の溝１５２）で阻止される。そのため、チップ領域Ａおよびヒューズ素子形成領域Ｂに位置する配線構造（第一の配線構造１１０と第二の配線構造１２０および第三の配線構造１３０）に、クラックや剥離が生じるおそれがない。
（ボンディングパッド部１７０）
チップ領域Ａの周縁部のポリイミド層１１３およびカバー絶縁膜１１２は一部除去され、ボンディングパッド開口部１７０ａが設けられている。このボンディングパッド開口部１７０ａから第三の配線上部１１１ｃ（Ａｌ配線）上面部が露出し、ボンディングパッド部１７０を構成している。ボンディングパッド部１７０はＡｌからなり、その上面部には図示しないボンディングワイヤが接続される。
『半導体ウエハ１の製造方法』
次に、本発明の半導体ウエハ１の製造方法について説明する。図３〜８に半導体ウエハ１の製造工程を説明する工程図を示す。図３〜８に示す半導体ウエハ１の製造方法は、基板１００準備工程と、フロントエンド１０１形成工程と、多層配線構造１２１（第一の配線構造１１０と第二の配線構造１２０および第三の配線構造１３０）形成工程と、ダイシールリング１４０形成工程と、ダミーリング１５０およびクラックストップトレンチ（第二の溝１５２）形成工程と、ボンディングパッド部１７０形成工程と、から概略構成されている。以下、各工程についてその詳細を説明する。なお、図中に示すとおり、半導体ウエハ１には、チップ領域Ａおよびヒューズ素子形成領域Ｂとからなる領域を区画するダイシング領域Ｃが設けられている。
なお、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
＜フロントエンド１０１形成工程＞
フロントエンド１０１形成工程は、基板１００（チップ領域Ａとヒューズ素子形成領域Ｂおよびダイシング領域Ｃとを有する半導体基板）準備工程と、図示しない素子分離構造形成工程と、ＭＯＳトランジスタ１０１ａおよびキャパシタ１０１ｄ等の半導体素子形成工程と、一層以上の層間絶縁膜１０１ｂ形成工程と、コンタクトプラグ１０１ｃ形成工程と、から構成されているが、その工程は従来のものと同様であるため、その詳細については省略する。
このとき、半導体ウエハ１を例えば、ＤＲＡＭを有する半導体チップを備えたものとする場合は、フロントエンド１０１には例えばＭＯＳトランジスタ１０１ａおよびキャパシタ１０１ｄからなるメモリセルを複数形成すればよい。
次いで、ＴｉやＷといった導電材からなるコンタクトプラグ１０１ｃを、ヒューズ素子形成領域Ｂおよびダイシング領域Ｃの層間絶縁膜１０１ｂを、最上層から積層方向に貫通する構成で形成する。これにより、コンタクトプラグ１０１ｃは、ＭＯＳトランジスタ１０１ａと、後述する多層配線構造１２１とを接続する構成となる。
＜多層配線構造１２１形成工程＞
次いで、図４に示すように多層配線構造１２１を形成する。多層配線構造１２１形成工程は、第一の配線構造１１０形成工程と、第二の配線構造１２０形成工程と、第三の配線構造１３０形成工程と、から構成されている。
（第一の配線構造１１０形成工程）
まず、はじめに、フロントエンド１０１上を覆うように第一のシリコン窒化膜１０２とＬｏｗ-Ｋ膜を含む第一の層間膜１０３（第一の層間絶縁膜）をこの順で積層する。次いで、第一の層間膜１０３と第一のシリコン窒化膜１０２を貫通し、コンタクトプラグ１０１ｃを露出する構成の第一のコンタクトホール１０４ａを形成する。
次いで、第一のコンタクトホール１０４ａ内を充填し、かつ第一の層間膜１０３上を覆うようにＴｉ、Ｔａ、Ｍｎ等からなるバリアメタル膜および銅を順次積層する。次いで、第一の層間膜１０３上のバリアメタル膜および銅をＣＭＰ法により研磨し、第一の配線１０４（Ｃｕ配線）を形成する。また、これにより、ヒューズ素子形成領域Ｂにヒューズ素子（第一の配線１０４）が形成される。
（第二の配線構造１２０形成工程）
次いで、第一の配線１０４上面および第一の層間膜１０３を覆うようにシリコン窒化膜またはＣを含むシリコン窒化膜からなる第一の拡散防止絶縁膜１０５を形成する。
このとき、第一の拡散防止絶縁膜１０５の材料としては、シリコン窒化膜、Ｃを含むシリコン窒化膜のどちらも用いることができるが、Ｃを含むシリコン窒化膜の方が誘電率を下げる効果が高い。この第一の拡散防止絶縁膜１０５は、第二の配線構造１２０中への銅拡散を防止する効果を有する。
次いで、チップ領域Ａおよびダイシング領域Ｃの第一の拡散防止絶縁膜１０５を覆うように、第二の層間絶縁膜１０６を形成する。次いで、第二の層間絶縁膜１０６および第一の拡散防止絶縁膜１０５を貫通し、第一の配線１０４を露出する構成の第二のコンタクトホール１０７ａを、チップ領域Ａおよびダイシング領域Ｃにそれぞれ形成する。
次いで、第二のコンタクトホール１０７ａ内を充填し、かつ第二の層間絶縁膜１０６上を覆うようにＴｉ、Ｔａ、Ｍｎ等からなるバリアメタル膜および銅を順次積層した後にＣＭＰによる研磨処理を行う。これにより、第一の配線１０４と接続する構成の第二の配線１０７が、チップ領域Ａおよびダイシング領域Ｃにそれぞれ形成される。
このように、ヒューズ素子形成領域Ｂにおいては、第二の配線１０７を形成しないことが好ましい。多層配線構造１２１のうち、半導体ウエハ１の表面側から見て最も深い位置である第一の配線構造１１０にのみ配線（ヒューズ素子としての第一の配線１０４）を形成することにより、後述するダミーリング１５０およびクラックストップトレンチ（第二の溝１５２）形成工程において、ヒューズ素子形成領域Ｂでの配線（ヒューズ素子である第一の配線１０４）の露出を確実に防ぐためである。また、同様の理由で、ヒューズ素子形成領域Ｂにおいては第三の配線１１１を形成しない。
（第三の配線構造１３０形成工程）
次いで、第二の配線１０７上面および第二の層間絶縁膜１０６を覆うように第二の拡散防止絶縁膜１０８を形成する。この状態を図４に示す。
次いで、第二の拡散防止絶縁膜１０８上を覆うように、第三の層間絶縁膜１０９を形成する。次いで、図５に示すように、ダイシング領域Ｃの第三の層間絶縁膜１０９および第二の拡散防止絶縁膜１０８を貫通し、第二の配線１０７を露出する構成の第三のコンタクトホール１１１ａを形成する。
次いで、第三のコンタクトホール１１１ａ内を充填し、かつ第三の層間絶縁膜１０９上を覆うようにＴｉ、Ａｌからなる積層膜を、たとえば厚さ１０００ｎｍの膜厚で成膜する。次いで、ドライエッチングにより、Ｔｉ、Ａｌからなる積層膜のパターニングを行う。
これにより、チップ領域Ａの第三の層間絶縁膜１０９上にＡｌからなる第三の配線上部１１１ｃ（Ａｌ配線）がたとえば１０００ｎｍの高さで形成される。また、ダイシング領域Ｃには、第三の配線下部１１１ｂおよび第三の配線上部１１１ｃからなる第三の配線１１１と、凸部１１４が形成される。このとき、図示しないプラグ形成方法としては、ＣＶＤ−Ｗを埋設した後に分離し、第三の配線１１１を形成することもできる。この状態を図６に示す。
このとき、Ａｌからなる凸部１１４は、第三の配線上部１１１ｃと同じ高さの板状の構成で、第三の層間絶縁膜１０９の表面から突出する構成となる。また、凸部１１４は二本以上で形成され、それぞれが互いに並行に並ぶ構成となる。ここでは、たとえば、チップ領域Ａ側の凸部１１４を第一の凸部１１４ａ、ダイシングライン側の凸部１１４を第二の凸部１１４ｂとする。
また、この凸部１１４はダイシング領域Ｃ内のダイシールリング１４０の外周部を囲む構成となる。凸部１１４はＡｌから構成されることにより、後述するクラックストップトレンチ（第二の溝１５２）形成工程において、エッチングの際のマスクとして用いることができる。
このとき、第一の凸部１１４ａと第二の凸部１１４ｂの間隔は、後述する方法でクラックストップトレンチを形成する際に十分な逆マイクロローディング効果をもたらすため、第三の配線上部１１１ｃの高さの０．５倍〜２．５倍程度に設定される。ここではたとえば、第一の凸部１１４ａと第二の凸部１１４ｂを、互いの間隔が５００〜２５００ｎｍ程度となるように形成する。また、トレンチ部分へ十分なエッチャントを供給するため、第一の凸部１１４ａの幅および第二の凸部１１４ｂの幅は少なくとも凸部１１４の高さの０．５倍以上に設定されるのが望ましく、ここでは５００nm以上となる。上限はチップ面積やダイシングの加工性に影響しない限り、任意の範囲で差し支えない。
これらにより、ダイシング領域Ｃの第三の配線１１１（Ａｌ配線）は、第二の配線１０７に接続する構成となる。また、第三の配線１１１はその下部（第三の配線下部１１１ｂ）において第三の層間絶縁膜１０９および第二の拡散防止絶縁膜１０８を貫通し、また、その上部（第三の配線上部１１１ｃ）は第三の層間絶縁膜１０９からたとえば１０００ｎｍ突出する構成となる。なお、第三の配線１１１の材料としてＡｌを用いる理由は、後述するボンディング工程における親和性が高いためである。
以上により多層配線構造１２１が形成されるが、多層配線構造１２１中の配線（第一の配線１０４、第二の配線１０７、第三の配線１１１）は、フロントエンド１０１中の半導体素子の配線として機能する。また、ヒューズ素子形成領域Ｂおいては、第一の配線構造１１０にのみ、配線（ヒューズ素子としての第一の配線１０４）が形成された構成となる。
＜ダイシールリング１４０形成工程＞
次いで、図７に示すように、第三の層間絶縁膜１０９と、チップ領域Ａの第三の配線上部１１１ｃ上と、凸部１１４上を覆うように、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜あるいはその積層膜からなるカバー絶縁膜１１２をたとえば６５０ｎｍの膜厚で形成する。
このとき、カバー絶縁膜１１２の膜厚は、第三の配線上部１１１ｃの高さの０．５倍以上の膜厚で形成することが好ましい。ここではたとえば、第三の配線上部１１１ｃの高さが１０００ｎｍであるので、カバー絶縁膜１１２は５００ｎｍ以上の厚さが必要となる。カバー絶縁膜１１２の膜厚は第三の配線上部１１１ｃの高さに応じて適宜設定する。また、このカバー絶縁膜１１２は防湿効果、および、Ｎａ、Ｆｅ等の外部からの金属拡散を防止する効果がある。
このとき、カバー絶縁膜１１２の形成条件としては、ＴＥＯＳ（テトラエトキシシラン）あるいはＳｉＨ４を原料としたプラズマＣＶＤ法が好ましい。また、このプラズマＣＶＤ法の手法としては、平行平板あるいはＨＤＰ法を用いることができる。
次いで、カバー絶縁膜１１２を覆うようにポリイミド層１１３を形成する。このポリイミド層１１３はチップの緩衝材として機能する。
これらにより、半導体ウエハ１の表面のチップ領域Ａおよびダイシング領域Ｃから突出する構成のダイシールリング１４０が形成される。
＜ダミーリング１５０およびクラックストップトレンチ（第二の溝１５２）形成工程＞
次いで、図８に示すように、ダミーリング１５０およびクラックストップトレンチ（第二の溝１５２）を形成する。
はじめに、リソグラフィにより、ボンディングパッド部１７０上とダイシング領域Ｃの凸部１１４上およびヒューズ素子形成領域Ｂ上のポリイミド層１１３を除去し、カバー絶縁膜１１２を露出する。次いで、ポリイミド層１１３と第一の凸部１１４ａおよび第二の凸部１１４ｂをマスクにドライエッチングを行う。
これにより、チップ領域Ａではボンディングパッド部１７０上のカバー絶縁膜１１２がエッチング除去さる。また、ヒューズ素子形成領域Ｂでは、カバー絶縁膜１１２およびその下の層間膜（第三の層間絶縁膜１０９、第二の拡散防止絶縁膜１０８、第二の層間絶縁膜１０６、第一の層間膜１０３（第一の層間絶縁膜））がエッチング除去される。
このとき、ダイシング領域Ｃでは、第一の凸部１１４ａと第二の凸部１１４ｂ間の間隔が、第三の配線上部１１１ｃ同士の間隔よりも狭く形成されていることにより、マイクロローディング効果が生じる。これにより、第一の凸部１１４ａと第二の凸部１１４ｂ間の層間膜（第三の層間絶縁膜１０９と第二の拡散防止絶縁膜１０８と第二の層間絶縁膜１０６と第一の拡散防止絶縁膜１０５と第一の層間膜１０３（第一の層間絶縁膜）および第一のシリコン窒化膜１０２）のエッチングは、凸部１１４の周囲よりも早く進行する。
また、第一の凸部１１４ａと第二の凸部１１４ｂ間のカバー絶縁膜１１２は他の部分よりも薄く形成されているため、第一の凸部１１４ａと第二の凸部１１４ｂ間の層間膜のエッチングは、ヒューズ素子形成領域Ｂの層間膜よりも早く開始される。
これらにより、第一の凸部１１４ａと第二の凸部１１４ｂ間の層間膜（第三の層間絶縁膜１０９と第二の拡散防止絶縁膜１０８と第二の層間絶縁膜１０６と第一の拡散防止絶縁膜１０５とＬｏｗ-Ｋ膜を含む第一の層間膜１０３（第一の層間絶縁膜）および第一のシリコン窒化膜１０２）も除去され、ダイシールリング１４０の外周部を取り囲む構成のクラックストップトレンチ（第二の溝１５２）が自己整合的に形成される。これにより、このクラックストップトレンチ（第二の溝１５２）の底部は、ヒューズ素子形成領域Ｂの表面よりも深い位置に構成され、また、少なくとも第一のシリコン窒化膜１０２までを分断する構成となる。
このように、第一の凸部１１４ａと第二の凸部１１４ｂ間および、それらの外側の層間膜が除去されることにより、第一のダミーリング１５０ａおよび第二のダミーリング１５０ｂからなるダミーリング１５０が形成される。
これにより、ダミーリング１５０は、凸部１１４（第一の凸部１１４ａと第二の凸部１１４ｂ）と層間膜（第三の層間絶縁膜１０９と第二の拡散防止絶縁膜１０８と第二の層間絶縁膜１０６と第一の拡散防止絶縁膜１０５と第一の層間膜１０３および第一のシリコン窒化膜１０２）からなり、半導体ウエハ１の表面から板状に突出するとともに、ダイシング領域Ｃ内のダイシールリング１４０の外周部を囲む構成となる。
このとき、ヒューズ素子形成領域Ｂの層間膜（（第三の層間絶縁膜１０９、第二の拡散防止絶縁膜１０８、第二の層間絶縁膜１０６））もエッチングされるが、配線（ヒューズ素子である第一の配線１０４）上の層間膜のうち、少なくとも第一の拡散防止絶縁膜１０５は完全にエッチングされることなく残留する。そのため、ヒューズ素子形成領域Ｂの配線（ヒューズ素子である第一の配線１０４）を露出させることなく、クラックストップトレンチ（第二の溝１５２）を形成することができる。
本実施形態によるクラックストップトレンチ（第二の溝１５２）の底部の深さは、ヒューズ素子形成領域Ｂの表面よりも深くなるが、その深さの差を大きく解離させることはできない。そのため、ヒューズ素子形成領域Ｂにおいて、配線（ヒューズ素子である第一の配線１０４）を、多層配線構造１２１のうち、最も深い位置である第一の配線構造１１０にのみ形成することにより、その露出を確実に防ぐことができる。
このとき、ヒューズ素子形成領域Ｂの第二の配線構造１２０に第二の配線１０７を形成することも可能だが、ヒューズ素子形成領域Ｂの第二の配線１０７が露出しないような深さでエッチングすると、クラックストップトレンチ（第二の溝１５２）を十分な深さで形成することができない。そのため、クラックストップトレンチ（第二の溝１５２）により第一の層間膜１０３を分断することが困難となり、好ましくない。
また、それらと同時に、ダイシールリング１４０と第一の凸部１１４ａの間に、クラックストップトレンチ（第二の溝１５２）よりも浅い第一の溝１５１が形成される。この第一の溝１５１は、少なくとも第三の層間絶縁膜１０９が除去された構成となる。
また、それらと同時に、第二のダミーリング１５０ｂの外周側の層間膜も除去され、凹状の構成となる。このとき、第二のダミーリング１５０ｂの外周側の底部は第二の溝１５２の底部よりも上の位置に構成される。
また、同様にボンディングパッド部１７０上のカバー絶縁膜１１２は除去され、ボンディングパッド開口部１７０ａが形成される。このボンディングパッド開口部１７０ａから露出する第三の配線上部１１１ｃ上面が、ボンディングパッド部１７０となる。
＜ボンディングパッド部１７０形成工程＞
次いで、ボンディングパッド開口部１７０ａから露出する第三の配線１１１（第三の配線上部１１１ｃ）上面に図示しないボンディングワイヤを接続する。このとき、ボンディングパッド部１７０はＡｌからなるため、高い親和性でボンディングワイヤの接続（ボンディング工程）を行うことができる。これにより、ボンディングパッド部１７０が形成される。
こののち、ダイシング領域中のダイシングラインに沿って半導体ウエハ１を分断することにより半導体チップが得られる。このとき、ダイシングライン側の多層配線構造１２１中には、図示しないクラックや、層間膜同士の剥離が生じる。しかし、これらクラックや剥離の伝搬は、クラックストップトレンチ（第二の溝１５２）において阻止される。そのため、チップ領域Ａおよびヒューズ素子形成領域Ｂに位置する配線構造（第一の配線構造１１０と第二の配線構造１２０および第三の配線構造１３０）に、クラックや剥離による不具合が生じるおそれがない。
以上により、信頼性の高い半導体ウエハ１と半導体チップ、及びこの半導体チップを搭載した半導体装置を提供することができる。
本実施形態においては、ダイシング領域Ｃ上に、二以上の凸部１１４（第一の凸部１１４ａと第二の凸部１１４ｂ）同士を、他の第三の配線上部１１１ｃ同士と比べて狭く形成する。これにより、凸部１１４同士の間のカバー絶縁膜１１２を、他の部分よりも薄く形成することができ、第一の凸部１１４ａと第二の凸部１１４ｂ間の層間膜を、ヒューズ素子形成領域Ｂの層間膜よりも早くエッチングすることができる。
また、これら凸部１１４をマスクとして、ダイシング領域Ｃの層間膜をエッチングすることにより、マイクロローディング効果が生じ、第一の凸部１１４ａと第二の凸部１１４ｂの間の層間膜のエッチングを、他の領域の層間膜と比べて早く進行させることができる。
以上により、ヒューズ素子形成領域Ｂの配線（ヒューズ素子である第一の配線１０４）を露出させることなく、クラックストップトレンチ（第二の溝１５２）をボンディングパッド開口部１７０ａと同時に形成することができる。
また、上記の製造方法によれば、凸部１１４（第一の凸部１１４ａと第二の凸部１１４ｂ）同士の間を、自己整合的にエッチングすることによってクラックストップトレンチ（第二の溝１５２）が設けられるため、クラックストップトレンチ（第二の溝１５２）の溝幅を、凸部１１４（第一の凸部１１４ａと第二の凸部１１４ｂ）同士の間隔と同程度の幅で形成することができる。これによりチップ領域Ａの有効面積を減少させることなく、ウエハ１枚当たりから製造される半導体チップの個数低下を防止することができる。
また、クラックストップトレンチ（第二の溝１５２）を設けることにより、ダイシングによって発生する割れ等がクラックストップトレンチ（第二の溝１５２）よりもチップ領域Ａ側に伝搬することが無い。そのため、チップ領域Ａ側の多層配線構造１２１では層間膜が相互に剥離することがなく、半導体チップの耐湿性低下を防ぐことができる。
また、本実施形態の半導体ウエハ１によれば、クラックストップトレンチ（第二の溝１５２）によってチップ領域Ａが囲まれ、このクラックストップトレンチ（第二の溝１５２）の外周側にダイシングラインが規定される。これにより、クラックストップトレンチ（第二の溝１５２）をダイシング時のクラックストップとして有効に機能させることができる。
また、クラックストップトレンチ（第二の溝１５２）は、二本以上のダミーリング１５０の間に構成される。このように、クラックストップトレンチ（第二の溝１５２）はダミーリング１５０でその内周および外周を囲まれた構成となるため、クラックストップトレンチ（第二の溝１５２）のみが形成された場合と比べて、ダイシング時の目印として効果的に機能する。
以上のように、従来の方法と比べて工程数や製造コストを増やすことなく、ボンディングパッド開口部１７０ａ形成と同一の工程で、クラックストップトレンチ（第二の溝１５２）を形成することができる。そのため、少ない工程で半導体装置の耐湿性低下および品質の低下を防ぐことが可能となる。なお、ダミーリング１５０の形状およびカバー絶縁膜１１２の膜厚は、製品の加工コストおよび信頼性を損ねない範囲内で調整可能である。
１…半導体ウエハ、１００…基板、１０１ｂ…層間絶縁膜、１０２…第一のシリコン窒化膜、１０３…第一の層間膜、１０４…第一の配線、１０５…第一の拡散防止絶縁膜、１１０…第一の配線構造、１０６…第二の層間絶縁膜、１０７…第二の配線、１０８…第二の拡散防止絶縁膜、１２０…第二の配線構造、１０９…第三の層間絶縁膜、１１１…第三の配線、１１１ｂ…第三の配線下部、１１１ｃ…第三の配線上部、１２１…多層配線構造、１３０…第三の配線構造、１１２…カバー絶縁膜、１１４…凸部、１１４ａ…第一の凸部、１１４ｂ…第二の凸部、１４０…ダイシールリング、１５０…ダミーリング、１５０ａ…第一のダミーリング、１５０ｂ…第二のダミーリング、１５１…第一の溝、１５２…第二の溝、１７０…ボンディングパッド、１７０ａ…ボンディングパッド開口部、Ａ…チップ領域、Ｂ…ヒューズ素子形成領域、Ｃ…ダイシング領域

Claims (14)

  1. 半導体基板と、前記半導体基板上に形成された多層配線構造とを少なくとも具備してなり、前記多層配線構造がチップ領域とヒューズ素子形成領域およびダイシング領域とに渡って形成されてなる半導体ウエハにおいて、
    前記多層配線構造が、Ｌｏｗ−Ｋ膜を含む層間絶縁膜および複数の配線とから少なくとも構成され、
    前記チップ領域に位置する前記多層配線構造上には、前記配線で構成されたボンディングパッドが形成される一方、前記ダイシング領域には、前記多層配線構造が一部除去されることによって形成された二本以上が並行して並ぶダミーリングおよび、前記ダミーリング間に形成された、クラックストップトレンチとなる溝部が設けられていることを特徴とする半導体ウエハ。
  2. 前記溝部が少なくとも前記Ｌｏｗ−Ｋ膜を分断していることを特徴とする請求項１に記載の半導体ウエハ。
  3. 前記多層配線構造の最上層の前記配線が、前記ダミーリングを構成する前記配線の高さの０．５倍以上の膜厚のカバー絶縁膜により覆われていることを特徴とする請求項１に記載の半導体ウエハ。
  4. 前記ダミーリング同士の間隔が、前記ダミーリングを構成する前記配線の高さの０．５倍〜２．５倍であることを特徴とする請求項１に記載の半導体ウエハ。
  5. 請求項１乃至請求項４の何れか一項に記載の半導体ウエハのダイシング領域において分断された半導体チップが搭載された半導体装置。
  6. チップ領域とヒューズ素子形成領域およびダイシング領域とを有する半導体基板を準備する工程と、
    前記半導体基板上の前記チップ領域と前記ヒューズ素子形成領域と前記ダイシング領域とに渡り、Ｌｏｗ−Ｋ膜を含む層間絶縁膜および複数の配線とからなる多層配線構造を形成する工程と、
    前記ダイシング領域の前記多層配線構造上に平行して並ぶ二本以上の凸部を形成する工程と、
    前記凸部をマスクにして、前記多層配線構造をエッチングすることにより、前記ダイシング領域にクラックストップトレンチとなる溝部を形成する工程と、を具備してなることを特徴とする半導体ウエハの製造方法。
  7. 前記多層配線構造をエッチングする工程において、少なくとも前記Ｌｏｗ−Ｋ膜を除去することを特徴とする請求項６に記載の半導体ウエハの製造方法。
  8. 前記凸部を形成する工程において、前記凸部は、前記チップ領域上の前記多層配線構造上に形成されるボンディングパッドと同時に形成されることを特徴とする請求項６に記載の半導体ウエハの製造方法。
  9. 前記凸部上を覆うように、前記凸部の高さの０．５倍以上の膜厚のカバー絶縁膜を形成することを特徴とする請求項６に記載の半導体ウエハの製造方法。
  10. 前記凸部同士の間隔を、前記凸部の高さの０．５倍〜２．５倍で形成することを特徴とする請求項６に記載の半導体ウエハの製造方法。
  11. ヒューズ素子形成領域と、ダイシング領域とを有する半導体基板を準備する工程と、
    前記半導体基板上に第一の層間絶縁膜を形成する工程と、
    前記ヒューズ素子形成領域の前記第一の層間絶縁膜内にヒューズ素子を形成する工程と、
    前記ヒューズ素子及び前記第一の層間絶縁膜上に第二の層間絶縁膜を形成する工程と、
    前記ダイシング領域の前記第二の層間絶縁膜上に、所定の間隔で配置された第一及び第二の凸部を形成する工程と、
    前記第一及び第二の凸部をエッチングマスクとして、前記ヒューズ素子形成領域の前記第二の層間絶縁膜の一部をエッチング除去すると共に、前記第一の凸部と前記第二の凸部との間に位置する前記第一の層間絶縁膜及び前記第二の層間絶縁膜をエッチング除去する工程と、を有することを特徴とする半導体ウエハの製造方法。
  12. 前記第一の層間絶縁膜は、Ｌｏｗ-k膜あるいはシリコン酸化膜とＬｏｗ-k膜の積層膜であることを特徴とする請求項１１に記載の半導体ウエハの製造方法。
  13. 前記第一の凸部と前記第二の凸部の間隔は、前記第一及び前記第二の凸部の高さの０．５倍〜２．５倍であることを特徴とする請求項１１に記載の半導体ウエハの製造方法。
  14. 前記第１及び第二の凸部を形成する工程の後に、前記第一及び第二の凸部を含む前記半導体基板上に、前記第一及び第二の凸部の高さの０．５倍以上の膜厚を有するカバー絶縁膜を形成する工程を有することを特徴とする請求項１１に記載の半導体ウエハの製造方法。
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