JP5895729B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の製造プロセスでは、一枚のウェーハ上に複数の製品領域を同時に形成し、その後、ウェーハを製品領域毎に切断して複数の製品チップを得る。ウェーハ上の複数の製品領域間にはスクライブ領域が設けられており、スクライブ領域に沿って個々の製品チップに切断される。

ウェーハを切断して個々の製品チップに分割する際に受ける機械的衝撃によって製品領域がダメージを受けるのを防止するために、スクライブ領域にはある程度の広さが必要である。一方、スクライブ領域が広くなるほどに一枚のウェーハから得られる製品チップの数が減少し、ひいては製品チップあたりの製造コストが増加するため、スクライブ領域は可能な限り狭いことが望ましい。

特開平０４−１５７７２８号公報 特開２００６−０９３４０７号公報 特開２００９−１２３７３３号公報

このような観点から本願発明者は鋭意検討を行い、スクライブ領域にクラック防御リングを設けてスクライブ領域を狭めることに想到した。しかしながら、クラック防御リングを設けた構造において、ウェーハプロセス後にめっきによる配線形成プロセスを採用した場合、めっきによる導電膜の形成の際に不具合が生じること初めて明らかとなった。

本発明の目的は、ウェーハプロセス後にめっきによる配線形成プロセスを採用した際にも不具合が生じることなく狭スクライブ構造を実現しうる半導体装置の製造方法を提供することにある。

実施形態の一観点によれば、半導体基板の製品領域上に第１の配線構造体を形成し、前記製品領域の周囲に配置されたスクライブ領域上に第２の配線構造体を形成する工程と、前記第１の配線構造体及び前記第２の配線構造体が形成された前記半導体基板上に、前記第１の配線構造体及び前記第２の配線構造体を覆う絶縁膜を形成する工程と、前記絶縁膜を形成する工程の後、前記第１の配線構造体を露出する第１の開口部と、前記第２の配線構造体を露出する第２の開口部と、前記半導体基板の端部領域を露出する第３の開口部とを形成する工程と、前記絶縁膜上、前記第１の開口部内、前記第２の開口部内及び前記第３の開口部内の前記半導体基板上に、第１の導電膜を形成する工程と、電解めっきにより、前記第１の導電膜をシードとして前記第１の導電膜上に第２の導電膜を形成する工程とを有する半導体装置の製造方法が提供される。

開示の半導体装置の製造方法によれば、第２の配線構造体の形成部分においてシード層である第１の導電膜が途切れた場合にも、製品領域内の第１の導電膜をシードとして第２の導電膜を形成することができる。

図１は、ウェーハプロセス終了後の半導体ウェーハの構造を示す平面図（その１）である。 図２は、ウェーハプロセス終了後の半導体ウェーハの構造を示す平面図（その２）である。 図３は、クラック防御リングを説明する概略断面図である。 図４は、一実施形態による半導体装置の構造を示す概略断面図である。 図５は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図６は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図７は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１０は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１２は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１３は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図１４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図１５は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図１６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 図２１は、一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。 図２２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。 図２３は、電解めっきによる導電膜の形成方法を説明する図（その１）である。 図２４は、電解めっきによる導電膜の形成方法を説明する図（その２）である。 図２５は、一実施形態による半導体装置の製造方法の効果を示す図である。 図２６は、ウェーハ端部領域に絶縁膜が形成されている場合の課題を説明する図である。

一実施形態による半導体装置及びその製造方法について図１乃至図２６を用いて説明する。

図１及び図２は、ウェーハプロセス終了後の半導体ウェーハの構造を示す平面図である。図３は、クラック防止リングを説明する概略断面図である。図４は、本実施形態による半導体装置の構造を示す概略断面図である。図５乃至図２２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２３及び図２４は、電解めっきによる導電膜の形成方法を説明する図である。図２５は、本実施形態による半導体装置の製造方法の効果を示す図である。図２６は、ウェーハ端部領域に絶縁膜が形成されている場合の課題を説明する図である。

はじめに、本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。

図１に示すように、ウェーハプロセス終了後のウェーハ１００上には、複数の製品領域１０２がマトリクス状に設けられている。製品領域１０２間には、ウェーハ１００を切断して各製品領域１０２を分離するためのスクライブ領域１０４が設けられている。図１及び図２には、スクライブ領域１０４の中心線（スクライブセンター）を一点鎖線で表している。スクライブ領域１０４の製品領域１０２とスクライブセンターとの間には、半導体ウェーハ１００をダイシングする際に製品領域１０２内部にクラックが伝搬するのを防止するためのクラック防御リング１０６が設けられている。図１には、クラック防御リング１０６を点線で表している。クラック防御リング１０６は、図１及び２に示すように、各製品領域１０２を囲うように、スクライブ領域１０４にリング状に配置されている。なお、ウェーハ１００の周辺領域（ウェーハ端部領域１０８）には、デバイスパターンは形成されない。

クラック防御リング１０６は、例えば図３に示すように、製品領域１０２内に形成される配線層１１０と同時に形成される導電層を積層してなる構造体である。クラック防御リング１０６よりも製品領域１０２側の層間絶縁膜１１２及びカバー絶縁膜１１４には、クラック防御リング１０６に近接して開口部１１６が設けられている。

ダイシング時に生じたクラック１１８が層間絶縁膜１１２を伝搬してクラック防御リング１０６に達すると、クラック１１８はクラック防御リング１０６の表面に沿って伝搬し、開口部１１６より開放される。これにより、クラック１１８がより製品領域１０２側に伝搬するのを抑制することができる。クラック防御リング１０６を例えば図３に示すように複数本（図では２本）設ければ、クラック１１２が製品領域１０２に伝搬するのを更に抑制することができる。

クラック防御リング１０６を設けることにより、ダイシングの際のクラックの伝搬を効果的に抑制することができ、スクライブ領域１０４を狭めることが可能となる。これにより、一枚のウェーハ１００から得られるチップ数を増やすことができ、一チップあたりの製造コストを下げることができる。

クラック防御リングを有する半導体装置のより具体的な一例について、図４を用いて説明する。図４に示す半導体装置は、スクライブ領域１０４に上述のクラック防御リング１０６を有するとともに、ウェーハプロセスで形成される最上層のパッド電極上にＷＬＣＳＰ（Wafer Level Chip Size Package）用の再配線層を更に有するものである。図４は、ＷＬＣＳＰ用の再配線プロセスの後、ウェーハ１００のダイシング前の状態を示したものである。

シリコン基板１０には、活性領域を確定する素子分離絶縁膜１２が形成されている。製品領域１０２の活性領域には、トランジスタ１４が形成されている。

トランジスタが形成されたシリコン基板１０上には、シリコン基板１０に接続されたコンタクトプラグ２０が埋め込まれた層間絶縁膜１６が形成されている。コンタクトプラグ２０が埋め込まれた層間絶縁膜１６上には、第１層目の配線層２４が埋め込まれた層間絶縁膜２２が形成されている。

配線層２４が埋め込まれた層間絶縁膜２２上には、第２層目の配線層２８が埋め込まれた層間絶縁膜２６が形成されている。

配線層２８が埋め込まれた層間絶縁膜２６上には、第３層目の配線層３２が埋め込まれた層間絶縁膜３０が形成されている。

配線層３２が埋め込まれた層間絶縁膜３０上には、第４層目の配線層３６が埋め込まれた層間絶縁膜３４が形成されている。

配線層３６が埋め込まれた層間絶縁膜３４上には、第５層目の配線層４０が埋め込まれた層間絶縁膜３８が形成されている。

配線層４０が埋め込まれた層間絶縁膜３８上には、第６層目の配線層４４が埋め込まれた層間絶縁膜４２が形成されている。

配線層４４が埋め込まれた層間絶縁膜４２上には、第７層目の配線層４８が埋め込まれた層間絶縁膜４６が形成されている。

配線層４８が埋め込まれた層間絶縁膜４６上には、第８層目の配線層５２が埋め込まれた層間絶縁膜５０が形成されている。

配線層５２が埋め込まれた層間絶縁膜５０上には、第９層目の配線層５６が埋め込まれた層間絶縁膜５４が形成されている。

配線層５６が埋め込まれた層間絶縁膜５４上には、配線層５６に接続されたコンタクトプラグ６２が埋め込まれた層間絶縁膜５８が形成されている。

コンタクトプラグ６２が埋め込まれた層間絶縁膜５８上には、第１０層目の配線層６４が形成されている。

第１層目の配線層２４から第１０層目の配線層６４により、製品領域１０２には、所定の回路を形成するための配線が形成されている。製品領域１０２に形成する配線には、第１０層目の配線層６４から第１層目の配線層２４を介してシリコン基板１０に接続される配線１２０が含まれる。このような配線１２０としては、例えば、シリコン基板１０を電源電圧や基準電圧に接続するための電源配線等が挙げられる。また、製品領域１０２の周縁部には、第１層目の配線層２４から第１０層目の配線層６４の積層体により、耐湿リング１２２が形成されている。また、スクライブ領域１０４には、第１層目の配線層２４からコンタクトプラグ６２までの積層体により、クラック防御リング１０６が形成されている。

なお、本明細書では、配線層を積層して形成される構造体を、配線構造体と表現することがある。クラック防御リング１０６や耐湿リング１２２は、半導体装置の動作時に電気的な経路として用いられるものではないが、配線材料を用いて形成されるものであり、配線１２０と同様、配線構造体と表現することがある。

配線層６４が形成された層間絶縁膜５８上には、カバー絶縁膜６６が形成されている。カバー絶縁膜６６には、配線層６４により形成されたパッド電極（例えば、配線１２０の配線層６４）を露出するパッド開口部６８が形成されている。また、カバー絶縁膜６６及び層間絶縁膜５４，５８には、ダイシング時に発生するクラックを開放するための開口部７０が形成されている。

パッド開口部６８が形成されたカバー絶縁膜６６上には、パッド開口部６８を介して配線層６４に接続された配線層７８が形成されている。配線層７８上には、めっきシード層８８、Ｎｉ膜９２及びＳｎＡｇ膜９４との積層構造よりなるパッドメッキ層９６が形成されている。

なお、本実施形態による半導体装置の一つの特徴として、ウェーハ端部領域１０８の層間絶縁膜１６，２２，２６，３０，３４，３８，４２，４６，５０，５４，５８及びカバー絶縁膜６６が除去されていることが挙げられる。これは、配線層６４に接続されるＷＬＣＳＰ用の再配線層を電解めっきにより形成するためである。

次に、本実施形態による半導体装置の製造方法について図５乃至図２６を用いて説明する。

まず、シリコン基板１０上に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離絶縁膜１２を形成する。これにより、製品領域１０２に所定の活性領域を確定するとともに、スクライブ領域１０４にクラック防御リング１０６の一部を構成する素子分離パターンを形成する。ウェーハ端部領域１８には、素子分離絶縁膜１２は形成されない。

クラック防御リング１０６を構成する素子分離パターンの幅は、特に限定されるものではないが、例えば〜２μｍ程度であり、典型的には１μｍ程度である。素子分離絶縁膜１２の深さは、特に限定されるものではないが、例えば、製品領域１０２に形成する素子分離絶縁膜１２の深さと同じ３２０ｎｍ程度とすることができる。

なお、図にはクラック防御リング１０２を一列設ける場合の例を示すが、例えば図３に示したように、製品領域１０２を囲うように複数列のクラック防御リング１０６を設けるようにしてもよい。

また、素子分離絶縁膜１２は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）プロセスにより形成してもよい。

次いで、素子分離絶縁膜１２により確定された製品領域１０２の活性領域に、周知のトランジスタ形成プロセスにより、トランジスタ１４を形成する（図５（ａ））。

次いで、トランジスタ１４が形成されたシリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚３０ｎｍ程度のＳｉＮ膜と例えば膜厚７００ｎｍ程度のＰＳＧ（Phospho-Silicate Glass）膜とを堆積し、層間絶縁膜１６を形成する。

次いで、ＣＭＰ（Chemical Mechanical Polishing）法等の周知の平坦化技術により、層間絶縁膜１６の表面を平坦化する。この平坦化により、層間絶縁膜１６の膜厚は、例えば〜４５０ｎｍ程度となる。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜１６に、シリコン基板１０に達するコンタクトホール１８を形成する。

次いで、例えばＣＶＤ法等により、例えば膜厚１０ｎｍ程度のＴｉ（チタン）膜と、例えば膜厚１０ｎｍ程度のＴｉＮ（窒化チタン）膜と、例えば膜厚２００ｎｍ程度のＷ（タングステン）膜とを順次堆積する。

次いで、ＣＭＰ法等により、層間絶縁膜１６上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去し、コンタクトホール１８内に埋め込まれたコンタクトプラグ２０を形成する（図５（ｂ））。スクライブ領域１０４には、クラック防御リング１０６の一部を構成するリング状のビアパターンを形成する。クラック防御リング１０６を構成するコンタクトプラグ２０の幅は、特に限定されるものではないが、例えば０．１μｍ程度である。

次いで、コンタクトプラグ２０が埋め込まれた層間絶縁膜１６上に、例えばＣＶＤ法により、例えば膜厚３０ｎｍ程度のＳｉＣ膜と、例えば膜厚１３０ｎｍ程度のＳｉＯＣ膜と、例えば膜厚１００ｎｍ程度のＴＥＯＳ膜とを堆積し、層間絶縁膜２２を形成する。

次いで、周知のシングルダマシン法により、層間絶縁膜２２に埋め込まれたＣｕよりなる第１層目の配線層２４を形成する（図６（ａ））。スクライブ領域１０４には、クラック防御リング１０６の一部を構成するリング状の配線パターンを形成する。クラック防御リング１０６を構成する配線パターンの幅は、特に限定されるものではないが、例えば〜４μｍ程度である。

次いで、配線層２４が埋め込まれた層間絶縁膜２２上に、例えばＣＶＤ法により、例えば膜厚６０ｎｍ程度のＳｉＣ膜と、例えば膜厚４５０ｎｍ程度のＳｉＯＣ膜と、例えば膜厚１００ｎｍのＴＥＯＳ膜とを堆積し、層間絶縁膜２６を形成する。

次いで、周知のデュアルダマシン法により、層間絶縁膜２６に埋め込まれた第２層目の配線層２８を形成する。配線層２８は、配線層２４に接続されたビア部と、ビア部上に形成された配線部とを含む。ビア部の高さは例えば３３５ｎｍ程度であり、配線部の高さは例えば２７５ｎｍ程度である。スクライブ領域１０４には、クラック防御リング１０６の一部を構成するリング状の配線パターンを形成する。クラック防御リング１０６を構成する配線パターンのサイズは、特に限定されるものではないが、ビア部の幅が例えば０．０９μｍ程度、配線部の幅が例えば〜４μｍ程度である。

なお、配線層２８を埋め込む配線溝及びビアホールを形成する際、ウェーハ端部領域１０８の層間絶縁膜２６は、同時に除去する。また、配線層２８の形成後、ウェーハ端部領域１０８に残留する配線材料のＣｕは、薬液で除去する（図６（ｂ））。

次いで、配線層２８が埋め込まれた層間絶縁膜２６上に、層間絶縁膜２６及び配線層２８の形成方法と同様にして、層間絶縁膜３０及び層間絶縁膜３０に埋め込まれた第３層目の配線層３２を形成する。また、配線層３２が埋め込まれた層間絶縁膜３０上に、層間絶縁膜３４及び層間絶縁膜３４に埋め込まれた第４層目の配線層３６を形成する。また、配線層３６が埋め込まれた層間絶縁膜３４上に、層間絶縁膜３８及び層間絶縁膜３８に埋め込まれた第５層目の配線層４０を形成する（図７）。

次いで、配線層４０が埋め込まれた層間絶縁膜３８上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍ程度のＳｉＣ膜と、例えば膜厚９２０ｎｍ程度のＳｉＯＣ膜と、例えば膜厚３０ｎｍ程度のＴＥＯＳ膜とを堆積し、層間絶縁膜４２を形成する。

次いで、周知のデュアルダマシン法により、層間絶縁膜４２に埋め込まれた第６層目の配線層４４を形成する。配線層４４は、配線層４０に接続されたビア部と、ビア部上に形成された配線部とを含む。ビア部の高さは例えば５００ｎｍ程度であり、配線部の高さは例えば５００ｎｍ程度である。スクライブ領域１０４には、クラック防御リング１０６の一部を構成するリング状の配線パターンを形成する。クラック防御リング１０６を構成する配線パターンのサイズは、特に限定されるものではないが、ビア部の幅が例えば０．２８μｍ程度、配線部の幅が例えば〜４μｍ程度である。

なお、配線層４４を埋め込む配線溝及びビアホールを形成する際、ウェーハ端部領域１０８の層間絶縁膜４２は、同時に除去する。また、配線層４４の形成後、ウェーハ端部領域１０８に残留する配線材料のＣｕは、薬液で除去する（図８）。

次いで、配線層４４が埋め込まれた層間絶縁膜４２上に、層間絶縁膜４２及び配線層４４の形成方法と同様にして、層間絶縁膜４６及び層間絶縁膜４６に埋め込まれた第７層目の配線層４８を形成する（図９）。

次いで、配線層４８が埋め込まれた層間絶縁膜４６上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍ程度のＳｉＣ膜と、例えば膜厚１５００ｎｍ程度のＳｉＯ膜とを堆積し、層間絶縁膜５０を形成する。

次いで、周知のデュアルダマシン法により、層間絶縁膜５０に埋め込まれた第８層目の配線層５２を形成する。配線層５２は、配線層４８に接続されたビア部と、ビア部上に形成された配線部とを含む。ビア部の高さは例えば８００ｎｍ程度であり、配線部の高さは例えば８００ｎｍ程度である。スクライブ領域１０４には、クラック防御リング１０６の一部を構成するリング状の配線パターンを形成する。クラック防御リング１０６を構成する配線パターンのサイズは、特に限定されるものではないが、ビア部の幅が例えば０．４２μｍ程度、配線部の幅が例えば〜４μｍ程度である。

なお、配線層５２を埋め込む配線溝及びビアホールを形成する際、ウェーハ端部領域１０８の層間絶縁膜５０は、同時に除去する。また、配線層５２の形成後、ウェーハ端部領域１０８に残留する配線材料のＣｕは、薬液で除去する（図１０）。

次いで、配線層５２が埋め込まれた層間絶縁膜５０上に、層間絶縁膜５０及び配線層５２の形成方法と同様にして、層間絶縁膜５４及び層間絶縁膜５４に埋め込まれた第９層目の配線層５６を形成する（図１１）。

次いで、配線層５６が埋め込まれた層間絶縁膜５４上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍ程度のＳｉＣ膜と、例えば膜厚１２００ｎｍ程度のＳｉＯ膜とを堆積し、層間絶縁膜５８を形成する。

次いで、例えばＣＭＰ法により、層間絶縁膜５８の表面を３００ｎｍ〜４００ｎｍ程度研磨して平坦化する。これにより、層間絶縁膜５８の膜厚は〜１μｍ程度となる。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５８に、配線層５６に達するビアホール６０を形成する。

次いで、例えばＣＶＤ法等により、例えば膜厚１０ｎｍ程度のＴｉ膜と、例えば膜厚１０ｎｍ程度のＴｉＮ膜と、例えば膜厚２００ｎｍ程度のＷ膜とを順次堆積する。

次いで、ＣＭＰ法等により、層間絶縁膜５８上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去し、ビアホール６０内に埋め込まれたコンタクトプラグ６２を形成する。スクライブ領域１０４には、クラック防御リング１０６の一部を構成するリング状のビアパターンを形成する。クラック防御リング１０６を構成するコンタクトプラグ６２の幅は、特に限定されるものではないが、例えば０．４μｍ程度である。

なお、ビアホール６０を形成する際、ウェーハ端部領域１０８の層間絶縁膜５８は、同時に除去する。また、コンタクトプラグ６２の形成後、ウェーハ端部領域１０８に残留する配線材料は、薬液で除去する（図１２）。

次いで、周知のＡｌ配線形成プロセスにより、層間絶縁膜５８上に、コンタクトプラグ６２に接続された第１０層目の配線層６４を形成する。配線層６４の膜厚は、特に限定されるものではないが、例えば１１００ｎｍ程度である。なお、配線層６４を形成する際、ウェーハ端部に配線材料のＡｌは残さない。

こうして、製品領域１０２に、第１層目の配線層２４から第１０層目の配線層６４により、所定の配線を形成する。製品領域１０２に形成する配線には、第１０層目の配線層６４から第１層目の配線層２４を介してシリコン基板１０に接続される配線１２０が含まれる。このような配線１２０としては、例えば、シリコン基板１０に電源電圧や基準電圧を印加するための電源配線等が挙げられる。また、製品領域１０２の周縁部には、第１層目の配線層２４から第１０層目の配線層６４までの積層体により、耐湿リング１２２が形成される。また、スクライブ領域１０４には、第１層目の配線層２４から第１０層目の配線層６４までの積層体により、クラック防御リング１０６が形成される（図１３）。

次いで、配線層６４が形成された層間絶縁膜５８上に、例えばＣＶＤ法により、例えば膜厚１４００ｎｍ程度のＳｉＯ膜と、例えば膜厚５００ｎｍ程度のＳｉＮ膜とを堆積し、パッシベーション用のカバー絶縁膜６６を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、カバー絶縁膜６６に、配線層１２０に達するパッド開口部６８を形成する。この際、スクライブ領域１０４には、クラック防御リング１０６に接して製品領域１０２側に、例えば幅が３μｍ程度の開口部７０を形成する。開口部７０は、パッド開口部６８におけるコンタクトを確保するためのオーバーエッチングにより、例えば層間絶縁膜５４にまで達するように形成される。

この際、開口部７０内に下層のＣｕ配線（配線層５６，５２等）が露出しないように、配線層６４の製品領域１０２側の端部は、下層のＣｕ配線の製品領域１０２側の端部よりも製品領域１０２側に配置しておく。より製品領域１０２側の目安は、Ａｌ配線（配線層６４）の出来上がり幅の１０％と下層のＣｕ配線（配線層５６，５２等）との位置ずれによる各変動分の２乗和程度以上とする。例えば、Ｃｕ配線幅を２μｍとした場合、Ａｌ配線の製品領域１０２側の端部は、Ｃｕ配線の製品領域１０２側の端部より、配線層幅変動及び位置ずれによる変動を考慮した分だけ（例えば０．３μｍ程度）、製品領域１０２側に配置される。Ｃｕ配線が露出しないようにするのは、Ｃｕが露出していると製造装置のチャンバを汚染する虞があるからである。

また、パッド開口部６８及び開口部７０の形成の際、ウェーハ端部領域１０８の層間絶縁膜２２，１６を除去する。これにより、ウェーハ端部領域１０８には、シリコン基板１０が露出する（図１４）。なお、本明細書では、ウェーハ端部領域１０８に形成するシリコン基板１０の露出部分を、開口部と表現することもある。

こうして、一連のウェーハプロセスを完了する。

次いで、所定の動作試験を行った後、ＷＬＣＳＰ（Wafer Level Chip Size Package）用の再配線プロセスを行い、バンプ形成用の再配線を行う。

まず、製品領域１０２のカバー絶縁膜６６上に、必要に応じてポリイミド膜７２を形成する。ポリイミド膜７２は、スクライブ領域１０２及びウェーハ端部領域１０８には形成しない（図１５）。

次いで、例えばスパッタ法等により、Ｔｉ膜とＣｕ膜とを堆積し、Ｃｕ／Ｔｉ構造のシードメタル層７４を形成する。この際、ウェーハ端部領域１０８にはシリコン基板１０が露出しているため、ウェーハ端部領域１０８ではシードメタル層７４がシリコン基板１０上に直に形成される（図１６）。

次いで、フォトリソグラフィにより、配線層６４に接続される配線層８０の形成予定領域を露出するフォトレジスト膜７６を形成する。ウェーハ端部領域１０８には、フォトレジスト膜７６を形成しない（図１７）。

次いで、シードメタル層７４をシードとして及びフォトレジスト膜７６をマスク膜として、電解めっき法により、フォトレジスト膜７６で覆われていない領域のシードメタル層７４上に、Ｃｕ膜７８を形成する（図１８）。

次いで、フォトレジスト膜７６を除去した後、Ｃｕ膜７８が形成されていない領域のシードメタル層７４をドライエッチングにより除去し、引き続きアルカリ薬液処理による表面処理を実施する。これにより、シードメタル層７４とＣｕ膜７８との積層膜よりなる配線層８０を形成する。ウェーハ端部領域１０８に残留する配線材料は、配線８０の形成後、薬液で除去する。

この際、シードメタル層７４の除去と同時に、スクライブ領域１０４の開口部７０内に露出しているクラック防御リング１０６のアルミよりなる最上層の配線層６４も除去される。これにより、配線層６４が除去された領域のカバー絶縁膜６６には、庇状に張り出したオーバーハング形状８２が形成される。（図１９）。

次いで、ポリイミド膜７２上及び配線層８０上に、配線層８０のバンプ形成予定領域に開口部８６を有するポリイミド膜８４を形成する。ポリイミド膜８４は、スクライブ領域１０４及びウェーハ端部領域１０８には形成しない。

次いで、配線層８０の表面の自然酸化膜を還元除去した後、例えばスパッタ法等によりＴｉ膜とＣｕ膜とを堆積し、Ｃｕ／Ｔｉ構造のシードメタル層８８を形成する。この際、クラック防御リング１０６の配線層６４を除去した部分では、絶縁膜６６がオーバーハング形状８２となっているため、シードメタル層８８が不連続となる（図２０）。

次いで、フォトリソグラフィにより、バンプの形成予定領域を露出するフォトレジスト膜９０を形成する。

次いで、シードメタル層８８をシードとして及びフォトレジスト膜９０をマスク膜として、電解めっき法により、フォトレジスト膜９０で覆われていない領域のシードメタル層８８上に、Ｎｉ膜９２と、ＳｎＡｇ膜９４とを成長する（図２１）。

電解めっき法による導電膜の形成の際、ウェーハ１００は、ウェーハホルダ１３０に保持される（図２３（ａ），（ｂ）参照）。ウェーハ１００を保持したウェーハホルダ１３０は、電極板１３４と対向するようにめっき液１３２内に浸漬される（図２４参照）。そして、電極板１３４を陽極、ウェーハ１００を陰極として、電極板１３４とウェーハ１００との間に電圧を印加することにより、ウェーハ１００上に導電膜が成長される。このとき、ウェーハ１００へは、ウェーハホルダ１３０からウェーハ端部領域１０８を介して所定の電圧が印加される。

しかしながら、前述のように、クラック防御リング１０６の形成部分では開口部７０内でシードメタル層８８が不連続となっているため、ウェーハ端部領域１０８からシードメタル層８８を介した経路でウェーハ１００の表面全体に電圧を印加することはできない。具体的には、クラック防御リング１０６は製品領域１０２を囲うように形成されているため（図２参照）、製品領域１０２内に形成されたシードメタル層８８に、ウェーハ端部領域１０８からシードメタル層８８を介した経路で電圧を印加することはできない。

この点、本実施形態による半導体装置の製造方法では、ウェーハ端部領域１０８の層間絶縁膜１６〜５８及びカバー絶縁膜６６を除去しているため、シードメタル層８８はウェーハ端部領域１０８においてウェーハ１００に電気的に接続される。このため、ウェーハホルダ１３０に印加された電圧は、ウェーハ端部領域１０８に形成されたシードメタル層８８を介して、ウェーハ１００に印加される。

製品領域１０２には、前述のように、第１０層目の配線層６４から第１層目の配線層２４を介してシリコン基板１０に接続される配線１２０が含まれる。したがって、ウェーハ端部領域１０８に形成されたシードメタル層８８を介してウェーハ１００に印加された電圧は、配線１２０を介して製品領域１０２のシードメタル層８８に印加される。これにより、製品領域１０２に形成されたシードメタル層８８上に、バンプめっき層９６を形成することができる（図２５参照）。なお、図２５では、簡略化のため、配線層を３層構造としているとともに、再配線層８０やフォトレジスト膜９０等の記載を省略している。

これに対し、ウェーハ端部領域１０８に層間絶縁膜１６〜５８及びカバー絶縁膜６６を残存した場合には、例えば図２６に示すように、ウェーハ端部領域１０８においてシードメタル層８８とウェーハ１００とは電気的に接続されない。このため、シードメタル層８８を介したウェーハホルダ１３０からの電気的経路はスクライブ領域１０４の開口部７０内で途切れ、製品領域１０２内のシードメタル層８８には電圧を印加できず、バンプめっき層９６を成長することはできない。また、ウェーハ１００の裏面は、ウェーハプロセス中の熱酸化等によって絶縁膜で覆われており、ウェーハホルダ１３０からの電気的経路として利用することはできない。

次いで、熱処理を行い、ＳｎＡｇ膜９４をリフローする。

次いで、フォトレジスト膜９０を除去した後、Ｎｉ膜９２及びＳｎＡｇ膜９４が形成されていない領域のシードメタル層８８をドライエッチングにより除去し、引き続きアルカリ薬液処理を実施することで、バンプの形成予定領域を分離する。これにより、配線層８０に接続されたバンプめっき層９６を形成する。ウェーハ端部領域１０８に残留する配線材料は、バンプめっき層９６の形成後、薬液で除去する（図２２）。

この後、所定の動作試験を行った後、ウェーハ１００をダイシングし、バンプ形成工程等を経て、半導体装置を完成する。

このように、本実施形態によれば、ウェーハ端部領域にシードメタル層を電気的に接続するので、クラック防御リングの形成部分においてシードメタル層が途切れた場合にも、製品領域内のシードメタル層をシードとしてめっき膜を形成することができる。また、クラック防御リングを設けることによりスクライブ領域を狭めることができ、ウェーハ１枚あたりの製品チップの収量を増加することができる。これにより、製品チップあたりの製造コストを低廉化することができる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、クラックを開放するための開口部７０内に形成されるオーバーハング形状８２によってシードメタル層８８が不連続になることによる課題を解決する方法を示したが、上記実施形態で解決できる課題はこれに限定されるものではない。例えば、図１６に示す工程において、開口部７０内はシードメタル層７４によって切れ目なく覆われているが、開口部７０のアスペクト比が大きい場合や成膜条件の変動等によっては、シードメタル層７４が開口部７０内で途切れることも想定される。このような場合には、Ｃｕ膜７８の成長過程において、Ｎｉ膜９２及びＳｎＡｇ膜９４の成長の際と同様の課題が生じる。上記実施形態による半導体装置の製造方法では、シードメタル層７４がウェーハ端部領域１０８においてシリコン基板１０に電気的に接続されるように形成しているため、シードメタル層７４を介してシリコン基板１０にめっき用の電圧を印加することができる。これにより、配線１２０を介して製品領域１０２のシードメタル層７４にめっき用の電圧を印加し、製品領域１０２のシードメタル層７４上にＣｕ膜７８を成長することができる。

また、ウェーハ端部領域１０８の層間絶縁膜及びカバー絶縁膜を除去する時期は、上記実施形態に記載の時期に限定されるものではない。少なくとも、ウェーハプロセスが完了した段階（図１４に示す段階）までに、ウェーハ端部領域１０８の層間絶縁膜及びカバー絶縁膜を除去してシリコン基板１０を露出するようにすればよい。例えば、層間絶縁膜及びカバー絶縁膜の除去は一度に行ってもよいし、複数の工程で行ってもよい。また、パッド開口部６８及び開口部７０の形成は、層間絶縁膜及びカバー絶縁膜の除去とは別に行ってもよい。

また、上記実施形態では、電源配線（配線１２０）上に形成されるバンプメッキ層９６のみを示したが、任意の配線に接続されるバンプメッキ層９６についても同様に形成することができる。

また、上記実施形態では、１０層の金属配線層により多層配線層を形成する場合を示したが、配線層数は、これに限定されるものではない。半導体装置に必要とされる配線層の層数に応じて適宜増減することができる。

また、上記実施形態に記載した構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

１０…シリコン基板
１２…素子分離絶縁膜
１４…トランジスタ
１６，２２，２６，３０，３４，３８，４２，４６，５０，５４，５８…層間絶縁膜
１８，６０…コンタクトホール
２０，６２…コンタクトプラグ
２４，２８，３２，３６，４０，４４，４８，５２，５６，６４，８０…配線層
６６…カバー絶縁膜
６８…パッド開口部
７０，８６…開口部
７２，８４…ポリイミド膜
７４，８８…シードメタル層
７６，９０…フォトレジスト膜
７８…Ｃｕ膜
８２…オーバーハング形状
９２…Ｎｉ膜
９４…ＳｎＡｇ膜
９６…バンプメッキ層
１００…ウェーハ
１０２…製品領域
１０４…スクライブ領域
１０６…クラック防御リング
１０８…ウェーハ端部領域
１１０…配線層
１１２…層間絶縁膜
１１４…カバー絶縁膜
１１６…開口部
１１８…クラック
１２０…配線
１２２…耐湿リング
１３０…ウェーハホルダ
１３２…めっき液
１３４…電極板

Claims (6)

1. 半導体基板の製品領域上に第１の配線構造体を形成し、前記製品領域の周囲に配置されたスクライブ領域上に第２の配線構造体を形成する工程と、
   前記第１の配線構造体及び前記第２の配線構造体が形成された前記半導体基板上に、前記第１の配線構造体及び前記第２の配線構造体を覆う絶縁膜を形成する工程と、
   前記絶縁膜を形成する工程の後、前記第１の配線構造体を露出する第１の開口部と、前記第２の配線構造体を露出する第２の開口部と、前記半導体基板の端部領域を露出する第３の開口部とを形成する工程と、
   前記絶縁膜上、前記第１の開口部内、前記第２の開口部内及び前記第３の開口部内に、第１の導電膜を形成する工程と、
   電解めっきにより、前記第１の導電膜をシードとして、前記第１の導電膜上に第２の導電膜を形成する工程とを有し、
   前記第２の導電膜を形成する工程では、前記半導体基板の前記端部領域から前記半導体基板及び前記第１の配線構造体を介して前記第１の導電膜に電解めっき用の電圧を印加する
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１の開口部、前記第２の開口部及び前記第３の開口部を形成する工程の後、前記第２の開口部を介して前記第２の配線構造体の一部を除去する工程を更に有し、
   前記第２の配線構造体の前記一部を除去することにより前記第２の開口部内の前記絶縁膜にオーバーハング形状が形成されており、前記第１の導電膜は前記オーバーハング形状部分において途切れている
   ことを特徴とする半導体装置の製造方法。
3. 請求項１又は２記載の半導体装置の製造方法において、
   前記第１の導電膜を形成する工程の後、前記第２の導電膜を形成する工程の前に、前記第１の導電膜上にマスク膜を形成する工程を更に有し、
   前記第２の導電膜を形成する工程では、前記マスク膜で覆われていない領域上の前記第１の導電膜上に、前記第２の導電膜を選択的に形成する
   ことを特徴とする半導体装置の製造方法。
4. 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
   前記第１の配線構造体及び前記第２の配線構造体は、複数の配線層の積層体である
   ことを特徴とする半導体装置の製造方法。
5. 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
   前記第１の配線構造体は、前記半導体基板に電源電圧を印加する配線である
   ことを特徴とする半導体装置の製造方法。
6. 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
   前記第２の配線構造体は、前記半導体基板をダイシングする際に前記製品領域内にクラックが伝搬するのを防止するクラック防御リングである
   ことを特徴とする半導体装置の製造方法。

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