JP2012119444A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2012119444A JP2012119444A JP2010266983A JP2010266983A JP2012119444A JP 2012119444 A JP2012119444 A JP 2012119444A JP 2010266983 A JP2010266983 A JP 2010266983A JP 2010266983 A JP2010266983 A JP 2010266983A JP 2012119444 A JP2012119444 A JP 2012119444A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- stress relaxation
- rewiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】工程数の増大を抑制しつつ、チップ上に形成された再配線または突出電極の信頼性を向上させる。
【解決手段】配線2bおよびパッド電極2aが形成された半導体基板と、半導体基板上に形成された応力緩和層4と、応力緩和層4上に合金シード膜5を形成した後、応力緩和層4と合金シード膜5とを熱処理にて反応させることで、応力緩和層4と合金シード膜5との間に反応性バリア絶縁膜6を形成する。再配線8または突出電極は合金シード膜5上に形成する。
【選択図】図1
【解決手段】配線2bおよびパッド電極2aが形成された半導体基板と、半導体基板上に形成された応力緩和層4と、応力緩和層4上に合金シード膜5を形成した後、応力緩和層4と合金シード膜5とを熱処理にて反応させることで、応力緩和層4と合金シード膜5との間に反応性バリア絶縁膜6を形成する。再配線8または突出電極は合金シード膜5上に形成する。
【選択図】図1
Description
本発明の実施形態は半導体装置に関する。
半導体デバイスの高集積化と高機能化を達成するために、デバイスの動作速度の向上やメモリの大容量化が要求されている。デバイスによっては1チップのeDRAMに代えて、ロジック回路と大容量DRAMをChip On Chip(CoC)接続でパッケージ化したチップも開発されている。
このようなCoC接続を達成する場合、再配線や多数のバンプがチップ上に形成される。ここで、CoC接続における信頼性を確保するには、チップ上に形成された再配線やバンプの信頼性を確保することが要求される。一方、チップ上に形成された再配線やバンプの信頼性を確保するに当たっては、コストアップを抑制するため、工程数の増大を抑制することも求められている。
本発明の一つの実施形態の目的は、工程数の増大を抑制しつつ、チップ上に形成された再配線またはバンプの信頼性を向上させることが可能な半導体装置を提供することである。
実施形態の半導体装置によれば、半導体基板と、応力緩和層と、合金シード膜と、反応性バリア絶縁膜とが設けられている。半導体基板は、配線およびパッド電極が形成されている。応力緩和層は、前記半導体基板上に形成されている。合金シード膜は、前記応力緩和層上に形成されている。反応性バリア絶縁膜は、前記応力緩和層と前記合金シード膜とが反応して形成されている。
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1実施形態)
図1は、第1実施形態に係る半導体装置の概略構成を示す断面図である。
図1において、基材層1上には、パッド電極2a、2cおよび配線2bが形成されるとともに、パッド電極2a、2cおよび配線2bが覆われるようにして保護膜3が形成されている。また、保護膜3には、パッド電極2aを露出させる開口部3a、3cおよび配線2bの一部を露出させる開口部3bが形成されている。また、保護膜3には、パッド電極2a、2cをそれぞれ露出させる開口部3a、3cおよび配線2bの一部を露出させる開口部3bが形成されている。
図1は、第1実施形態に係る半導体装置の概略構成を示す断面図である。
図1において、基材層1上には、パッド電極2a、2cおよび配線2bが形成されるとともに、パッド電極2a、2cおよび配線2bが覆われるようにして保護膜3が形成されている。また、保護膜3には、パッド電極2aを露出させる開口部3a、3cおよび配線2bの一部を露出させる開口部3bが形成されている。また、保護膜3には、パッド電極2a、2cをそれぞれ露出させる開口部3a、3cおよび配線2bの一部を露出させる開口部3bが形成されている。
保護膜3上には応力緩和層4が形成されている。そして、応力緩和層4には、開口部3a、3cを介してパッド電極2a、2cをそれぞれ露出させる開口部4a、4cおよび開口部3bを介して配線2bの一部を露出させる開口部4bが形成されている。
なお、基材層1としては、例えば、ロジック回路またはDRAMなどの集積回路が形成された半導体基板を用いることができる。また、パッド電極2a、2cおよび配線2bの材料は、例えば、AlまたはAlを主成分とした金属を用いることができる。また、保護膜3の材料は、例えば、シリコン酸化膜またはシリコン酸窒化膜またはシリコン窒化膜などの絶縁体を用いることができる。
応力緩和層4の材料は、例えば、感光性ガラスを用いることができる。この感光性ガラスは、近紫外部から可視光線の短波長域に感光性を持つ。この感光性ガラス中には、感光剤として金、銀、または銅などのイオンと、還元剤としてセリウム・イオンとが均一に分散されている。応力緩和層4の材料として、ポリイミド系樹脂を用いるようにしてもよいし、ウェハストレスを低減させるために、ポリイミド系樹脂よりも硬化温度の低いアクリル系樹脂またはフェノール系樹脂を用いるようにしてもよい。
応力緩和層4上には、合金シード膜5を介して再配線8が形成され、再配線8上には表面層9が形成されている。ここで、再配線8は、開口部3a、3bおよび開口部4a、4bを介してパッド電極2aおよび配線2bに接続されている。応力緩和層4と合金シード膜5との間には反応性バリア絶縁膜6が形成されている。再配線8の側壁には側壁保護膜10が選択的に形成されている。
なお、合金シード膜5の材料としては、例えば、Mnが添加されたCuを用いることができる。ここで、MnはCu中に固溶しないため、Mnと応力緩和層4とを効果的に反応させることができ、反応性バリア絶縁膜6を効率よく形成することができる。Mnの代わりに、Mg、AgまたはAlをCuに添加するようにしてもよい。
反応性バリア絶縁膜6は、応力緩和層4と合金シード膜5とを熱処理にて反応させて形成することができる。例えば、感光性ガラスにて応力緩和層4が構成され、Mnが添加されたCuにて合金シード膜5が構成されている場合、反応性バリア絶縁膜6としてMnSixOy(x、yは正の整数)を形成することができる。カーボンリッチな樹脂にて応力緩和層4が構成され、Mnが添加されたCuにて合金シード膜5が構成されている場合、反応性バリア絶縁膜6としてMnCを形成することができる。
表面層9は、再配線8よりもエッチング耐性の高い材料を用いることができる。例えば、再配線8がCuまたはCuを主成分とする金属の場合、表面層9の材料は、Co、W、P、Ruのいずれかを含有する金属層である。
側壁保護膜10は、露出された再配線8の側壁を保護する目的で設置され、Cu,、Si、N,を含む絶縁層もしくは、Co、W、Pなどを含む金属層からなる。
応力緩和層4上には、再配線8が覆われるように応力緩和層11が形成されている。そして、応力緩和層11には、再配線8の一部を露出させる開口部11a、11bが形成されるとともに、パッド電極2cを露出させる開口部11cが形成されている。なお、応力緩和層11は応力緩和層4と同一の材料を用いることができる。
応力緩和層11上には、合金シード膜12を介して金属台座層15が形成され、金属台座層15上には合金ハンダ層19が形成されている。ここで、金属台座層15は、開口部11a、11bを介して再配線8に接続されている。応力緩和層11と合金シード膜12との間には反応性バリア絶縁膜13が形成されている。金属台座層15の側壁には側壁保護膜18が選択的に形成されている。
なお、合金シード膜12は合金シード膜5と同一の材料を用いることができる。反応性バリア絶縁膜13は反応性バリア絶縁膜6と同一の材料を用いることができる。側壁保護膜18は側壁保護膜10と同一の材料を用いることができる。また、例えば、金属台座層15の材料はCuまたはNi、合金ハンダ層19の材料はCuとSnの合金を用いることができる。
ここで、応力緩和層4上に反応性バリア絶縁膜6を形成することにより、再配線8の密着性を向上させることが可能となるとともに、応力緩和層11上に反応性バリア絶縁膜13を形成することにより、金属台座層15の密着性を向上させることが可能となる。また、応力緩和層4と合金シード膜5とを反応させることで反応性バリア絶縁膜6を形成し、応力緩和層11と合金シード膜12とを反応させることで反応性バリア絶縁膜13を形成することにより、従来用いられているバリアメタル成膜工程を削除し、工程削減/コスト削減を実現できる。
また、再配線8および金属台座層15の側壁に側壁保護膜10、18をそれぞれ形成することにより、再配線8および金属台座層15の耐湿性を向上させることができ、再配線8および金属台座層15の信頼性を向上させることができる。
なお、図1の実施形態では、2層構造の応力緩和層4、11を設け、1層目に再配線8を形成し、2層目に合金ハンダ層19を形成する方法について説明したが、1層構造の応力緩和層を合金ハンダ層を設ける方法に適用してもよい。
また、図1の実施形態では、応力緩和層4、11上に反応性バリア絶縁膜6、13をそれぞれ設ける方法について説明したが、応力緩和層4、11のいずれか一方だけに反応性バリア絶縁膜6、13を形成するようにしてもよい。
また、図1の実施形態では、再配線8および金属台座層15の側壁に側壁保護膜10、18をそれぞれ設ける方法について説明したが、再配線8および金属台座層15のいずれか一方だけに側壁保護膜10、18を形成するようにしてもよい。
(第2実施形態)
図2A〜図2D、図3A〜図3D、図4A〜図4D、図5Aおよび図5Bは、第2実施形態に係る半導体装置の製造方法を示す断面図である。
図2Aにおいて、基材層1上には、パッド電極2a、2cおよび配線2bが形成されるとともに、パッド電極2a、2cおよび配線2bが覆われるようにして保護膜3および応力緩和層4が順次形成されている。また、保護膜3には、パッド電極2a、2cをそれぞれ露出させる開口部3a、3cおよび配線2bの一部を露出させる開口部3bが形成されている。応力緩和層4には、パッド電極2a、2cをそれぞれ露出させる開口部4a、4cおよび配線2bの一部を露出させる開口部4bが形成されている。
図2A〜図2D、図3A〜図3D、図4A〜図4D、図5Aおよび図5Bは、第2実施形態に係る半導体装置の製造方法を示す断面図である。
図2Aにおいて、基材層1上には、パッド電極2a、2cおよび配線2bが形成されるとともに、パッド電極2a、2cおよび配線2bが覆われるようにして保護膜3および応力緩和層4が順次形成されている。また、保護膜3には、パッド電極2a、2cをそれぞれ露出させる開口部3a、3cおよび配線2bの一部を露出させる開口部3bが形成されている。応力緩和層4には、パッド電極2a、2cをそれぞれ露出させる開口部4a、4cおよび配線2bの一部を露出させる開口部4bが形成されている。
次に、図2Bに示すように、スパッタ、メッキ、CVD、ALDまたは蒸着などの方法を用いることにより、パッド電極2a、2c、配線2bおよび応力緩和層4上に合金シード膜5を形成する。
次に、図2Cに示すように、応力緩和層4と合金シード膜5とを熱処理にて反応させることにより、応力緩和層4と合金シード膜5との間に反応性バリア絶縁膜6を形成する。なお、熱処理の温度は、200〜300℃程度の範囲内に設定することができる。
次に、図2Dに示すように、スピンコートなどの方法を用いることにより、合金シード膜5上にレジスト膜7を形成する。そして、レジスト膜7の露光および現像を行うことにより、開口部7a、7bをレジスト膜7に形成する。なお、開口部7aは、パッド電極2a上に配置し、開口部7bは、応力緩和層4と配線2bとに跨るように配置することができる。
次に、図3Aに示すように、電解メッキにて再配線8および表面層9を開口部7a、7bに順次埋め込むことにより、合金シード膜5を介してパッド電極2aおよび配線2bに接続された再配線8を応力緩和層4上に形成する。
次に、図3Bに示すように、アッシングなどの方法により、合金シード膜5上のレジスト膜7を除去する。
次に、図3Cに示すように、再配線8の側壁の窒化処理を行うことにより、再配線8の側壁に側壁保護膜10を選択的に形成する。
なお、再配線8の側壁に側壁保護膜10を選択的に形成する場合、選択的CVDにて再配線8の側壁にタングステンを選択的に成膜するようにしてもよい。
次に、図3Dに示すように、再配線8をマスクとして合金シード膜5および反応性バリア絶縁膜6をエッチングすることにより、再配線8の周囲の合金シード膜5および反応性バリア絶縁膜6を除去する。
次に、図4Aに示すように、応力緩和層4、表面層9およびパッド電極2c上に応力緩和層11を形成する。そして、フォトリソグラフィー技術を用いることにより、開口部11a〜11cを応力緩和層11に形成する。なお、開口部11aは、パッド電極2a上に配置し、開口部11bは、再配線2b上に配置し、開口部11cは、パッド電極2c上に配置することができる。
次に、図4Bに示すように、スパッタ、メッキ、CVD、ALDまたは蒸着などの方法を用いることにより、パッド電極2c、再配線8および応力緩和層11上に合金シード膜12を形成する。
次に、図4Cに示すように、応力緩和層11と合金シード膜12とを熱処理にて反応させることにより、応力緩和層11と合金シード膜12との間に反応性バリア絶縁膜13を形成する。なお、熱処理の温度は、200〜300℃程度の範囲内に設定することができる。
次に、図4Dに示すように、スピンコートなどの方法を用いることにより、合金シード膜12上にレジスト膜14を形成する。そして、レジスト膜14の露光および現像を行うことにより、開口部14a、14bをレジスト膜14に形成する。なお、開口部14aは、パッド電極2a上に配置し、開口部14bは、開口部11b上に配置することができる。
そして、電解メッキにて金属台座層15およびハンダ層16、17を開口部14a、14bに順次埋め込むことにより、合金シード膜12を介して再配線8に接続された金属台座層15およびハンダ層16、17を応力緩和層11上に形成する。
次に、図5Aに示すように、アッシングなどの方法により、合金シード膜12上のレジスト膜14を除去する。
次に、図5Bに示すように、金属台座層15の側壁の窒化処理を行うことにより、金属台座層15の側壁に側壁保護膜18を選択的に形成する。
なお、金属台座層15の側壁に側壁保護膜18を選択的に形成する場合、選択的CVDにて金属台座層15の側壁にタングステンを選択的に成膜するようにしてもよい。
そして、金属台座層15およびハンダ層16、17をマスクとして合金シード膜12および反応性バリア絶縁膜13をエッチングすることにより、金属台座層15およびハンダ層16、17の周囲の合金シード膜12および反応性バリア絶縁膜13を除去する。
次に、図1に示すように、ハンダ層16、17をリフローすることにより、ハンダ層16、17を合金化し、金属台座層15上に合金ハンダ層19を形成する。
以上の工程は基材層1がウェハの状態で行うことができる。そして、以上の工程の後、このウェハを個片化することより、半導体チップを切り出すことができる。
なお、上述した第2実施形態では、反応性バリア絶縁膜6、13を形成するために、合金シード膜5、12を応力緩和層4、11上に成膜する度に熱処理を行う方法について説明したが、反応性バリア絶縁膜6、13を形成するための熱処理は反応性バリア絶縁膜6、13をそれぞれ形成した後の任意の工程で行うことができ、反応性バリア絶縁膜6、13を形成するための熱処理を一括して行うようにしてもよい。例えば、反応性バリア絶縁膜6、13を形成するための熱処理は、ハンダ層16、17のリフロー処理と兼用するようにしてもよい。
上述した半導体チップと別のハンダ層が形成された半導体チップとが接続され、CoC接続された半導体チップが完成する。また、再配線を形成しない通常のバンプ層を有する半導体チップにも適用することができる。
上述した半導体チップと別のハンダ層が形成された半導体チップとが接続され、CoC接続された半導体チップが完成する。また、再配線を形成しない通常のバンプ層を有する半導体チップにも適用することができる。
(第3実施形態)
図6は、第3実施形態に係る半導体装置の概略構成を示す断面図である。
図6において、基材層51上には、パッド電極52が形成されるとともに、パッド電極52が覆われるようにして保護膜53が形成されている。また、保護膜53には、パッド電極52を露出させる開口部53aが形成されている。
図6は、第3実施形態に係る半導体装置の概略構成を示す断面図である。
図6において、基材層51上には、パッド電極52が形成されるとともに、パッド電極52が覆われるようにして保護膜53が形成されている。また、保護膜53には、パッド電極52を露出させる開口部53aが形成されている。
なお、基材層51としては、例えば、ロジック回路またはDRAMなどの集積回路が形成された半導体基板を用いることができる。また、パッド電極52の材料は、例えば、AlまたはAlを主成分とした金属を用いることができる。また、保護膜53の材料は、例えば、シリコン酸化膜またはシリコン酸窒化膜またはシリコン窒化膜などの絶縁体を用いることができる。
また、パッド電極52上には、バリアメタル膜57を介して金属台座層58が形成され、金属台座層58上には合金ハンダ層61が形成されている。ここで、金属台座層58は、開口部53aを介してパッド電極52に接続されている。また、バリアメタル膜57は、金属台座層58の底面から側壁にかけて一体的に形成されている。
なお、バリアメタル膜57は、例えば、Tiと、その上のCuとの積層構造を用いることができる。なお、Tiの代わりに、TiN、Ta、TaN等の材料を使用することもできる。また、例えば、金属台座層58の材料はCuまたはNi、合金ハンダ層61の材料はCuとSnの合金を用いることができる。
ここで、金属台座層58の底面から側壁にかけてバリアメタル膜57を一体的に形成することにより、金属台座層58の底面でバリアメタル膜57がアンダーカットされるのを防止することができ、バンプの引張り強度とせん断強度の劣化を抑制することが出来る。また、金属台座層58の側壁にバリアメタル膜57を設けることにより、金属台座層58の耐湿性を向上させることができ、金属台座層58の信頼性を向上させることができる。
なお、上述した第3実施形態では、金属台座層58の底面から側壁にかけてバリアメタル膜57を一体的に形成する方法について説明したが、応力緩和層上に形成される再配線の底面から側壁にかけてバリアメタル膜を一体的に形成するようにしてもよい。
(第4実施形態)
図7A〜図7Dおよび図8A〜図8Eは、第4実施形態に係る半導体装置の製造方法を示す断面図である。
図7Aにおいて、基材層51上には、パッド電極52が形成されるとともに、パッド電極52が覆われるようにして保護膜53が形成されている。また、保護膜53には、パッド電極52を露出させる開口部53aが形成されている。
図7A〜図7Dおよび図8A〜図8Eは、第4実施形態に係る半導体装置の製造方法を示す断面図である。
図7Aにおいて、基材層51上には、パッド電極52が形成されるとともに、パッド電極52が覆われるようにして保護膜53が形成されている。また、保護膜53には、パッド電極52を露出させる開口部53aが形成されている。
次に、図7Bに示すように、塗布などの方法にてパッド電極52および保護膜53上に有機膜54を形成した後、CVDなどの方法にて有機膜54上にハードマスク55を形成する。なお、有機膜54は、300℃以上の耐熱性を持たせることができ、例えば、ポリアニレンなどを用いることができる。ハードマスク55の材料は、シリコン酸化膜などの無機膜を用いることができる。
次に、図7Cに示すように、スピンコートなどの方法を用いることにより、ハードマスク55上にレジスト膜56を形成する。そして、レジスト膜56の露光および現像を行うことにより、開口部56aをレジスト膜56に形成する。なお、開口部56aは、開口部53a上に配置することができる。
次に、図7Dに示すように、開口部56aを介してハードマスク55をエッチングすることにより、ハードマスク55に開口部55aを形成する。
次に、図8Aに示すように、アッシングなどの方法により、ハードマスク55上のレジスト膜56を除去する。そして、開口部55aを介して有機膜54をエッチングすることにより、有機膜54に開口部54aを形成する。
次に、図8Bに示すように、スパッタ、CVD、ALDまたは蒸着などの方法を用いることにより、開口部54aの底面および側壁が覆われるようにしてハードマスク55上にバリアメタル膜57を形成する。
次に、図8Cに示すように、電解メッキにて金属台座層58およびハンダ層59、60を開口部54aに順次埋め込むことにより、バリアメタル膜57を介してパッド電極52に接続された金属台座層58およびハンダ層59、60を保護膜53上に形成する。
次に、図8Dに示すように、CMPまたはエッチバックにてバリアメタル膜57、ハードマスク55および有機膜54を薄膜化することにより、有機膜54の表面を露出させ、有機膜54の表面のバリアメタル膜57およびハードマスク55を除去する。
次に、図8Eに示すように、アッシングなどの方法により、保護膜53上の有機膜54を除去する。
次に、図6に示すように、ハンダ層59、60をリフローすることにより、ハンダ層59、60を合金化し、金属台座層58上に合金ハンダ層61を形成する。
以上の工程は基材層51がウェハの状態で行うことができる。そして、以上の工程の後、このウェハを個片化することより、半導体チップを切り出すことができる。
なお、上述した第4実施形態では、バリアメタル膜57の成膜時の耐熱性を確保するために有機膜54を用いる方法について説明したが、バリアメタル膜57の成膜時の耐熱性がレジスト膜56にある場合には、バリアメタル膜57の成膜をレジスト膜56上で行うようにしてもよい。この場合、有機膜54およびハードマスク55の成膜工程および開口部54a、55aの形成工程を省略することができ、工程数を低減することができる。
また、上述した第4実施形態では、金属台座層58の底面から側壁にかけてバリアメタル膜57を一体的に形成する方法について説明したが、応力緩和層上に形成される再配線の底面から側壁にかけてバリアメタル膜を一体的に形成するようにしてもよい。この場合、例えば、レジスト膜の開口部に再配線が埋め込まれる前に、レジスト膜の開口部の底面および側壁が覆われるようにしてレジスト膜上にバリアメタル膜を形成する。その後、電解メッキにてレジスト膜の開口部に再配線を埋め込み、レジスト膜の表面のバリアメタル膜を除去することにより、再配線の底面から側壁にかけてバリアメタル膜を一体的に形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、51 基材層、2a、2c、52 パッド電極、2b 配線、3、53 保護膜、3a〜3c、4a〜4c、7a、7b、11a、11b、14a、14b、53a、54a、55a 開口部、4、11 応力緩和層、5、12 合金シード膜、6、13 反応性バリア絶縁膜、7、14、56 レジスト膜、8 再配線、9 表面層、10、18 側壁保護膜、15、58 金属台座層、16、17、59、60 ハンダ層、19、61 合金ハンダ層、54 有機膜、55 ハードマスク、57 バリアメタル膜
Claims (7)
- 配線およびパッド電極が形成された半導体基板と、
前記半導体基板上に形成された応力緩和層と、
前記応力緩和層上に形成された合金シード膜と、
前記応力緩和層と前記合金シード膜とが反応して形成された反応性バリア絶縁膜とを備えることを特徴とする半導体装置。 - 前記合金シード膜上に形成された再配線または突出電極をさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記応力緩和層は感光性ガラス、前記合金シード膜はMnが添加されたCu、前記反応性バリア絶縁膜はMnSixOy(x、yは正の整数)にて構成されることを特徴とする請求項1または2に記載の半導体装置。
- 配線およびパッド電極が形成された半導体基板と、
前記半導体基板上に形成された再配線と、
前記再配線上に形成された表面層と、
前記再配線の側壁に選択的に形成された側壁保護膜とを備えることを特徴とする半導体装置。 - 配線およびパッド電極が形成された半導体基板と、
前記半導体基板上に金属台座層を介して形成された突出電極と、
前記金属台座層の側壁に選択的に形成された側壁保護膜とを備えることを特徴とする半導体装置。 - 前記側壁保護膜は、窒化膜またはタングステン膜であることを特徴とする請求項5に記載の半導体装置。
- 配線およびパッド電極が形成された半導体基板と、
前記半導体基板上に金属台座層を介して形成された突出電極と、
前記金属台座層の底面から側壁にかけて一体的に形成されたバリアメタル膜とを備えることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010266983A JP2012119444A (ja) | 2010-11-30 | 2010-11-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010266983A JP2012119444A (ja) | 2010-11-30 | 2010-11-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012119444A true JP2012119444A (ja) | 2012-06-21 |
Family
ID=46501973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010266983A Pending JP2012119444A (ja) | 2010-11-30 | 2010-11-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012119444A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015182234A1 (ja) * | 2014-05-26 | 2015-12-03 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
JP2016115892A (ja) * | 2014-12-17 | 2016-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP7137674B1 (ja) | 2021-08-05 | 2022-09-14 | アオイ電子株式会社 | 半導体装置およびその製造方法 |
-
2010
- 2010-11-30 JP JP2010266983A patent/JP2012119444A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015182234A1 (ja) * | 2014-05-26 | 2015-12-03 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
JP2016115892A (ja) * | 2014-12-17 | 2016-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US9972505B2 (en) | 2014-12-17 | 2018-05-15 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
US10192755B2 (en) | 2014-12-17 | 2019-01-29 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
JP7137674B1 (ja) | 2021-08-05 | 2022-09-14 | アオイ電子株式会社 | 半導体装置およびその製造方法 |
WO2023013190A1 (ja) * | 2021-08-05 | 2023-02-09 | アオイ電子株式会社 | 半導体装置およびその製造方法 |
JP2023023401A (ja) * | 2021-08-05 | 2023-02-16 | アオイ電子株式会社 | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10340240B2 (en) | Mechanisms for forming post-passivation interconnect structure | |
JP6014354B2 (ja) | 半導体装置の製造方法 | |
CN104617078B (zh) | 用于形成金属‑绝缘体‑金属(mim)电容器结构的机制 | |
TWI594385B (zh) | 半導體元件及其製造方法 | |
TWI491006B (zh) | 半導體裝置及其製造方法 | |
JP5658582B2 (ja) | 半導体装置の製造方法および半導体装置 | |
US8525354B2 (en) | Bond pad structure and fabricating method thereof | |
CN100524725C (zh) | 半导体装置及其制造方法 | |
TWI411079B (zh) | 半導體晶粒及形成導電元件之方法 | |
TWI495067B (zh) | 包括凸塊結構之半導體裝置及形成包含保護層之凸塊結構的方法 | |
US20070182007A1 (en) | Solder bump on a semiconductor substrate | |
TW200947659A (en) | Semiconductor apparatus and method for manufacturing the same | |
CN103681549A (zh) | 通孔结构及方法 | |
JP2015079901A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2010192478A (ja) | 半導体装置の製造方法 | |
JP2016225466A (ja) | 半導体装置および半導体装置の製造方法 | |
TW202008539A (zh) | 構裝結構、其接合方法及用於其的線路板 | |
US8129835B2 (en) | Package substrate having semiconductor component embedded therein and fabrication method thereof | |
US7553743B2 (en) | Wafer bonding method of system in package | |
JP2012119444A (ja) | 半導体装置 | |
JP4506767B2 (ja) | 半導体装置の製造方法 | |
US9397048B1 (en) | Semiconductor structure and manufacturing method thereof | |
KR20230031769A (ko) | 반도체 디바이스 및 제조 방법 | |
JP2014165335A (ja) | 半導体装置および半導体装置の製造方法 | |
JP7332304B2 (ja) | 半導体装置およびその製造方法 |