JP7443097B2 - 半導体ウェハおよび半導体チップ - Google Patents

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Description

本実施形態は、半導体ウェハおよび半導体チップに関する。
半導体チップは、複数のチップ領域が設けられた半導体ウェハの個々のチップ領域が例えばダイシングの工程で分離されることで生成される。チップ領域間には、ダイシングの際に犠牲になってもよい領域が設けられている。チップ領域間に設けられた当該領域は、カーフ領域と称され得る。
半導体ウェハをダイシングして半導体チップへ個片化するとき、あるいは、個片化後、カーフ領域において材料膜が基板から剥がれることがある。材料膜の剥離によるクラックがカーフ領域からチップ領域へ伸展すると、半導体チップの不良の原因となってしまう。
特開２０１４－２７０５７号公報 特開２００９－２１４７４号公報 特開２００９－２９００９０号公報 特表２０１０－５３６１７４号公報 特開２０１４－２２６１１号公報 特開２０１９－２１２７０３号公報
一つの実施形態は、材料膜の剥離によるクラックがチップ領域へ伸展することを防止することができる半導体ウェハおよび半導体チップを提供することを目的とする。
一つの実施形態によれば、半導体ウェハには、それぞれは回路素子が設けられた複数の第１領域と、前記複数の第１領域の間の第２領域と、が形成されている。前記半導体ウェハは、前記複数の第１領域のエッジと、前記第２領域のうちの前記複数の第１領域の個片化の際に切断される第３領域と、の間に、基板の表面に垂直な第１方向に延びる第１凹部に第１埋め込み材料が埋め込まれた第１構造体を備える。
図１は、第１の実施形態にかかる半導体ウェハをおもて面側から見た平面図の一例である。 図２は、第１の実施形態にかかる半導体ウェハのおもて面から見た一部拡大平面図である。 図３は、図２における切断線ＩＩＩ－ＩＩＩで切断した断面図である。 図４は、図３のダイシングラインの位置でブレードによって切断が行われた後の第１の実施形態の半導体ウェハの断面図である。 図５は、第１の実施形態の破断面の拡大図である。 図６は、第１の実施形態の誘導構造が形成される工程の一例を説明するための模式的な図である。 図７は、半導体チップが３次元のメモリセルアレイを有するＮＡＮＤ型フラッシュメモリのメモリチップである場合の第１の実施形態の半導体ウェハの構成を示す模式的な図である。 図８は、第２の実施形態の誘導構造の一例を説明するための図である。 図９は、ダイシングラインの位置でブレードによって切断が行われた後の第２の実施形態の半導体ウェハの断面図である。 図１０は、第２の実施形態の誘導構造が形成される工程の一例を説明するための模式的な図である。 図１１は、第３の実施形態の誘導構造の一例を説明するための図である。 図１２は、第３の実施形態の誘導構造の断面を拡大した図である。 図１３は、ダイシングラインの位置でブレードによって切断が行われた後の第３の実施形態の半導体ウェハの断面図である。 図１４は、ダイシングラインの位置でブレードによって切断が行われた後の第３の実施形態の半導体ウェハの別のケースの断面図である。 図１５は、第４の実施形態の半導体ウェハの断面図である。 図１６は、ダイシングラインの位置でブレードによって切断が行われた後の第４の実施形態の半導体ウェハの断面図である。
以下に添付図面を参照して、実施形態の半導体ウェハおよび半導体チップを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の半導体ウェハ１をおもて面側から見た平面図の一例である。
なお、図１および以降のいくつかの図には、半導体ウェハ１の裏面からおもて面に向かう向きをＺ軸の正の向きとし、チップ領域２の長手方向の１つの向きをＸ軸の正の向きとし、チップ領域２の短手方向の１つの向きをＹ軸の正の向きとする座標系が描画されている。この座標系は、説明の便宜のために設けられたものであり、半導体ウェハ１またはその構成要素が特定の向きを有したり、特定の向きで構成または動作したりすることを開示または示唆するものではない。
半導体ウェハ１には複数のチップ領域２がマトリクス状に形成されている。この例では、各チップ領域２は、長方形の形状を有している。なお、各チップ領域２の形状はこれに限定されない。各チップ領域２は、隣接するチップ領域２と離間して設けられている。チップ領域２間の領域はダイシングの際に犠牲になってもよい領域、即ちカーフ領域３とされる。
カーフ領域３には、ダイシングライン４が配置されている。ダイシングの際には、半導体ウェハ１は、ダイシングライン４に沿ってブレードで切削されることによって、切断される。これによって、個々のチップ領域２が互いに分離される。
個々のチップ領域２は、分離された後にパッケージ化される。パッケージ化された個々のチップ領域２またはパッケージ化される前の個々のチップ領域２は、実施形態の半導体チップの一例に該当する。
ダイシングライン４は、より正確には、ブレードによる切削によって消失する領域であり、ブレードの幅に対応した幅を有している。ダイシングライン４の幅は、ブレードの幅よりも広くてもよい。
なお、各チップ領域２は、第１領域に該当する。カーフ領域３は、第２領域に該当する。ダイシングライン４は、第３領域に該当する。Ｚ軸方向は、基板（図３のシリコン基板１０）の表面に垂直な第１方向に該当する。
図２は、第１の実施形態の半導体ウェハ１のおもて面から見た一部拡大平面図である。また、図３は、図２における切断線ＩＩＩ－ＩＩＩで切断した断面図である。
半導体基板であるシリコン基板１０にはデバイス層１１が設けられている。デバイス層１１は、シリコン基板１０上に成膜などによって形成された１以上の材料膜から構成される。各チップ領域２においては、デバイス層１１に回路素子２１が形成されている。
回路素子２１は、例えば、メモリセルアレイまたは当該メモリセルアレイを動作させる周辺回路などを含む。なお、回路素子２１の具体例はこれらに限定されない。
各チップ領域２の表面は、表面保護膜１２でコーティングされる。あるいは表面保護膜１２はなくてもよい。
ダイシングの際には、材料膜の境界で材料膜が剥離することによって、切断部位からシリコン基板１０に並行に伸展するクラックが起こり得る。第１の実施形態では、このクラックがチップ領域２に侵入することを防止するために、ダイシングライン４と、チップ領域２のエッジと、の間の領域に、誘導構造５が埋め込まれている。
誘導構造５は、例えば、チップ領域２を囲む壁状の構造体である。図２および図３の例では、チップ領域２の周囲に２重の誘導構造５が設けられている。２重の誘導構造５のうちのチップ領域２側に設けられた誘導構造５を、誘導構造５－１と表記する。２重の誘導構造５のうちのダイシングライン４側に設けられた誘導構造５を、誘導構造５－２と表記する。
なお、チップ領域２の周囲に、１重の誘導構造５が設けられていてもよいし、３重以上の誘導構造５が設けられていてもよい。また、誘導構造５は、複数の柱状の構造体によって構成され、当該複数の柱状の構造体がチップ領域２の周囲にチップ領域２を囲むように配置されてもよい。また、誘導構造５の上端は、半導体ウェハ１の表面に露出していてもよい。また、誘導構造５の下端は、シリコン基板１０に達していてもよい。
誘導構造５は、内部にボイド６を有している。誘導構造５は、デバイス層１１にＺ軸方向に延びる凹部が形成され、その凹部に埋め込み材料が堆積されることで形成される。埋め込み材料は、例えば化学蒸着（CVD : chemical vapor deposition）またはスパッタリングなどによって凹部に堆積される。これらの手法で埋め込み材料を堆積する際にボイドが発生しやすくなるように、凹部の開口寸法が決められている。これによって、誘導構造５の内部にボイド６が形成される。なお、埋め込み材料の埋め込み方法は、化学蒸着およびスパッタリングに限定されない。
誘導構造５が内部にボイド６を有していることから、誘導構造５は、誘導構造５の周囲（具体的には、誘導構造５に直接接触する膜）の構造に比べて脆弱であり、周囲にかかった応力によって容易に破断される。従って、ダイシングの際にクラックが発生して、当該クラックが矢印２００の方向に伸展してきた場合、誘導構造５が破断されることによって、当該クラックの伸展を誘導構造５が延在するＺ軸方向（より正確にはＺ軸の正の向き）に誘導することができる。これによって、クラックがチップ領域２の内部まで伸展することを防止することができる。
図４は、図３のダイシングライン４の位置でブレード１００によって切断が行われた後の第１の実施形態の半導体ウェハ１の断面図である。
図４からは、シリコン基板１０に並行にチップ領域２に向かって伸展するクラックが、伸展する向きを２重の誘導構造５のうちの外側の誘導構造５－２においてＺ軸の正の向きに変えたことで、クラックが誘導構造５－２よりもチップ領域２の側に伸展することが防止されていることが読み取れる。つまり、シリコン基板１０に並行なクラックの伸展は、誘導構造５－２によって阻止されている。
なお、仮にシリコン基板１０に並行なクラックの伸展を誘導構造５－２が阻止できなかった場合、つまり誘導構造５－２が機能しなかった場合、誘導構造５－２よりもチップ領域２側に設けられた誘導構造５－１によって、当該クラックの伸展が阻止され得る。誘導構造５を多重に設けることによって、クラックの伸展の阻止に失敗する可能性を低減することができる。
シリコン基板１０に並行に伸展するクラックが誘導構造５によって阻止された場合、半導体チップ９の外周部は、ブレード１００によって切断された切断面３１と、シリコン基板１０に並行に伸展するクラック（換言すると材料膜の剥離）によって生じたシリコン基板１０に並行な剥離面３２と、誘導構造５の破断によって生じた破断面３３と、を含むことになる。
図５は、第１の実施形態の破断面３３の拡大図である。
誘導構造５において破断が起きていることから、破断面３３では、誘導構造５の埋め込み材料が露出している。破断面３３には、ボイド６の内壁部分３４が含まれている。埋め込み材料が例えば化学蒸着またはスパッタリングによって堆積された場合、ボイド６の内壁部分３４の表面粗さは、破断面３３のうちの内壁部分３４と異なる破断された部分３５の表面粗さよりも滑らかである。
また、内壁部分３４は、もともとボイド６の一部であったことから、破断面３３に残存する埋め込み材料の膜は、内壁部分３４のＺ軸方向の中央部分において、内壁部分３４のＺ軸方向の両端部分に比べて、薄くなっている。よって、内壁部分３４は、Ｚ軸方向の１つの向きに向かうにつれてチップ領域２側からダイシングライン４側に傾斜する傾斜面またはダイシングライン４側からチップ領域２側に傾斜する傾斜面を有する。
破断面３３に露出する誘導構造５の埋め込み材料の膜は、半導体チップ９の外周部において露出した第１方向に延在する第１膜に該当する。
なお、図３および図４に示されるように、各チップ領域２のエッジより内側には、壁状のエッジシール２２が設けられている。この例では、２重のエッジシール２２が設けられているが、１重または３重以上のエッジシール２２が設けられ得る。もし誘導構造５が機能せず、シリコン基板１０に並行に伸展するクラックがチップ領域２に侵入した場合であっても、エッジシール２２は、当該クラックが回路素子２１まで到達することを防止して、回路素子２１を保護することができる。
前述されたように、誘導構造５は、凹部に埋め込み材料が堆積されることによって形成される。誘導構造５のための凹部を形成するプロセスおよび埋め込み材料を堆積するプロセスのうちの一部または全部は、チップ領域２に対する加工のプロセスと共通のプロセスで実施され得る。
図６は、第１の実施形態の誘導構造５が形成される工程の一例を説明するための模式的な図である。なお、本図では、エッジシール２２と誘導構造５とが共通の工程で形成されることとしている。
所定の工程によって回路素子２１が形成された後、エッチング工程において、エッジシール２２のための凹部２３と、誘導構造５のための凹部５１と、が同時に形成される。図６の（Ａ）は、凹部２３および凹部５１が形成された後の半導体ウェハ１の一部の領域を半導体ウェハ１のおもて面から見た平面図である。また、図６の（Ｂ）は、図６の（Ａ）の半導体ウェハ１を切断線ＶＩ－ＶＩで切断した断面図である。
ここで、埋め込み材料の堆積の際にボイド６が発生するように、凹部５１の開口部の寸法（開口寸法）、特に幅Ｗ１が決められている。エッジシール２２のための凹部２３の幅Ｗ２は、幅Ｗ１と同じであってもよいし、幅Ｗ１と異なっていてもよい。
続いて、堆積工程が実施される。つまり、例えば化学蒸着またはスパッタリングなどによって、凹部５１および凹部２３が形成された状態の半導体ウェハ１に、埋め込み材料７が堆積される。
図６の例では、凹部５１の開口部の幅Ｗ１は、ボイド６が形成されるような値に予め設定されている。これによって、凹部５１への埋め込み材料７の充填が完了する前に凹部５１の間口が埋め込み材料７で閉塞され、その結果、凹部５１内にはボイド６が形成される。
堆積工程によって、図６の（Ｃ）に示されるように、半導体ウェハ１は、表面に埋め込み材料７が堆積された状態となる。凹部２３は、埋め込み材料７が充填された状態となっている。また、凹部５１には、埋め込み材料７が完全には充填されず、ボイド６を有する状態となっている。
その後、半導体ウェハ１の表面に形成された埋め込み材料７の膜が例えば化学機械研磨（chemical mechanical polishing：ＣＭＰ）等によって除去されることで、半導体ウェハ１は、図６の（Ｄ）に示されるように、エッジシール２２および誘導構造５が形成された状態となる。
このように、誘導構造５は、エッジシール２２と共通の工程によって形成され得る。これによって、誘導構造５を形成するための専用の工程を新たに追加することなく誘導構造５を形成することが可能となる。
なお、図６に示された例では、凹部５１は、第１凹部に該当する。エッジシール２２は、誘導構造５が形成される工程と共通の工程で形成される構造体である第２構造体に該当する。凹部２３は、第２凹部に該当する。埋め込み材料７は、第１埋め込み材料および第２埋め込み材料に該当する。
図６に示された例によれば、誘導構造５は、エッチング工程および堆積工程の両方の点でエッジシール２２と共通の工程によって形成される。誘導構造５を形成する工程のうち、エッチング工程および堆積工程のうちの一方のみがエッジシール２２を形成する工程と共通化されていてもよい。
なお、誘導構造５が形成される工程と共通の工程で形成される構造体、即ち第２構造体、は、エッジシール２２だけに限定されない。以下に、誘導構造５が形成する工程と同じ工程で形成される構造体のバリエーションを説明する。
図７は、半導体チップ９が３次元のメモリセルアレイを有するＮＡＮＤ型フラッシュメモリのメモリチップである場合の第１の実施形態の半導体ウェハ１の構成を示す模式的な図である。
チップ領域２は、周辺回路ＣＩＲおよびメモリ部ＭＥＭを備える。周辺回路ＣＩＲおよびメモリ部ＭＥＭは、回路素子２１に該当する。
周辺回路ＣＩＲは、トランジスタＴＲ及び配線等を含む。周辺回路ＣＩＲは絶縁層１１１で覆われている。絶縁層１１１上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。
複数のワード線ＷＬには、ワード線ＷＬを積層方向（即ちＺ軸方向）に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、メモリセルが３次元に配置されたメモリ部ＭＥＭが構成される。
メモリ部ＭＥＭ内には、メモリ部ＭＥＭ下方の周辺回路ＣＩＲと、メモリ部ＭＥＭ上方の上層配線等とを接続するコンタクトＣ１が配置されている。また、周辺回路ＣＩＲは、後述するワード線ＷＬの階段状の領域に配置されていてもよい。この階段状の領域において上層配線等と周辺回路ＣＩＲとを接続するコンタクトＣ１が配置されていてもよい。
複数のワード線ＷＬの端部は階段状に構成される。個々のワード線ＷＬの端部には、ワード線ＷＬと上層配線等とを接続するコンタクトＣ２が配置されている。これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。
誘導構造５は、高アスペクト比の構造体であれば任意の構造体と同時に形成され得る。
例えば、誘導構造５は、コンタクトＣ１を形成する工程において、同時に形成されてもよい。誘導構造５は、コンタクトＣ１を形成する工程において、エッジシール２２とともに形成されてもよい。
または、誘導構造５は、コンタクトＣ２と同時に形成されてもよい。何れかのコンタクトＣ２を形成する工程において、同時に形成されてもよい。
または、誘導構造５は、ピラーＰＬを形成する工程において、同時に形成されてもよい。
ワード線ＷＬの積層体が、ソース線ＳＬに到達するスリットＳＴによって分割される場合がある。誘導構造５は、スリットＳＴを形成する工程において、同時に形成されてもよい。
以上述べたように、第１の実施形態によれば、カーフ領域３のうちのチップ領域２のエッジとダイシングライン４との間に、シリコン基板１０の表面に垂直なＺ軸方向に延びる凹部に埋め込み材料が埋め込まれた第１構造体である誘導構造５を備える。
これによって、材料膜の剥離によるクラックの伸展を誘導構造５によってＺ軸方向に誘導することができるので、クラックがチップ領域２へ伸展することを防止することが可能となる。
なお、誘導構造５は、デバイス層１１をＺ軸方向に向かって延びた構成を備えている。
また、第１の実施形態によれば、誘導構造５を構成する埋め込み材料の中にボイド６が形成されている。
これによって、誘導構造５は、誘導構造５の周囲（換言すると、誘導構造５に直接接触する膜）の構造に比べて脆弱であり、周囲にかかった応力によって容易に破断される。これによって、誘導構造５は、クラックを誘導構造５が延びるＺ軸方向に誘導することができる。
また、第１の実施形態によれば、チップ領域２は、Ｚ軸方向に延びる凹部に埋め込み材料が埋め込まれた第２構造体を備える。そして、第１構造体である誘導構造５と第２構造体とは、共通の工程によって形成されている。
これによって、誘導構造５を形成するための専用の工程を新たに追加することなく誘導構造５を形成することが可能となる。
第２構造体は、エッジシール２２であってもよいし、エッジシール２２以外の高アスペクト比の任意の構造であってもよい。なお、エッジシール２２は、チップ領域２内にチップ領域２のエッジに沿って設けられた壁状の構造体である。
なお、第２構造体がエッジシール２２である場合には、誘導構造５の埋め込み材料とエッジシール２２の埋め込み材料とを同じ組成のものとすることができる。しかしながら、誘導構造５の埋め込み材料と第２構造体の埋め込み材料とは必ずしも同じ組成のものでなくてもよい。
また、第１の実施形態によれば、例えば、誘導構造５は、チップ領域２を囲むように形成された壁状の構造体である。しかしながら、前述されたように、誘導構造５は、必ずしも壁状の構造体でなくてもよい。誘導構造５は、複数の柱状の構造体とされ、チップ領域２の周囲にチップ領域２を囲むように配置されてもよい。
また、第１の実施形態によれば、半導体チップ９の外周部には、Ｚ軸方向に延在する切断面３１と、Ｚ軸方向に垂直な剥離面３２と、Ｚ軸方向に延在する露出した第１膜である破断面３３と、が形成されている。
破断面３３は、ボイド６で破断されているため、ボイド６の内壁部分３４が含まれている。内壁部分３４は、Ｚ軸方向の１つの向きに向かうにつれてチップ領域２側からダイシングライン４側に傾斜する傾斜面またはダイシングライン４側からチップ領域２側に傾斜する傾斜面を有する。
（第２の実施形態）
第２の実施形態では、第１構造体の別の例を説明する。第２の実施形態の第１構造体を、誘導構造５ａと表記する。また、誘導構造５ａは、一例として２重に設けられていることとする。そして、チップ領域２側に設けられた誘導構造５ａを誘導構造５ａ－１と表記し、ダイシングライン４側に設けられた誘導構造５ａを誘導構造５ａ－２と表記する。なお、１重の誘導構造５ａが設けられていてもよいし、３重以上の誘導構造５ａが設けられていてもよい。
図８は、第２の実施形態の誘導構造５ａの構造の一例を説明するための図である。本図は、半導体ウェハ１を図３の場合と同様の切断線で切断した断面図である。
第２の実施形態では、誘導構造５ａは、第１の実施形態の誘導構造５と同様、デバイス層１１内を半導体ウェハ１の厚さ方向に延びる形状を有している。そして、誘導構造５ａは、例えば多孔質の材料で構成されている。ここで、誘導構造５ａを構成する材料は、誘導構造５ａと直接接触する膜よりも靱性（即ち脆性破壊に対する抵抗）が小さいものであればよく、多孔質の材料以外であってもよい。
誘導構造５ａが周囲の構造の材料よりも靱性が低いため、誘導構造５ａの近辺に応力がかかった場合、誘導構造５ａにおいて優先的に破壊が起きる。誘導構造５ａの近辺までクラックが伸びてきた場合、誘導構造５ａの近辺にかかる応力によって誘導構造５ａにおいて破壊が起きる。これによって、クラックの伸展方向をＺ軸方向に誘導し、その結果として、クラックが誘導構造５ａを越えてチップ領域２に侵入することを防止することができる。
図９は、ダイシングライン４の位置でブレード１００によって切断が行われた後の第２の実施形態の半導体ウェハ１の断面図である。
図９からは、シリコン基板１０に並行にチップ領域２に向かって伸展するクラックが、２重の誘導構造５ａのうちの外側の誘導構造５ａ－２の破壊によって、誘導構造５ａ－１よりもチップ領域２の側に伸展することが防止されていることが読み取れる。つまり、シリコン基板１０に並行なクラックの伸展は、誘導構造５ａ－２によって阻止されている。
シリコン基板１０に並行に伸展するクラックが誘導構造５ａによって阻止された場合、半導体チップ９ａの外周部は、ブレード１００によって切断された切断面３１と、シリコン基板１０に並行に伸展するクラック（換言すると材料膜の剥離）によって生じたシリコン基板１０に並行な剥離面３２と、誘導構造５ａの破断によって生じた破断面３３ａと、を含むことになる。
図１０は、第２の実施形態の誘導構造５ａが形成される工程の一例を説明するための模式的な図である。
所定の工程によって回路素子２１が形成された後、図１０の（Ａ）に示されるように、エッチング工程において、エッジシール２２のための凹部２３と、誘導構造５のための凹部５１と、が同時に形成される。ここで、凹部５１の開口部の寸法、特に幅Ｗ３は、凹部２３の開口部の寸法、特に幅Ｗ２に比べて大きくされる。
その後、堆積工程によって、図１０の（Ｂ）に示されるように、埋め込み材料７の堆積が実施される。凹部２３は、埋め込み材料７が充填されて閉塞される。他方、凹部５１は、開口部の寸法が大きいため、埋め込み材料７によって閉塞されない。凹部５１の内壁に埋め込み材料７が堆積することで、凹部５１の内側に凹部５３が形成される。
続いて、半導体ウェハ１の表面に形成された埋め込み材料７の膜がＣＭＰ等によって除去されることで、半導体ウェハ１は、図１０の（Ｃ）に示されるように、エッジシール２２および凹部５３が形成された状態となる。
続いて、多孔質の材料からなる埋め込み材料８が、半導体ウェハ１に堆積される。これによって、図１０の（Ｄ）に示されるように、凹部５３に埋め込み材料８が充填される。
そして、半導体ウェハ１の表面に形成された埋め込み材料８の膜がＣＭＰ等によって除去されることで、図１０の（Ｅ）に示されるように、誘導構造５ａのための凹部５１に多孔質の材料が埋め込まれた構造を得ることができる。
なお、誘導構造５ａは、第１の実施形態の誘導構造５と同様に、高アスペクト比の構造体であれば任意の構造体と同時に形成され得る。
このように、第２の実施形態によれば、第１構造体である誘導構造５ａは、誘導構造５ａと隣接して直接接触する膜よりも靱性が小さい材料が埋め込まれた構成を有している。
これによって、誘導構造５ａは、クラックを誘導構造５ａが延びるＺ軸方向に誘導することができる。
また、半導体チップ９ａの外周部には、第１膜である破断面３３ａが含まれている。破断面３３ａは、誘導構造５ａの埋め込み材料で構成されている。
（第３の実施形態）
第３の実施形態では、第１構造体のさらに別の例を説明する。第３の実施形態の第１構造体を、誘導構造５ｂと表記する。また、誘導構造５ｂは、一例として２重に設けられていることとし、チップ領域２側に設けられた誘導構造５ｂを誘導構造５ｂ－１と表記し、ダイシングライン４側に設けられた誘導構造５ｂを誘導構造５ｂ－２と表記する。なお、１重の誘導構造５ｂが設けられていてもよいし、３重以上の誘導構造５ｂが設けられていてもよい。
図１１は、第３の実施形態の誘導構造５ｂの構造の一例を説明するための図である。本図は、半導体ウェハ１を図３の場合と同様の切断線で切断した断面図である。また、図１２は、第３の実施形態の誘導構造５ｂの断面を拡大した図である。
第３の実施形態では、誘導構造５ｂは、第１の実施形態の誘導構造５と同様、デバイス層１１内を半導体ウェハ１の厚さ方向に延びる形状を有している。つまり、誘導構造５ｂのための凹部は、第２構造体のための凹部をエッチングによって形成する際に同時に形成され得る。
誘導構造５ｂは、壁状の形状を有しており、この壁状の形状の厚さ方向に「第１膜」としての第１の剥離層６ａと「第２膜」としての第２の剥離層６ｂとが積層された構造を有する。ここでは、２枚の第１の剥離層６ａの間に１枚の第２の剥離層６ｂが介在するように、合計３枚の剥離層６ａ、６ｂが積層されている。
第１の剥離層６ａおよび第２の剥離層６ｂの各剥離層の材料は、第１の剥離層６ａと第２の剥離層６ｂとの間の密着性が所定レベル以下となるように選択されている。または第１の剥離層６ａと第２の剥離層６ｂと、の間の密着力が、第１の剥離層６ａと凹部の外側にあり第１の剥離層６ａと隣接して直接接触する膜と、の密着力よりも小さくてもよい。または第１の剥離層６ａと第２の剥離層６ｂと、の間の密着力が、第２の剥離層６ｂと凹部の外側にあり第２の剥離層６ｂと隣接して直接接触する膜と、の密着力よりも小さくてもよい。
第１の剥離層６ａまたは第２の剥離層６ｂのみが凹部に形成されていてもよい。このときは第１の剥離層６ａまたは第２の剥離層６ｂと凹部の外側にあり第１の剥離層６ａまたは第２の剥離層６ｂと隣接して直接接触する膜との密着力が所定のレベルよりも低いように形成されている。
例えば、第１の剥離層６ａおよび第２の剥離層６ｂのうちの一方は、ＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、またはａ－Ｓｉによって構成され、他方は、ＳｉＯ２によって構成される。ＳｉＯ２としては、ＴＥＯＳ－ＳｉＯ２が採用されてもよい。これらの材料は、ピラーＰＬの構成材料に用いられても良い。したがって、第１の剥離層６ａと第２の剥離層６ｂとが積層された構造は、ピラーＰＬを形成する際に同時に形成され得る。第１の剥離層６ａ及び第２の剥離層６ｂのそれぞれは、上記の材料あるいは上記以外の材料を適宜用いることができる。第１の剥離層６ａ及び第２の剥離層６ｂの一方または他方は、回路素子２１を構成する材料とは異なる材料によって構成されてもよい。
シリコン基板１０に並行なクラックが誘導構造５ｂの近辺まで伸展してきた場合、誘導構造５ｂにおいて、第１の剥離層６ａと第２の剥離層６ｂとの間で剥離が生じたり、凹部の外側にあり第１の剥離層６ａと直接接触する膜と第１の剥離層６ａとの間で剥離が生じたりすることによって、クラックの伸展方向をＺ軸方向に誘導することができる。その結果、クラックが誘導構造５ｂを越えてチップ領域２に侵入することを防止することができる。
図１３は、ダイシングライン４の位置でブレード１００によって切断が行われた後の第３の実施形態の半導体ウェハ１の断面図である。
図１３からは、シリコン基板１０に並行にチップ領域２に向かってクラックが伸展してきたときに２重の誘導構造５ｂのうちの外側の誘導構造５ｂ－２において第１の剥離層６ａと第２の剥離層６ｂとの間の剥離が起きたことによって、クラックが誘導構造５ｂ－２よりもチップ領域２の側に伸展することが防止されていることが読み取れる。つまり、シリコン基板１０に並行なクラックの伸展は、誘導構造５ｂ－２によって阻止されている。
なお、図１３に示される例によれば、第２の剥離層６ｂとダイシングライン４側の第１の剥離層６ａとの間に剥離が起きている。よって、半導体チップ９ｂの側面は、ブレード１００によって切断された切断面３１と、シリコン基板１０に並行に伸展するクラック（換言すると材料膜の剥離）によって生じたシリコン基板１０に並行な剥離面３２と、誘導構造５ｂにおける剥離によって第２の剥離層６ｂが露出した剥離面３３ｂと、を含むことになる。
図１４は、ダイシングライン４の位置でブレード１００によって切断が行われた後の第３の実施形態の半導体ウェハ１の別のケースの断面図である。
図１４に示される例によれば、図１３に示された例と同様に、誘導構造５ｂ－２を構成する複数の膜の間の剥離によって、クラックの伸展が阻止されている。ただし、誘導構造５ｂ－２を構成する複数の膜の隔離が起きた位置が図１３に示された例と異なっている。
図１４に示される例によれば、一部において、第２の剥離層６ｂとダイシングライン４側の第１の剥離層６ａとの間で剥離している。そして、第２の剥離層６ｂがクラックの誘導の際に破損したことで、他の一部において、チップ領域２側の第１の剥離層６ａと第２の剥離層６ｂとの間の剥離が起きている。これによって、半導体チップ９ｂの外周部は、ブレード１００によって切断された切断面３１と、シリコン基板１０に並行に伸展するクラック（換言すると材料膜の剥離）によって生じたシリコン基板１０に並行な剥離面３２と、誘導構造５ｂにおける剥離によって第２の剥離層６ｂが露出した剥離面３３ｃと、誘導構造５ｂにおける剥離によってチップ領域２側の第１の剥離層６ａが露出した剥離面３３ｄと、を含むことになる。
このように、誘導構造５ｂを構成する複数の膜の剥離が起きる箇所は、変わり得る。第２の剥離層６ｂとダイシングライン４側の第１の剥離層６ａとの間でも剥離が起き得るし、チップ領域２側の第１の剥離層６ａと第２の剥離層６ｂとの間でも剥離が起き得る。また、図１４に示されるように、一部では第２の剥離層６ｂとダイシングライン４側の第１の剥離層６ａとの間で剥離が起き、他の一部ではチップ領域２側の第１の剥離層６ａと第２の剥離層６ｂとの間で剥離が起きることがある。また、凹部の外側にあり第１の剥離層６ａと直接接触する膜と第１の剥離層６ａとの間でも剥離が起き得る。
このように、第３の実施形態によれば、誘導構造５ｂを構成する複数の膜の間、または誘導構造５ｂを構成する膜と凹部の外側にあり第１の剥離層６ａと直接接触する膜との間、などで剥離が起きることで、クラックの伸展方向をＺ軸方向に誘導することができる。
また、ダイシングによって形成された半導体チップ９ｂの外周部の誘導構造５ｂは、誘導構造５ｂを構成する何れかの膜が露出している場合がある。誘導構造５ｂを構成する膜が露出している場合、当該膜は、例えば、ＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、またはａ－Ｓｉによって構成されている。なお、当該膜は、これら以外の組成の材料によって構成されていてもよい。
（第４の実施形態）
誘導構造５，５ａ，５ｂが半導体ウェハ１に深く埋められている場合、クラックが誘導構造５，５ａ，５ｂに沿って伸展した後、クラックが誘導構造５，５ａ，５ｂの上端から再びチップ領域２に向かって伸展する可能性がある。そのような場合、誘導構造５，５ａ，５ｂの上方または誘導構造５，５ａ，５ｂとチップ領域２のエッジとの間に、デバイス層１１の表面にシリコン基板１０に向かって窪んでいる溝部が設けられることで、クラックがチップ領域２に向かうことを防ぐことができる。
図１５は、第４の実施形態の半導体ウェハ１の断面図である。なお、本図に示される例では、第１の実施形態の誘導構造５が半導体ウェハ１に設けられているが、誘導構造５に替えて、第２または第３の実施形態の誘導構造５ａ，５ｂが設けられていてもよい。
図１５に示されるように、デバイス層１１の表面において、チップ領域２の外側にデバイス層１１の表面にシリコン基板１０に向かって窪んでいる溝部ＴＲが設けられている。溝部ＴＲは、チップ領域２を囲むように設けられている。溝部ＴＲは、誘導構造５が形成された後、例えば、デバイス層１１の表面に設けられた配線層を含む金属層２５や表面保護膜１２などをマスクとして用いてエッチングが行われることで形成され得る。金属層２５よりもカーフ領域３の側にある材料膜２の表面は保護膜１２に覆われる材料膜２の表面よりも下側にある。金属層２５はチップ領域２の全周を取り囲むように配置されていてもよいし、飛び飛びに配置されていてもよい。
溝部ＴＲは、誘導構造５の上端からクラックがチップ領域２に向かう前にクラックを半導体ウェハ１の表面まで伸展させるために、誘導構造５の上方か、または誘導構造５とチップ領域２のエッジとの間に設けられる。
図１５に示される例によれば、溝部ＴＲは、２重の誘導構造５のうちのチップ領域２側の誘導構造５－１の上方に位置している。よって、２重の誘導構造５のうちの何れからクラックが伸びてきた場合であっても、当該クラックは、溝部ＴＲに誘導される。
図１６は、ダイシングライン４の位置でブレード１００によって切断が行われた後の第４の実施形態の半導体ウェハ１の断面図である。本図に示される例によれば、シリコン基板１０に並行にチップ領域２に向かって伸展するクラックが、伸展する向きを２重の誘導構造５のうちの外側の誘導構造５－２においてＺ軸の正の向きに変えている。そして、クラックは、誘導構造５－２の上端を通過した後、チップ領域２ではなく溝部ＴＲの底部に向かって伸展したことで、半導体チップ９ｃが分離されている。つまり、クラックがチップ領域２に伸展することが防止されている。
このように、誘導構造５，５ａ，５ｂの上方または誘導構造５，５ａ，５ｂとチップ領域２のエッジとの間に、デバイス層１１の表面にシリコン基板１０に向かって窪んでいる溝部ＴＲを設けることで、クラックがチップ領域２に向かって伸展することをさらに防止することが可能となる。
なお、第１～第４の実施形態では、半導体ウェハ１は、ブレードダイシングによってダイシングされる例を説明した。ダイシングの手法はこれに限定されない。第１～第４の実施形態は、例えば、ステルスダイシング、アブレーション、ＲＩＥ（RIE ： Reactive Ion Etching）、またはウェットエッチングなどの手法でダイシングが実施される場合においても適用され得る。
以上述べたように、第１～第４の実施形態によれば、半導体ウェハ１には、それぞれは回路素子が設けられた複数の第１領域である複数のチップ領域２と、複数のチップ領域２の間の第２領域であるカーフ領域３と、が形成されている。そして、半導体ウェハ１は、複数のチップ領域２のエッジと、カーフ領域３のうちの複数のチップ領域２の個片化の際に切断される第３領域であるダイシングライン４と、の間に、誘導構造５，５ａ，５ｂを備える。誘導構造５，５ａ，５ｂは、シリコン基板１０の表面に垂直な第１方向であるＺ方向に延びる凹部に埋め込み材料が埋め込まれた第１構造体である。
これによって、材料膜の剥離によるクラックがチップ領域へ伸展することを防止することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体ウェハ、２ チップ領域、３ カーフ領域、４ ダイシングライン、５，５ａ，５ｂ 誘導構造、６ ボイド、６ａ 第１の剥離層、６ｂ 第２の剥離層、７ 埋め込み材料、８ 埋め込み材料、９，９ａ，９ｂ，９ｃ 半導体チップ、１０ シリコン基板、１１ デバイス層、１２ 表面保護膜、２１ 回路素子、２２ エッジシール、２３ 凹部、２５ 金属層、３１ 切断面、３２ 剥離面、３３ 破断面、３３ａ 破断面、３３ｂ 剥離面、３３ｃ 剥離面、３３ｄ 剥離面、３４ 内壁部分、３５ 部分、５１，５３ 凹部、１００ ブレード、１１１ 絶縁層、２００ 矢印。

Claims (17)

  1. 回路素子が設けられた複数の第１領域と、前記複数の第１領域の間の第２領域と、が形成され、
    前記複数の第１領域のエッジと、前記第２領域のうちの前記複数の第１領域の個片化の際に切断される第３領域と、の間に、基板の表面に垂直な第１方向に延びる第１凹部に第１埋め込み材料が埋め込まれた第１構造体を備え、
    前記第１埋め込み材料は半導体ウェハの表面方向に沿って積層され前記第１方向に延在する第１膜と前記第１膜の内側に形成された第２膜とを含み、
    前記第１膜と前記第２膜との間の密着力は、前記第１膜と前記第１凹部の外側にあり隣接して直接接触する膜との密着力よりも小さい、
    半導体ウェハ。
  2. 前記基板上にデバイス層が設けられ、
    前記第１構造体は、前記デバイス層を前記第１方向に向かって延びる、
    請求項１に記載の半導体ウェハ。
  3. 前記第１構造体の上方かまたは前記第１構造体と前記エッジとの間に、前記デバイス層の表面から前記基板に向かって窪んでいる溝部が設けられている、
    請求項２に記載の半導体ウェハ。
  4. 前記第１膜または前記第２膜は、前記第１膜と前記隣接して直接接触する膜よりも靱性が小さい、
    請求項１に記載の半導体ウェハ。
  5. 前記第１膜はＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、およびａ－Ｓｉから選択された１つによ
    って構成され、
    前記第２膜はＳｉＯ２によって構成される請求項１に記載の半導体ウェハ。
  6. 前記第１領域は、前記第１方向に延びる第２凹部に第２埋め込み材料が埋め込まれた第２構造体を備え、
    前記第１凹部と前記第２凹部とは共通の工程によって形成されている、
    請求項１～５の何れか一項に記載の半導体ウェハ。
  7. 前記第２構造体は、前記複数の第１領域の前記エッジに沿って設けられた壁状の構造体である、
    請求項６に記載の半導体ウェハ。
  8. 前記第１埋め込み材料の組成は前記第２埋め込み材料の組成と等しい、
    請求項７に記載の半導体ウェハ。
  9. 前記第１構造体は、前記複数の第１領域のそれぞれを囲むように前記第２領域に形成された壁状の構造体である、請求項１～８の何れか一項に記載の半導体ウェハ。
  10. 回路素子が設けられた第１領域と、前記第１領域の周囲に形成された第２領域と、を含む半導体基板と、
    前記半導体基板に形成されたデバイス層と、
    前記第２領域の前記デバイス層に形成され、前記半導体基板の表面に垂直な第１方向に延びる第１凹部に第１埋め込み材料が埋め込まれた第１構造体と、
    を備え、
    前記第１埋め込み材料は半導体ウェハの表面方向に沿って積層され前記第１方向に延在する第１膜と前記第１膜の内側に形成された第２膜とを含み、
    前記第１膜と前記第２膜との間の密着力は、前記第１膜と前記第１凹部の外側にあり隣接して直接接触する膜との密着力よりも小さい、
    半導体チップ。
  11. 前記第２領域の外周部に、前記第１方向に延在する切断面と、前記第１方向に垂直な剥離面と、前記第１方向に延在する露出した前記第１膜と、を有する、
    請求項１０に記載の半導体チップ。
  12. 前記第１膜は、前記第１方向の１つの向きに向かうにつれて前記第１領域側から前記第２領域側または前記第２領域側から前記第１領域側に傾斜する傾斜面を有する、
    請求項１１に記載の半導体チップ。
  13. 前記第１膜は多孔質材料によって構成されている、
    請求項１１に記載の半導体チップ。
  14. 前記第１膜は、ＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、またはａ－Ｓｉによって構成されている、
    請求項１１に記載の半導体チップ。
  15. 前記第１膜の組成は、前記第１埋め込み材料の組成の少なくとも一部を含む、請求項１１に記載の半導体チップ。
  16. 前記第１埋め込み材料の中にボイドが形成されている、
    請求項１に記載の半導体ウェハ。
  17. 前記第１埋め込み材料の中にボイドが形成されている、
    請求項１０に記載の半導体チップ。
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