JP6559841B1 - 半導体装置 - Google Patents

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Abstract

【課題】チッピングによるクラックがチップの回路領域に到達することを防止可能な半導体装置を提供する。【解決手段】回路領域ＣＲとこれに隣接して設けられたチップ外周領域ＰＲとを含む半導体基板１０１と、半導体基板１０１上に設けられた第１の絶縁膜１０２と、第１の絶縁膜１０２上に設けられた第２の絶縁膜１０４と、チップ外周領域ＰＲにおいて、チップ外周領域ＰＲ側が回路領域ＣＲ側より低くなるように半導体基板１０１と第１の絶縁膜１０２との間に設けられた第１の段差ＳＴ１と、チップ外周領域ＰＲにおいて、第１の段差ＳＴ１よりも回路領域ＣＲ側に位置し、第２の絶縁膜１０４に設けられた第２の段差ＳＴ２とを備える。【選択図】図１

Description

本発明は、半導体装置に関するものである。
半導体基板（半導体ウェハ）は、一般に、複数のチップ領域と、複数のチップ領域をダイシングにより各半導体チップに個片化するための領域（以下、スクライブラインともいう）とを備えて構成されている。半導体基板をブレードを用いてダイシングする場合、ダイシング面からクラックが入ることが知られている。そのため、スクライブラインの幅は、カーフ（ブレード）幅に加え、クラックが進行する幅も考慮して設定する必要がある。しかし、クラックが進行する幅は大きく、カーフ幅にその値を加算するとスクライブラインが広くなり、チップサイズが大きくなってしまうといった問題がある。
そこで、回路領域とスクライブラインの境界付近に、ダイシングによりスクライブラインから進行してきたクラックが回路領域に進行するのを抑制する構造を設ける手法が各種提案されている。
その一つとして、特許文献１（特に図４参照）では、ＳＴＩ分離領域と同時にチップ領域とスクライブラインとをまたぐように形成されたクラック防御絶縁膜と、この上に金属からなるコンタクト層と配線層が積層されて形成されたクラック防御リングとを設けている。これにより、スクライブラインから半導体基板内を通ってクラック（以下、基板クラックともいう）が伝播してきた場合に、この基板クラックをクラック防御絶縁膜の側面からクラック防御リングの側面に沿った経路に伝播させて上方へ誘導させるようにしている。
特許第５８３０８４３号明細書
しかしながら、クラックが伝播してクラック防御リングの側面に沿って進行すると、クラック防御リングを構成している金属層が露出することになる。これにより、金属層が酸化膨張を起こし、新たなクラックの起点となってしまい、信頼性の低下に繋がるという問題がある。
したがって、本発明は、信頼性を維持しつつ、ダイシングによるクラックが半導体チップの回路領域に到達することを防止することが可能な半導体装置を提供することを目的とする。
本発明の半導体装置は、回路領域と前記回路領域に隣接して設けられたチップ外周領域とを含む半導体基板と、前記半導体基板の上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第２の絶縁膜と、前記チップ外周領域において、前記チップ外周領域側が前記回路領域側より低くなるように前記半導体基板と前記第１の絶縁膜との間に設けられた第１の段差と、前記チップ外周領域において、前記第１の段差よりも前記回路領域側に位置し、前記第２の絶縁膜に設けられた第２の段差とを備えることを特徴とする。
本発明によれば、ダイシングにより発生したクラックが回路領域に到達することを防止することができる。
（ａ）は、本発明の実施形態によるウェハ状態の半導体装置を示す平面図であり、（ｂ）は、（ａ）に示すウェハ状態の半導体装置が複数の半導体チップに個片化された状態を示す平面図である。 図１（ｂ）のＣ−Ｃ線に沿った断面図である。 （ａ）は、半導体基板と層間絶縁膜との境界部に設けられる段差の他の例を示す断面図であり、（ｂ）は、半導体基板と層間絶縁膜との境界部に設けられる段差のさらに他の例を示す断面図である。 半導体基板と層間絶縁膜との境界部に設けられた段差と、上層の絶縁膜に設けられた段差と、シールリングとの位置関係を説明するための断面図である。 ダイシングの切断深さと基板クラックの起点の最大深さとの関係を示す図である。 基板クラックの起点の深さと基板クラックの進行した幅との関係を示す図である。 本発明の実施形態の半導体装置において上層の絶縁膜に設けられる段差の第１の変形例を示す図である。 本発明の実施形態の半導体装置において上層の絶縁膜に設けられる段差の第２の変形例を示す図である。 本発明の実施形態の半導体装置の変形例を示す図である。
以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
図１（ａ）は、本発明の実施形態によるウェハ状態の半導体装置を示す平面図であり、図１（ｂ）は、図１（ａ）に示すウェハ状態の半導体装置が複数の半導体チップ１００に個片化された状態を示す平面図である。
図１（ａ）に示すように、本実施形態の半導体装置は、ウェハ状態において、破線で示された複数のチップ領域１００ｃを備えており、各チップ領域１００ｃには、シールリング１１０が設けられている。各シールリング１１０の外側には、スクライブライン１２０が設けられている。図１（ａ）に示すウェハ状態の半導体装置は、スクライブライン１２０に沿ってダイシングブレードにより切断され、図１（ｂ）に示すように、ダイシングラインＤＬによって分割されて複数の半導体チップ１００に個片化される。個片化された半導体チップ１００は、それぞれ、シールリング１１０を含む回路領域ＣＲと、回路領域ＣＲに隣接し、回路領域ＣＲを取り囲むように設けられたチップ外周領域ＰＲとを有している。
図２は、本実施形態の半導体装置の構造を示す図であり、図１（ｂ）のＣ−Ｃ線に沿った断面図である。
図２に示すように、本実施形態の半導体装置は、半導体基板１０１と、半導体基板１０１における回路領域ＣＲに設けられたシールリング１１０と、半導体基板１０１上に積層された層間絶縁膜１０２、１０３、及び１０４と、層間絶縁膜１０４上に形成されたシリコン窒化膜等からなるパッシベーション膜１０５と、パッシベーション膜１０５上に形成されたポリイミド等からなる有機絶縁膜１０６とを備えている。
シールリング１１０は、半導体基板１０１に接続されて層間絶縁膜１０２に設けられた金属プラグ１１１と、金属プラグ１１１に接続されて層間絶縁膜１０２上に設けられた金属膜１１２と、金属膜１１２に接続されて層間絶縁膜１０３に設けられた金属プラグ１１３と、金属プラグ１１３に接続されて層間絶縁膜１０３上に設けられた金属膜１１４と、金属膜１１４に接続されて層間絶縁膜１０４に設けられた金属プラグ１１５と、金属プラグ１１５に接続されて層間絶縁膜１０４上に設けられた金属膜１１６とにより構成されている。最上層の金属膜１１６は、パッシベーション膜１０５に覆われている。
さらに、半導体装置は、チップ外周領域ＰＲにおいて、チップ外周領域ＰＲ側が回路領域ＣＲ側より低くなるように半導体基板１０１と層間絶縁膜１０２との境界部に設けられた段差ＳＴ１と、チップ外周領域ＰＲにおいて、段差ＳＴ１よりも回路領域ＣＲ側に位置し、層間絶縁膜１０４に設けられた段差ＳＴ２とを備えている。ここで、段差ＳＴ１は、半導体基板１０１の表面に設けられたＬＯＣＯＳ膜１３０の半導体基板１０１の表面から突出した部分におけるチップ外周領域ＰＲ側の傾斜部により構成されている。
以上のように構成された本実施形態の半導体装置によれば、図１（ａ）に示すウェハ状態の半導体装置を図１（ｂ）に示すようにダイシングラインＤＬに沿って切断した場合、以下のような効果が得られる。
図２において、チップ外周領域ＰＲにおける回路領域ＣＲと反対側の端部がダイシング面ＤＳである。ダイシングを行い、ダイシング面ＤＳにおいて半導体基板１０１に基板クラックが発生すると、当該基板クラックは、そこから上方へ進行し、半導体基板１０１と層間絶縁膜１０２との界面に到達する。すると、半導体基板１０１と層間絶縁膜１０２との界面は、密着力が弱い箇所であることから、クラックは、そこからは上方ではなく、同界面を回路領域ＣＲへ向かって進行していく。また、ダイシング面ＤＳにおいて半導体基板１０１と層間絶縁膜１０２との界面に発生したクラックも、同様の理由により同界面をそのまま回路領域ＣＲへ向かって進行していく。これらのクラックが段差ＳＴ１に到達すると、これをきっかけにクラックの進行方向が上方へと変化する。また、段差ＳＴ２は、特に応力が集中する箇所となっていることから、クラックは、層間絶縁膜１０４に設けられた段差ＳＴ２へ誘導され、層間絶縁膜１０４の表面に到達することとなる。したがって、クラックが回路領域ＣＲに到達することを防止することができる。
図２には、半導体基板１０１の表面に設けられたＬＯＣＯＳ膜１３０の半導体基板１０１の表面から突出した部分におけるチップ外周領域ＰＲ側の傾斜部を段差ＳＴ１として使用した例を示したが、段差ＳＴ１の構成は、これには限られない。
段差ＳＴ１は、例えば、図３（ａ）及び（ｂ）に示すような構造によっても実現することができる。
図３（ａ）は、図２に示す段差ＳＴ１部分を拡大した図に対応する図であり、段差ＳＴ１の他の例を示したものである。本例では、半導体基板１０１の表面が、チップ外周領域ＰＲ側が回路領域ＣＲ側より低くなるように掘り下げられており、この掘り下げられた部分が段差ＳＴ１となっている。
図３（ｂ）は、図２に示す段差ＳＴ１部分を拡大した図に対応する図であり、段差ＳＴ１のさらに他の例を示す図である。本例では、半導体基板１０１に埋め込まれるとともにその上部が半導体基板１０１の表面から突出するように形成されたＳＴＩ膜１４０の半導体基板１０１の表面から突出した部分におけるチップ外周領域側の側面部を段差ＳＴ１としている。この例の場合、ＳＴＩ膜１４０と半導体基板１０１との界面の密着力よりもＳＴＩ膜１４０と層間絶縁膜１０２との界面の密着力の方が弱いため、図３（ａ）に示す例と比較して、さらにクラックの進行方向が上方へ変化しやすい。なお、図２に示すＬＯＣＯＳ膜１３０を用いて段差ＳＴ１を構成した例についても、同様のことが言える。
このように、段差ＳＴ１は、各種の構成により実現可能であり、図２、図３（ａ）、及び図３（ｂ）に示された構成に限られるものではない。
次に、図４を用いて、段差ＳＴ１と段差ＳＴ２とシールリング１１０との好ましい位置関係について説明する。
図４に示すように、本実施形態の半導体装置は、回路領域ＣＲにおけるチップ外周領域ＰＲと隣接する領域において、半導体基板１０１上に、防湿のためのシールリング１１０を備えている。シールリング１１０は、上述のとおり、金属プラグと金属膜との積層からなっており、応力が集中する箇所になり得ることから、クラックの到達点にもなり得る。しかし、ダイシング面ＤＳから入ったクラックがシールリング１１０に到達し、シールリング１１０を構成している金属膜や金属プラグが露出すると、そこから新たなクラックが発生するおそれがあり望ましくない。
したがって、本実施形態では、段差ＳＴ１の起点ＰＯ１から段差ＳＴ２の起点ＰＯ２までの距離Ａが段差ＳＴ１の起点ＰＯ１からシールリング１１０までの最小距離Ｂよりも短くなる（Ａ＜Ｂ）ように、段差ＳＴ１及び段差ＳＴ２を配置している。これにより、応力をシールリング１１０よりも段差ＳＴ２に集中させることが可能となり、クラックを層間絶縁膜１０４表面の段差ＳＴ２に誘導することができる。
ここで、段差ＳＴ１と段差ＳＴ２との間の距離Ａの調整は、Ｘ方向だけではなく、Ｙ方向で調整することも可能である。すなわち、例えば、段差ＳＴ２を層間絶縁膜１０３まで掘り下げることにより、距離Ａを短くするようにしてもよい。
次に、図５及び６を用いて、段差ＳＴ１の好ましい位置について説明する。
図５は、ダイシングの切断深さを変化させたときの基板クラックの起点の最大深さを測定した結果を示す図である。図５から、基板クラックの起点の最大深さは、ダイシングの切断深さを変化させても、バラツキはあるもののほぼ一定値を取ることがわかった。
図６は、基板クラックの起点の深さとそれぞれの深さにおいて基板クラックの進行した幅とを測定した結果を示す図である。図６から、基板クラックの起点の深さと基板クラックの進行する幅との比率は、およそ１：１（角度４５度）となっており、基板クラックの起点の深さをｘ、基板クラックが進行した幅をｙとし、図６のプロットを線形近似すると、ｘとｙの関係は、およそ、ｙ＝１．０６ｘ+１．８となっていることがわかった。
図５より、基板クラックの起点の最大深さの最大値がおよそ１２μｍであったことから、上記式より、ダイシング面から基板クラックが進行する幅は最大で１４．５２μｍとなると推察されるため、段差ＳＴ１をより効果的に機能させるためには、ダイシング面ＤＳから段差ＳＴ１のまでの水平距離Ｄ（図２参照）を１５μｍ以上とすることが望ましい。
次に、本実施形態の半導体装置において、上層の絶縁膜に設けられる段差ＳＴ２の第１及び第２の変形例につき、図７及び図８を用いて説明する。
第１の変形例では、図７に示すように、図２に示す例に対して、パッシベーション膜１０５がチップ外周領域ＰＲにおいても層間絶縁膜１０４を覆っており、チップ外周領域ＰＲにおいて、パッシベーション膜１０５表面から層間絶縁膜１０４に達する溝ＴＲが形成されている。これにより、本変形例では、溝ＴＲのチップ外周領域ＰＲ側の内側面が段差ＳＴ２として機能する。かかる構成、すなわち、チップ外周領域ＰＲ側が回路領域ＣＲ側より高くなるように形成された段差ＳＴ２であっても、図２に示す例と同様、段差ＳＴ２は、特に応力が集中する箇所となり、図２に示す段差ＳＴ２と同様に機能する。したがって、チップ外周領域ＰＲにおいてもパッシベーション膜１０５が層間絶縁膜１０４を覆う必要がある場合等は、段差ＳＴ２をこのように構成してもよい。
第２の変形例では、図８に示すように、図７に示す変形例の溝ＴＲに替えて、パッシベーション膜１０５に形成された溝ＴＲ１と、溝ＴＲ１の下において、層間絶縁膜１０４に設けられた溝ＴＲ１よりも狭い幅を有する溝ＴＲ２を備えている。これにより、本変形例では、溝ＴＲ２のチップ外周領域ＰＲ側の内側面が段差ＳＴ２として機能する。本実施形態ではシールリング１１０を構成する金属膜が三層（１１２、１１４、１１６）であることから回路領域ＣＲに形成される金属配線層（図示せず）も三層であるが、例えば、回路領域ＣＲに形成される金属配線層がより多層になり、これにともない、層間絶縁膜もより多層となった際、図４に示す段差ＳＴ１の起点ＰＯ１から段差ＳＴ２の起点ＰＯ２までの距離Ａを短くするために、最上層の絶縁膜から一度に深い溝を掘ることが困難な場合、本変形例によれば、上層の絶縁膜から順次段階的に溝を形成することにより、距離Ａを容易に短くすることができる。
図９は、本発明の実施形態の半導体装置の変形例を示す図である。
本変形例の半導体装置は、図９に示すように、図２に示す半導体装置のチップ外周領域ＰＲにおいて、段差ＳＴ２とシールリング１１０との間に金属構造体１５０をさらに備えて構成されている。
金属構造体１５０は、半導体基板１０１に接続されて層間絶縁膜１０２に設けられた金属プラグ１５１と、金属プラグ１５１に接続されて層間絶縁膜１０２上に設けられた金属膜１５２と、金属膜１５２に接続されて層間絶縁膜１０３に設けられた金属プラグ１５３と、金属プラグ１５３に接続されて層間絶縁膜１０３上に設けられた金属膜１５４と、金属膜１５４に接続されて層間絶縁膜１０４に設けられた金属プラグ１５５と、金属プラグ１５５に接続されて層間絶縁膜１０４上に設けられた金属膜１５６とにより構成されている。最上層の金属膜１５６は、パッシベーション膜１０５に覆われている。
本変形例によれば、金属構造体１５０の存在により、層間絶縁膜１０２、１０３、１０４、及びパッシベーション膜１０５が剥がれ難くなる。よって、段差ＳＴ２に、より応力を集中させることが可能となる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
１００ 半導体チップ
１００ｃ チップ領域
１０１ 半導体基板
１０２、１０３、１０４ 層間絶縁膜
１０５ パッシベーション膜
１０６ 有機絶縁膜
１１０ シールリング
１１１、１１３、１１５、１５１、１５３、１５５ 金属プラグ
１１２、１１４、１１６、１５２、１５４、１５６ 金属膜
１２０ スクライブライン
１３０ ＬＯＣＯＳ膜
１４０ ＳＴＩ膜
１５０ 金属構造体
２１５ 金属膜
ＣＲ 回路領域
ＤＬ ダイシングライン
ＤＳ ダイシング面
ＰＯ１ 段差ＳＴ１の起点
ＰＯ２ 段差ＳＴ２の起点
ＰＲ チップ外周領域
ＳＴ１、ＳＴ２ 段差
ＴＲ、ＴＲ１、ＴＲ２ 溝

Claims (11)

  1. 回路領域と前記回路領域に隣接して設けられたチップ外周領域とを含む半導体基板と、
    前記半導体基板の上に設けられた第１の絶縁膜と、
    前記第１の絶縁膜の上に設けられた第２の絶縁膜と、
    前記チップ外周領域において、前記チップ外周領域側が前記回路領域側より低くなるように前記半導体基板と前記第１の絶縁膜との境界部に設けられた第１の段差と、
    前記チップ外周領域において、前記第１の段差よりも前記回路領域側に位置し、前記第２の絶縁膜に設けられた第２の段差とを備えることを特徴とする半導体装置。
  2. 前記第１の段差は、前記半導体基板の表面に設けられたＬＯＣＯＳ膜の前記半導体基板の表面から突出した部分におけるチップ外周領域側の傾斜部であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の段差は、前記半導体基板が掘り下げられた部分であることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の段差は、前記半導体基板に埋め込まれるとともに上部が前記半導体基板の表面から突出するように形成されたＳＴＩ膜の前記半導体基板の表面から突出した部分におけるチップ外周領域側の側面部であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２の段差は、前記チップ外周領域側が前記回路領域側より低くなるように設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第２の段差は、前記チップ外周領域側が前記回路領域側より高くなるように設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  7. 前記第２の絶縁膜に設けられた第１の溝をさらに備え
    前記第２の段差は、前記第１の溝の前記チップ外周領域側に形成された段差部であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  8. 前記第２の絶縁膜に設けられた第１の溝と、
    前記第２の絶縁膜において前記第１の溝の下に設けられ前記第１の溝よりも狭い幅を有する第２の溝とをさらに備え、
    前記第２の段差は、前記第２の溝の前記チップ外周領域側に形成された段差部であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  9. 前記回路領域における前記チップ外周領域と隣接する領域において、前記半導体基板の上に設けられたシールリングをさらに有し、
    前記第１の段差の起点から前記第２の段差の起点までの距離が前記第１の段差の起点から前記シールリングまでの最小距離よりも短いことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記チップ外周領域の前記回路領域と反対側の端部がダイシング面であり、前記ダイシング面から前記第１の段差までの水平距離が１５μｍ以上であることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 前記チップ外周領域において、前記第２の段差よりも前記回路領域側に、前記第１及び前記第２の絶縁膜中に設けられた金属構造体をさらに備えることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
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