JP2014220375A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体素子を有する回路領域ＣＲ１が一面に設けられた半導体基板ＳＢ１と、半導体基板ＳＢ１の一面上に設けられた配線層ＩＬ１と、を備える。半導体基板ＳＢ１は、回路領域ＣＲ１を囲むよう半導体基板ＳＢ１の一面に設けられ、かつ配線層ＩＬ１により覆われた第１凹部ＦＲ１と、回路領域ＣＲ１を囲むよう第１凹部ＦＲ１の底面に設けられた第２凹部ＳＲ１と、を有している。第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁は、第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、たとえば保護壁を有する半導体装置およびその製造方法に関する。
半導体基板と、半導体基板上に設けられた配線層と、を備える半導体装置においては、半導体装置内部に設けられた回路へのダメージを抑制するためにシールリング等の保護壁を形成する場合がある。このような保護壁に関する技術として、たとえば特許文献１〜３に記載されるものがある。
特許文献１には、トレンチおよびシールリングが相互接続誘電体層内に配置され、このシールリングがトレンチと集積回路の間に配置された半導体デバイスが記載されている。特許文献２に記載の技術は、集積回路部周辺に、半導体基板とは異なる異種物質が充填されたクラック伝播防止部を有する半導体パッケージに関するものである。特許文献３に記載の技術は、基板領域内へのイオンの拡散を実質的に防ぐ手段を含むダイに関するものである。
特開２０１１−１８９０６号公報 特開２００９−９４４５１号公報 特開２０１０−１６１３６７号公報
半導体装置は、たとえば半導体基板上に配線層を形成した後、半導体基板をダイシングすることにより製造される。このような半導体装置の製造においては、ダイシング工程において半導体基板に発生したクラックが、半導体基板内部に設けられた回路領域へ到達してしまうことを抑制することが求められる。特許文献２、３には、半導体基板に発生したクラックが半導体基板内部へ侵入することを抑制するため、半導体基板に溝を形成することが記載されている。
しかしながら、本発明者らは、半導体基板をダイシングする際に半導体基板に発生したクラックが、半導体基板と配線層の界面へ到達すると、この界面をさらに伝播して配線層内部へ侵入してしまうという問題が生じ得ることを見出した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板のうち配線層が形成される一面には、回路領域を囲むように第１凹部が設けられている。また、第１凹部の底面には、回路領域を囲むように第２凹部が設けられている。そして、第１凹部の底面が位置する平面内において、第１凹部の外縁は、第２凹部の外縁よりも半導体基板の外側に位置する。
前記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
第１の実施形態に係る半導体装置を示す断面図である。 図１に示す半導体装置を示す平面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置を示す断面図である。 図６に示す半導体装置を示す平面図である。 第４の実施形態に係る半導体装置を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＭ１を示す断面図である。図２は、図１に示す半導体装置ＳＭ１を示す平面図である。
図１および図２に示すように、本実施形態に係る半導体装置ＳＭ１は、半導体基板ＳＢ１と、配線層ＩＬ１と、を備えている。半導体基板ＳＢ１には、半導体素子を有する回路領域ＣＲ１が一面に設けられている。配線層ＩＬ１は、半導体基板ＳＢ１の上記一面上に設けられている。なお、図１および図２においては、配線層ＩＬ１や回路領域ＣＲ１に関する詳細な構造を省略している。以下、図３〜図８において同様である。
半導体基板ＳＢ１は、第１凹部ＦＲ１と、第２凹部ＳＲ１と、を有している。第１凹部ＦＲ１は、回路領域ＣＲ１を囲むように半導体基板ＳＢ１の上記一面に設けられている。また、第１凹部ＦＲ１は、配線層ＩＬ１により覆われている。第２凹部ＳＲ１は、回路領域ＣＲ１を囲むように第１凹部ＦＲ１の底面に設けられている。第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁は、第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置する。
本実施形態によれば、半導体基板ＳＢ１の一面には、回路領域ＣＲ１を囲むように第１凹部ＦＲ１が設けられている。また、第１凹部ＦＲ１の底面には、回路領域ＣＲ１を囲むように第２凹部ＳＲ１が設けられている。すなわち、半導体基板ＳＢ１には、回路領域ＣＲ１を囲むように、第１凹部ＦＲ１および第２凹部ＳＲ１からなる保護壁が設けられる。
このため、ダイシング工程において半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１の内部に設けられた回路領域ＣＲ１へ到達してしまうことを抑制することができる。
また、本実施形態によれば、第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁は、第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置する。すなわち、第１凹部ＦＲ１および第２凹部ＳＲ１により構成される保護壁は、外縁側に第１凹部ＦＲ１の底面からなる段差を有する。この段差は、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックの進行を妨げる機能を有する。
このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１と配線層ＩＬ１との界面に到達してしまうことを抑制できる。これにより、半導体基板ＳＢ１に発生したクラックが、半導体基板ＳＢ１と配線層ＩＬ１の界面を伝播して配線層ＩＬ１へ侵入してしまうことを抑制できる。
したがって、本実施形態によれば、半導体装置の信頼性を向上させることができる。
以下、半導体装置ＳＭ１の構成および製造方法について詳細に説明する。
まず、半導体装置ＳＭ１の構成について説明する。
半導体装置ＳＭ１は、半導体基板ＳＢ１を備えている。半導体基板ＳＢ１は、たとえばシリコン基板である。また、半導体基板ＳＢ１は、化合物半導体基板であってもよい。
半導体基板ＳＢ１の一面には、回路領域ＣＲ１が設けられている。回路領域ＣＲ１には、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるトランジスタＭＴ１（図４参照）等の半導体素子が設けられる。回路領域ＣＲ１に設けられた半導体素子は、たとえば半導体基板ＳＢ１に埋め込まれた素子分離膜ＥＩ１（図４参照）により他の素子から電気的に分離される。
半導体基板ＳＢ１の一面上には、配線層ＩＬ１が設けられている。配線層ＩＬ１は、たとえば複数の配線層が積層された多層配線構造を有する。
本実施形態において、半導体装置ＳＭ１は、半導体基板ＳＢ１を構成するウェハ上に配線層ＩＬ１を形成した後、ウェハおよび配線層ＩＬ１をダイシングして得られる。このため、配線層ＩＬ１は、たとえば半導体基板ＳＢ１の全面上に設けられることとなる。
半導体装置ＳＭ１は、たとえばインタポーザ等の配線基板へフリップチップ接続される。この場合、配線層ＩＬ１上には、配線基板に接続される半田バンプが設けられる。なお、半導体装置ＳＭ１は、ボンディングワイヤを介して配線基板へ接続されてもよい。
半導体基板ＳＢ１は、第１凹部ＦＲ１と、第２凹部ＳＲ１と、を有する。第１凹部ＦＲ１は、回路領域ＣＲ１を囲むように半導体基板ＳＢ１の一面に設けられている。また、第１凹部ＦＲ１は、配線層ＩＬ１により覆われている。第２凹部ＳＲ１は、回路領域ＣＲ１を囲むように、第１凹部ＦＲ１の底面に設けられる。
本実施形態においては、第１凹部ＦＲ１と、第１凹部ＦＲ１の底面に設けられた第２凹部ＳＲ１と、により回路領域ＣＲ１を囲む保護壁が構成される。このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生するクラックが回路領域ＣＲ１へ到達することを、この保護壁によって抑制することが可能となる。
本実施形態において、第１凹部ＦＲ１は、たとえば回路領域ＣＲ１の周囲に連続して設けられる。この場合、第１凹部ＦＲ１は、回路領域ＣＲ１を囲む連続した枠状の平面形状を有することとなる。これにより、半導体基板ＳＢ１に発生するクラックが回路領域ＣＲ１へ到達することを、より確実に抑制することが可能となる。
なお、第１凹部ＦＲ１は、回路領域ＣＲ１を囲むように回路領域ＣＲ１の周囲に断続的に設けられていてもよい。この場合、回路領域ＣＲ１の周囲には、互いに離間した複数の第１凹部ＦＲ１が設けられることとなる。これにより、第１凹部ＦＲ１の形成を容易とすることが可能となる。
第１凹部ＦＲ１は、半導体基板ＳＢ１を貫通しないように設けられる。これにより、第１凹部ＦＲ１は、半導体基板ＳＢ１中に底面を有することとなる。
第１凹部ＦＲ１の深さは、特に限定されないが、たとえば２０００Å以上３０００Å以下である。これにより、第１凹部ＦＲ１と第２凹部ＳＲ１からなる保護壁の外縁に形成される段差を、半導体基板ＳＢ１の一面の近くに位置させることができる。このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１の上方においてクラックが発生した場合であっても、このクラックが半導体基板ＳＢ１と配線層ＩＬ１との界面へ到達することを抑制することができる。ここでは、半導体基板ＳＢ１のうち配線層ＩＬ１が設けられている一面側を上方とし、一面とは反対の他面側を下方とする。
第１凹部ＦＲ１は、配線層ＩＬ１により覆われている。本実施形態において、第１凹部ＦＲ１は、たとえば第１凹部ＦＲ１の全域において半導体基板ＳＢ１により覆われる。
本実施形態によれば、第１凹部ＦＲ１および第２凹部ＳＲ１により構成される保護壁の外縁に、第１凹部ＦＲ１の底面からなる段差が設けられる。このため、第１凹部ＦＲ１が配線層ＩＬ１により覆われる場合であっても、半導体基板ＳＢ１に発生したクラックが第１凹部ＦＲ１の上端と配線層ＩＬ１との間の界面へ到達することを抑制できる。したがって、第１凹部ＦＲ１の上端と配線層ＩＬ１との間の界面を伝播して、クラックが配線層ＩＬ１へ到達してしまうことを抑制することが可能となる。
本実施形態において、第１凹部ＦＲ１は、たとえば半導体基板ＳＢ１の一面側から他面側に向けて同一の幅を有する断面形状を有する。なお、第１凹部ＦＲ１の断面形状は、これに限定されず、たとえば半導体基板ＳＢ１の一面側から他面側に向けて幅が狭くなるテーパ状、または半導体基板ＳＢ１の一面側から他面側に向けて幅が広くなる逆テーパ状であってもよい。
半導体装置ＳＭ１は、たとえば回路領域ＣＲ１内に素子分離膜ＥＩ１を有する。この場合、半導体基板ＳＢ１は、回路領域ＣＲ１内に位置し、絶縁膜からなる素子分離膜ＥＩ１が埋め込まれた第３凹部ＴＲ１（図４参照）を有することとなる。
本実施形態において、第１凹部ＦＲ１は、たとえば回路領域ＣＲ１に設けられる素子分離膜ＥＩ１を埋め込むための第３凹部ＴＲ１（図４参照）と同一工程により形成される。この場合、第１凹部ＦＲ１と第３凹部ＴＲ１は、たとえば同じ深さを有することとなる。これにより、半導体装置の製造について、製造工程数を削減することが可能となる。
第１凹部ＦＲ１には、埋込部材ＢＭ１が埋め込まれている。埋込部材ＢＭ１は、たとえばＳｉＯ２、金属材料または半導体材料により構成される。金属材料としては、たとえばＣｕを用いることができる。また、半導体材料としては、たとえば多結晶シリコンを用いることができる。また、埋込部材ＢＭ１は、第１凹部ＦＲ１の内壁を覆うＳｉＯ２膜と、ＳｉＯ２膜上に設けられ、かつ第１凹部ＦＲ１を埋め込む多結晶シリコン膜と、により構成されていてもよい。
本実施形態において、第２凹部ＳＲ１は、第１凹部ＦＲ１の底面に設けられている。すなわち、第２凹部ＳＲ１は、平面視で第１凹部ＦＲ１の内側に位置することとなる。
本実施形態において、第２凹部ＳＲ１は、たとえば回路領域ＣＲ１の周囲に連続して設けられる。この場合、第２凹部ＳＲ１は、回路領域ＣＲ１を囲む連続した枠状の平面形状を有することとなる。これにより、半導体基板ＳＢ１に発生するクラックが回路領域ＣＲ１へ到達することを、より確実に抑制することが可能となる。
第２凹部ＳＲ１は、回路領域ＣＲ１を囲むように回路領域ＣＲ１の周囲に断続的に設けられていてもよい。この場合、回路領域ＣＲ１の周囲には、互いに離間した複数の第２凹部ＳＲ１が設けられることとなる。これにより、第２凹部ＳＲ１の形成を容易とすることが可能となる。なお、回路領域ＣＲ１の周囲に連続して設けられた第１凹部ＦＲ１の底面に、複数の第２凹部ＳＲ１が設けられていてもよい。また、断続的に複数設けられた第１凹部ＦＲ１それぞれの底面に、第２凹部ＳＲ１が設けられていてもよい。
本実施形態において、第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１を貫通するように第１凹部ＦＲ１の底面に設けられる。この場合、第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１内に設けられるＴＳＶ（Ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を埋め込むための貫通ビアと同一工程により形成することができる。
なお、第２凹部ＳＲ１は、半導体基板ＳＢ１を貫通しないように形成されてもよい。半導体基板ＳＢ１の一面を基準とした第２凹部ＳＲ１の深さは、特に限定されないが、たとえば１μｍ以上２０μｍ以下である。
本実施形態において、第２凹部ＳＲ１は、たとえば半導体装置ＳＭ１の一面側から他面側に向けて幅が狭くなるテーパ状の断面形状を有する。なお、第２凹部ＳＲ１の断面形状は、これに限定されず、たとえば半導体基板ＳＢ１の一面側から他面側に向けて同一の幅を有する形状、または半導体基板ＳＢ１の一面側から他面側に向けて幅が広くなる逆テーパ状であってもよい。
本実施形態において、第１凹部ＦＲ１は、配線層ＩＬ１により覆われる。この場合、第１凹部ＦＲ１の底面に設けられた第２凹部ＳＲ１についても、配線層ＩＬ１により覆われることとなる。
本実施形態では、第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁が第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置するように、第１凹部ＦＲ１および第２凹部ＳＲ１が形成される。これにより、第１凹部ＦＲ１および第２凹部ＳＲ１により構成される保護壁は、外縁側に第１凹部ＦＲ１の底面からなる段差を有することとなる。この段差は、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックの進行を妨げる機能を有する。
このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１と配線層ＩＬ１との界面に到達してしまうことを抑制できる。これにより、半導体基板ＳＢ１に発生したクラックが、半導体基板ＳＢ１と配線層ＩＬ１の界面を伝播して配線層ＩＬ１へ侵入してしまうことを抑制できる。
また、本実施形態において、第１凹部ＦＲ１および第２凹部ＳＲ１は、たとえば第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の内縁が第２凹部ＳＲ１の内縁よりも回路領域ＣＲ１の近くに位置するように形成される。第１凹部ＦＲ１および第２凹部ＳＲ１は、第１凹部ＦＲ１の底面が位置する平面内において、それぞれの内縁が互いに重なるように設けられていてもよい。
なお、本明細書において、第１凹部ＦＲ１の外縁とは、第１凹部ＦＲ１のうち半導体基板ＳＢ１の縁に近い辺を指す。第２凹部ＳＲ１の外縁とは、第２凹部ＳＲ１のうち半導体基板ＳＢ１の縁に近い辺を指す。また、第１凹部ＦＲ１の内縁とは、第１凹部ＦＲ１のうち回路領域ＣＲ１に近い辺を指す。第２凹部ＳＲ１の内縁とは、第２凹部ＳＲ１のうち回路領域ＣＲ１に近い辺を指す。
第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁と第２凹部ＳＲ１の外縁との間隔は、たとえば０．５μｍ以上２．０μｍ以下である。この場合、デザインルールを満たしつつ、第１凹部ＦＲ１と第２凹部ＳＲ１からなる保護壁の外縁に形成される段差を、十分に大きくすることができる。このため、半導体基板ＳＢ１のクラックが配線層ＩＬ１へ進行することを十分に抑制することが可能となる。
第２凹部ＳＲ１には、埋込部材ＢＭ２が埋め込まれている。埋込部材ＢＭ２は、たとえばＳｉＯ２、金属材料または半導体材料により構成される。金属材料としては、たとえばＣｕを用いることができる。また、半導体材料としては、たとえば多結晶シリコンを用いることができる。また、埋込部材ＢＭ２は、第２凹部ＳＲ１の内壁を覆うＳｉＯ２膜と、ＳｉＯ２膜上に設けられ、かつ第２凹部ＳＲ１を埋め込む多結晶シリコン膜と、により構成されていてもよい。
本実施形態において、第２凹部ＳＲ１に埋め込まれる埋込部材ＢＭ２は、たとえば埋込部材ＢＭ１と同じ材料からなる。この場合、埋込部材ＢＭ１と埋込部材ＢＭ２を一体として形成することができる。すなわち、第１凹部ＦＲ１を埋め込む埋込部材ＢＭ１と、第２凹部ＳＲ１を埋め込む埋込部材ＢＭ２との間に界面が形成されることがない。したがって、ダイシング工程において半導体基板ＳＢ１に発生したクラックが、第１凹部ＦＲ１と第２凹部ＳＲ１との界面を伝播して回路領域ＣＲ１へ到達することを回避できる。
また、埋込部材ＢＭ１と埋込部材ＢＭ２が同一の材料である場合、埋込部材ＢＭ１と埋込部材ＢＭ２を同一工程により埋め込むことができる。このため、半導体装置の製造において、製造工程数の削減を図ることが可能となる。
なお、本実施形態において、第１凹部ＦＲ１および第２凹部ＳＲ１には、たとえばＳｉＯ２からなる埋込部材ＢＭ１および埋込部材ＢＭ２が一体として埋め込まれる。
また、第１凹部ＦＲ１および第２凹部ＳＲ１には、金属材料または半導体材料からなる埋込部材ＢＭ１および埋込部材ＢＭ２が一体として埋め込まれていてもよい。金属材料としては、たとえばＣｕを用いることができる。また、半導体材料としては、たとえば多結晶シリコンを用いることができる。
次に、本実施形態に係る半導体装置ＳＭ１の製造方法を説明する。図３および図４は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。
本実施形態に係る半導体装置ＳＭ１の製造方法は、次のように行われる。まず、スクライブ領域ＳＣ１により囲まれた回路領域ＣＲ１を有する半導体基板ＳＢ１を準備する。次いで、回路領域ＣＲ１とスクライブ領域ＳＣ１との間に位置し、かつ回路領域ＣＲ１を囲むように半導体基板ＳＢ１の一面側に第１凹部ＦＲ１を形成するとともに、回路領域ＣＲ１を囲むように第１凹部ＦＲ１の底面に第２凹部ＳＲ１を形成する。ここで、第１凹部ＦＲ１および第２凹部ＳＲ１は、第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁が第２凹部ＳＲ１の外縁よりもスクライブ領域ＳＣ１側に位置するように設けられる。次いで、半導体基板ＳＢ１の一面上に配線層ＩＬ１を形成する。次いで、スクライブ領域ＳＣ１に沿って、半導体基板ＳＢ１および配線層ＩＬ１を切断する。
以下、半導体装置ＳＭ１の製造方法について詳細に説明する。
まず、図３（ａ）に示すように、スクライブ領域ＳＣ１により囲まれた回路領域ＣＲ１を有する半導体基板ＳＢ１を準備する。
この工程における半導体基板ＳＢ１は、ウェハである。ウェハである半導体基板ＳＢ１は、複数の回路領域ＣＲ１と、各回路領域ＣＲ１を互いに分断するように設けられたスクライブ領域ＳＣ１と、を有する。複数の回路領域ＣＲ１は、たとえばマトリクス状に配置される。スクライブ領域ＳＣ１は、たとえば格子状の平面形状を有している。
なお、この工程における回路領域ＣＲ１とは、後述する半導体素子を形成する工程において、半導体素子を設けるために区分された領域である。このため、この工程において、回路領域ＣＲ１には半導体素子や素子分離膜ＥＩ１が設けられていない。
次いで、図３（ａ）に示すように、第１凹部ＦＲ１と、第２凹部ＳＲ１と、を形成する。第１凹部ＦＲ１は、回路領域ＣＲ１とスクライブ領域ＳＣ１の間に位置し、かつ回路領域ＣＲ１を囲むように半導体基板ＳＢ１の一面側に設けられる。第２凹部ＳＲ１は、回路領域ＣＲ１を囲むように第１凹部ＦＲ１の底面に設けられる。
第１凹部ＦＲ１および第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１をエッチングすることにより形成される。なお、第１凹部ＦＲ１と第２凹部ＳＲ１は、いずれが先に形成されてもよい。
本実施形態においては、たとえば次のように第１凹部ＦＲ１および第２凹部ＳＲ１が形成される。まず、半導体基板ＳＢ１の一面に、第２凹部ＳＲ１を形成する。第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１上に設けられたレジスト膜をマスクとして半導体基板ＳＢ１をエッチングすることにより形成される。このとき、第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１を貫通しないように設けられる。
次いで、平面視で第２凹部ＳＲ１を包含するよう、半導体基板ＳＢ１の一面に第２凹部ＳＲ１よりも浅い第１凹部ＦＲ１を形成する。第１凹部ＦＲ１は、たとえば半導体基板ＳＢ１上に設けられたレジスト膜をマスクとして半導体基板ＳＢ１をエッチングすることにより形成される。
本実施形態においては、第１凹部ＦＲ１を形成するとともに第２凹部ＳＲ１を形成する工程において、半導体基板ＳＢ１の一面には、たとえば第１凹部ＦＲ１の形成と同時に回路領域ＣＲ１に位置する第３凹部ＴＲ１が形成される。第３凹部ＴＲ１は、素子分離膜ＥＩ１を埋め込むための凹部である。
このように、保護壁を構成する第１凹部ＦＲ１は、素子分離膜ＥＩ１を埋め込むための第３凹部ＴＲ１と同一工程により形成することができる。このため、製造工程数の削減を図ることが可能となる。
次に、図３（ｂ）に示すように、第１凹部ＦＲ１に埋込部材ＢＭ１を埋め込むとともに、第２凹部ＳＲ１に埋込部材ＢＭ２を埋め込む。
本実施形態において、埋込部材ＢＭ１および埋込部材ＢＭ２は、たとえば互いに同じ材料により構成される。この場合、第１凹部ＦＲ１および第２凹部ＳＲ１は、たとえば埋込部材ＢＭ１および埋込部材ＢＭ２を構成する埋込材料によって、一の工程により埋め込まれる。このとき、第１凹部ＦＲ１に埋め込まれた部分が埋込部材ＢＭ１、第２凹部ＳＲ１に埋め込まれた部分が埋込部材ＢＭ２となる。
すなわち、第１凹部ＦＲ１および第２凹部ＳＲ１を互いに同じ材料に埋め込む場合、第１凹部ＦＲ１を埋め込む埋込部材ＢＭ１と、第２凹部ＳＲ１を埋め込む埋込部材ＢＭ２との間に界面が形成されることを抑制できる。したがって、ダイシング工程において半導体基板ＳＢ１に発生したクラックが、第１凹部ＦＲ１と第２凹部ＳＲ１との界面を伝播して回路領域ＣＲ１へ到達することを抑制できる。
次に、図３（ｂ）に示すように、第３凹部ＴＲ１内に素子分離膜ＥＩ１を埋め込む。素子分離膜ＥＩ１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。
なお、素子分離膜ＥＩ１による第３凹部ＴＲ１の埋め込みは、埋込部材ＢＭ１および埋込部材ＢＭ２を埋め込む工程の前または後のいずれであってもよい。また、埋込部材ＢＭ１が絶縁膜により構成される場合、素子分離膜ＥＩ１は、たとえば埋込部材ＢＭ１と同一工程により埋め込まれてもよい。
次に、図４（ａ）に示すように、回路領域ＣＲ１にトランジスタＭＴ１を形成する。トランジスタＭＴ１は、たとえば素子分離膜ＥＩ１により他の素子から電気的に分離されるように設けられる。
本実施形態において、トランジスタＭＴ１は、たとえば次のように形成される。まず、半導体基板ＳＢ１上にゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に位置するゲート電極ＧＥ１と、を形成する。次いで、半導体基板ＳＢ１に対して、ゲート電極ＧＥ１と素子分離膜ＥＩ１をマスクとした不純物イオン注入を行い、エクステンション領域ＥＸ１を形成する。次いで、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面に、サイドウォールＳＷ１を形成する。次いで、半導体基板ＳＢ１に対し、ゲート電極ＧＥ１、サイドウォールＳＷ１および素子分離膜ＥＩ１をマスクとした不純物イオン注入を行い、ソース・ドレイン領域ＳＤ１を形成する。これにより、トランジスタＭＴ１が形成される。
次に、図４（ａ）に示すように、配線層ＩＬ１を形成する。配線層ＩＬ１は、半導体基板ＳＢ１の一面上に形成される。配線層ＩＬ１は、たとえばウェハである半導体基板ＳＢ１の全面上に設けられる。このため、配線層ＩＬ１は、回路領域ＣＲ１およびスクライブ領域ＳＣ１を覆うこととなる。
本実施形態において、配線層ＩＬ１は、第１凹部ＦＲ１、第２凹部ＳＲ１、トランジスタＭＴ１および素子分離膜ＥＩ１を覆うように、半導体基板ＳＢ１の一面上に設けられる。
次に、図４（ａ）に示すように、半導体基板ＳＢ１の他面を研磨する。これにより、半導体基板ＳＢ１が薄化される。このとき、たとえば第２凹部ＳＲ１が半導体基板ＳＢ１の一面から他面へ貫通するように、半導体基板ＳＢ１の他面が研磨される。
次に、図４（ｂ）に示すように、スクライブ領域ＳＣ１に沿って半導体基板ＳＢ１および配線層ＩＬ１を切断する。すなわち、半導体基板ＳＢ１および配線層ＩＬ１をダイシングして、複数の半導体装置ＳＭ１に個片化する。なお、半導体基板ＳＢ１および配線層ＩＬ１の切断は、たとえばレーザまたはダイシングブレードにより行われる。
半導体基板ＳＢ１および配線層ＩＬ１を切断する際、切断面となる半導体基板ＳＢ１の側面から半導体基板ＳＢ１の内部へ向かうクラックが生じる場合がある。本実施形態によれば、半導体基板ＳＢ１には、回路領域ＣＲ１を囲むように、第１凹部ＦＲ１および第２凹部ＳＲ１からなる保護壁が設けられる。これにより、半導体基板ＳＢ１を切断する工程において、半導体基板ＳＢ１および配線層ＩＬ１の内部へクラックが侵入してしまうことを抑制することができる。
本実施形態においては、このようにして半導体装置ＳＭ１が形成される。
次に、本実施形態の効果を説明する。
本実施形態によれば、半導体基板ＳＢ１の一面には、回路領域ＣＲ１を囲むように第１凹部ＦＲ１が設けられている。また、第１凹部ＦＲ１の底面には、回路領域ＣＲ１を囲むように第２凹部ＳＲ１が設けられている。すなわち、半導体基板ＳＢ１には、回路領域ＣＲ１を囲むように、第１凹部ＦＲ１および第２凹部ＳＲ１からなる保護壁が設けられる。
このため、ダイシング工程において半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１の内部に設けられた回路領域ＣＲ１へ到達してしまうことを抑制することができる。
また、本実施形態によれば、第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁は、第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置する。すなわち、第１凹部ＦＲ１および第２凹部ＳＲ１により構成される保護壁は、外縁側に第１凹部ＦＲ１の底面からなる段差を有する。この段差は、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックの進行を妨げる機能を有する。
このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１と配線層ＩＬ１との界面に到達してしまうことを抑制できる。これにより、半導体基板ＳＢ１に発生したクラックが、半導体基板ＳＢ１と配線層ＩＬ１の界面を伝播して配線層ＩＬ１へ侵入してしまうことを抑制できる。
したがって、本実施形態によれば、半導体装置の信頼性を向上させることができる。
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置ＳＭ２を示す断面図であり、第１の実施形態に係る図１に対応している。本実施形態に係る半導体装置ＳＭ２は、シールリングＳＬ１を有している点を除いて、第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。
図５に示すように、半導体装置ＳＭ２を構成する配線層ＩＬ１には、シールリングＳＬ１が設けられている。シールリングＳＬ１は、配線層ＩＬ１や半導体基板ＳＢ１の内部に設けられた回路を外部から保護する機能を有する。
シールリングＳＬ１は、たとえば配線層ＩＬ１を貫通するように設けられる。また、シールリングＳＬ１は、たとえば平面視で回路領域ＣＲ１を囲むように設けられる。本実施形態において、シールリングＳＬ１は、たとえば平面視で回路領域ＣＲ１の周囲を囲むように連続的に設けられる。
シールリングＳＬ１は、第１凹部ＦＲ１に接続するように設けられる。このため、半導体基板ＳＢ１内に設けられた回路領域ＣＲ１は、第１凹部ＦＲ１、第２凹部ＳＲ１およびシールリングＳＬ１からなる保護壁によって囲まれ、外部から隔離されることとなる。これにより、半導体基板ＳＢ１に発生するクラック等の外部からの影響から、回路領域ＣＲ１を確実に保護することが可能となる。
本実施形態において、シールリングＳＬ１は、たとえば第１凹部ＦＲ１上に位置するように設けられる。また、シールリングＳＬ１は、たとえば第１凹部ＦＲ１に埋め込まれた埋込部材ＢＭ１に接続されることとなる。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
図６は、第３の実施形態に係る半導体装置ＳＭ３を示す断面図であって、第１の実施形態における図１に対応している。図７は、図６に示す半導体装置ＳＭ３を示す平面図であって、第１の実施形態における図２に対応している。
本実施形態に係る半導体装置ＳＭ３は、第１凹部ＦＲ１および第２凹部ＳＲ１の構成を除いて第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。
図６および図７に示すように、半導体装置ＳＭ３では、第１凹部ＦＲ１の底面が位置する平面内において、第２凹部ＳＲ１の内縁と第１凹部ＦＲ１の内縁の間隔ｄ２は、第２凹部ＳＲ１の外縁と第１凹部ＦＲ１の外縁の間隔ｄ１よりも狭い。すなわち、第１凹部ＦＲ１と第２凹部ＳＲ１からなる保護壁の外縁における段差を、より大きくすることができる。このため、半導体基板ＳＢ１のクラックが配線層ＩＬ１へ進行することを十分に抑制することが可能となる。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
（第４の実施形態）
図８は、第４の実施形態に係る半導体装置ＳＭ４を示す平面図であって、第１の実施形態における図２に対応している。本実施形態に係る半導体装置ＳＭ４は、第１凹部ＦＲ１および第２凹部ＳＲ１の平面形状を除いて、第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。
図８に示すように、第１凹部ＦＲ１は、半導体基板ＳＢ１のうち第１凹部ＦＲ１により囲まれる領域の平面形状が矩形以外の多角形である。本実施形態において、半導体基板ＳＢ１のうち第１凹部ＦＲ１により囲まれる領域の平面形状は、たとえば八角形である。
この場合、半導体基板ＳＢ１のうち第１凹部ＦＲ１により囲まれる領域の平面形状が矩形である場合と比較して、第１凹部ＦＲ１および第２凹部ＳＲ１からなる保護壁のうち、半導体基板ＳＢ１の角部に位置する部分の強度を向上させることができる。したがって、半導体装置の信頼性をさらに向上させることが可能となる。
なお、半導体基板ＳＢ１のうち第１凹部ＦＲ１により囲まれる領域の平面形状は、たとえば回路領域ＣＲ１に合わせて適宜選択することができる。
本実施形態においては、第１凹部ＦＲ１の平面形状に合わせて、第１凹部ＦＲ１の底面に設けられる第２凹部ＳＲ１の平面形状を適宜選択できる。このため、第１凹部ＦＲ１により囲まれる領域が八角形である場合には、第２凹部ＳＲ１により囲まれる領域についても八角形とすることができる。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＭ１、ＳＭ２、ＳＭ３、ＳＭ４ 半導体装置
ＳＢ１ 半導体基板
ＣＲ１ 回路領域
ＩＬ１ 配線層
ＦＲ１ 第１凹部
ＳＲ１ 第２凹部
ＴＲ１ 第３凹部
ＢＭ１、ＢＭ２ 埋込部材
ＳＣ１ スクライブ領域
ＥＩ１ 素子分離膜
ＭＴ１ トランジスタ
ＧＥ１ ゲート電極
ＧＩ１ ゲート絶縁膜
ＳＤ１ ソース・ドレイン領域
ＳＷ１ サイドウォール
ＥＸ１ エクステンション領域
ＳＬ１ シールリング

Claims (10)

  1. 半導体素子を有する回路領域が一面に設けられた半導体基板と、
    前記半導体基板の前記一面上に設けられた配線層と、
    を備え、
    前記半導体基板は、前記回路領域を囲むよう前記一面に設けられ、かつ前記配線層により覆われた第１凹部と、前記回路領域を囲むよう前記第１凹部の底面に設けられた第２凹部と、を有しており、
    前記第１凹部の底面が位置する平面内において、前記第１凹部の外縁は、前記第２凹部の外縁よりも前記半導体基板の外側に位置する半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１凹部には、第１埋込部材が埋め込まれており、
    前記第２凹部には、前記第１埋込部材と同じ材料からなる第２埋込部材が埋め込まれている半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記半導体基板は、前記回路領域内に位置し、絶縁膜が埋め込まれ、かつ前記第１凹部と同じ深さを有する第３凹部を有する半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１凹部の底面が位置する平面内において、前記第２凹部の内縁と前記第１凹部の内縁の間隔は、前記第２凹部の外縁と前記第１凹部の外縁の間隔よりも狭い半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１凹部および前記第２凹部には、金属材料または半導体材料からなる埋込部材が埋め込まれる半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記配線層には、前記第１凹部と接続するシールリングが設けられている半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１凹部は、前記半導体基板のうち前記第１凹部により囲まれる領域の平面形状が八角形となるように設けられる半導体装置。
  8. スクライブ領域により囲まれた回路領域を有する半導体基板を準備する工程と、
    前記回路領域と前記スクライブ領域の間に位置し、かつ前記回路領域を囲むよう前記半導体基板の一面側に第１凹部を形成するとともに、前記回路領域を囲むよう前記第１凹部の底面に第２凹部を形成する工程と、
    前記半導体基板の前記一面上に配線層を形成する工程と、
    前記スクライブ領域に沿って前記基板および前記配線層を切断する工程と、
    を備え、
    前記第１凹部および前記第２凹部は、前記第１凹部の前記底面が位置する平面内において、前記第１凹部の外縁が前記第２凹部の外縁よりも前記スクライブ領域側に位置するように設けられる半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第１凹部を形成するとともに前記第２凹部を形成する前記工程の後であって、前記配線層を形成する前記工程の前において、前記第１凹部に第１埋込部材を埋め込むとともに、前記第２凹部に第２埋込部材を埋め込む工程を備え、
    前記第１埋込部材と前記第２埋込部材は、互いに同じ材料により構成される半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記第１凹部を形成するとともに前記第２凹部を形成する前記工程において、前記半導体基板の前記一面には、前記第１凹部の形成と同時に、前記回路領域に位置する第３凹部が形成される半導体装置の製造方法。
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JP2017168732A (ja) * 2016-03-17 2017-09-21 株式会社デンソー 半導体装置

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