JP2013118312A - 半導体ウェハ、半導体装置及びその製造方法 - Google Patents

Abstract

【課題】第２の溝終端部への応力集中によって基板に発生したクラックを、第３の溝で止めて、素子領域にまでクラックが広がることを防止する。
【解決手段】基板の第１の主面に、第１の主面に対向して見た形状が環状となる第１の溝、第１の方向に直線状に延在する第２の溝、及び、第２の溝の第１の方向における両端の更に外側に配置される第３の溝を同一工程で形成する。第１、第２及び第３の溝を埋め込むように、絶縁膜を形成した後、基板の第１の主面にフォトレジスト膜を形成する。絶縁膜で埋め込まれた第２の溝の基板上での位置を基準として位置合わせした第１のパターンを、フォトレジスト膜に転写する。絶縁膜で埋め込まれた環状の第１の溝の内側に位置する基板に、前記基板を厚さ方向に貫通する貫通電極を形成する。
【選択図】図４

Description

本発明は、半導体ウェハ、半導体装置及びその製造方法に関する。

複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、以下、ＴＳＶと記載する場合がある）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、ＴＳＶと素子領域とを絶縁分離することや、近隣のＴＳＶ間容量を低減することを目的として、ＴＳＶの周囲を絶縁体で囲んだ絶縁リング構造が用いられることがある。

特許文献１（特開２００９−１１１０６１号公報）には、絶縁リングを備えた貫通電極を有する半導体装置の製造方法が開示されている。ここには、最初に絶縁リングを形成し（ビアファースト）、素子形成〜配線形成を経て、最後にＴＳＶを形成する（ビアラスト）工程が開示されている。より詳しくは、まず、シリコン基板の素子形成面側から深さ方向にリング状のトレンチを掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側から裏面電極を形成することによりＴＳＶを形成する。

特開２００９−１１１０６１号公報

上記の方法とは異なり、絶縁リング等をビアファーストで形成せず、素子分離領域（フィールド）を形成する工程が基板に施す最初の工程であれば、当該素子分離領域の基板上での位置を調整する必要は無い。すなわち、素子分離領域の形成時には、基板上に他の部材が形成されていないため、これらの部材に対して素子分離領域の位置合わせを行う必要が無い。

一方、上記のように、ビアファーストで既に絶縁リングが形成された基板上に素子分離領域を形成する場合、当該素子分離領域は基板上での位置を調整して（位置合わせして）形成する必要がある。即ち、絶縁リング形成の後、基板に対して素子分離領域用のパターニングをする前に、フォトリソグラフィに用いるアライメントマークを形成しておく必要がある。

しかしながら、従来の方法では、アライメントマーク用のトレンチが深く、その幅が狭いため、トレンチ内に絶縁膜を埋設させると内部にシームやボイドが発生する場合があった。アライメントマーク用のトレンチはラインアンドスペース形状で形成するため、シームやボイドなどの埋設不良箇所に応力が集中して、この部分を起点に基板内にクラックが発生する場合があった。このクラックは素子領域にまで達することがあり、この場合、製造歩留まりが低下することとなっていた。

一実施形態は、
基板の第１の主面に、前記第１の主面に対向して見た形状が環状となる第１の溝、第１の方向に直線状に延在する第２の溝、及び、前記第２の溝の前記第１の方向における両端の更に外側に配置される第３の溝、を同一工程で形成する工程と、
前記第１、第２及び第３の溝を埋め込むように、絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第２の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第１の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。

他の実施形態は、
基板と、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が環状である第１の絶縁溝と、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が、第１の方向に延在する直線状である第２の絶縁溝と、
前記基板を厚さ方向に貫通すると共に、前記第２の絶縁溝の前記第１の方向における両端の更に外側に配置される第３の絶縁溝と、
環状の前記第１の絶縁溝の内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体ウェハに関する。

他の実施形態は、
基板と、
前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が環状である第１の絶縁溝と、
前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が、第１の方向に延在する直線状である第２の絶縁溝と、
前記基板のチップ領域を厚さ方向に貫通すると共に、前記第２の絶縁溝の前記第１の方向における両端の更に外側に配置される第３の絶縁溝と、
環状の前記第１の絶縁溝の内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体装置に関する。

第２の溝（第２の絶縁溝）の第１の方向における両端の更に外側に第３の溝（第３の絶縁溝）を有するアライメントマークを形成する。これにより、第２の溝（第２の絶縁溝）の両端への応力集中によって基板に発生したクラックを、第３の溝（第３の絶縁溝）で止めて、素子領域にまでクラックが広がることを防止できる。

本発明者が検討した方法を表す図である。 本発明者が検討した方法を表す図である。 本発明者が検討した方法を表す図である。 第１実施例の半導体装置を表す図である。 第１実施例の半導体装置の製造方法を表すフローチャートである。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の第１変形例を表す図である。 第１実施例の第２変形例を表す図である。

特開２００５−２１７０７１号公報には、チップ積層時の位置合わせ基準となるアライメントマークを、ＴＳＶ本体を形成する工程によって同時に形成する方法が開示されている。より詳しくは、ウェハから切り出した複数のチップを互いに積層する際、位置合わせのずれを起こさないよう、ボンディング装置にチップの位置を認識させるためのアライメントマークとして、ＴＳＶと同様の基板を貫通する導電材料を用いて構成し、ＴＳＶ形成工程時に同時に形成するという技術である。

そこで、本発明者は、上記技術の応用例として、素子形成工程の最初の工程であるＳＴＩ（フィールド）パターンを転写する工程（フォトリソグラフィ工程）の際に、位置合わせの基準となるアライメントマークを、絶縁リングと同時に形成する方法について、事前に検討した。通常、半導体装置の構成要素が何も形成されていないウェハ上に最初にＳＴＩを形成する場合、いかなる要素に対しても位置合わせをする必要が無いので、ＳＴＩ形成工程においてアライメントマークは必要無い。また、ＳＴＩ形成工程の後の工程においては、ＳＴＩ形成工程で同時に形成したアライメントマークを基準に位置合わせすれば良い。

一方、本願で対象にする構造は、ＴＳＶの周囲を囲む絶縁リングを最初に形成した後（ビアファースト）、素子形成工程に入る。従って、この絶縁リングに対してＳＴＩを位置合わせするためのアライメントマーク（フィールド合わせマーク）が必要となり、これを形成する方法として上述の技術を検討した。本発明者が検討したフィールド合わせマークは、リソグラフィ工程の際に認識できるよう、絶縁溝がラインアンドスペース（Ｌ／Ｓ）状に配列した形状である。

以下では、図１〜３を参照して、本発明者が検討した半導体装置及びその製造方法を説明する。図１Ａに示すように、この半導体装置は、半導体基板１７上にスクライブ領域２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられ、スクライブ領域２にはアライメントマーク１が設けられている。図１Ｂは図１Ａの貫通電極５近傍のＡ’−Ａ’方向の断面図、図１Ｃは図１Ａのアライメントマーク１の一部のＢ’−Ｂ’方向の断面図を表す。図１Ｂに示すように、貫通電極５は、表面電極３３、配線層１４及び裏面電極３４から構成される。配線層１４及び裏面電極３４の一部は、層間絶縁膜１６を貫通している。素子領域４には、貫通電極５を囲むように環状の絶縁リング６が設けられており、貫通電極５をトランジスタ等の他の素子８から絶縁分離している。素子８はコンタクトプラグ８ｂを介して配線８ａに接続されている。図１Ｃに示すように、スクライブ領域２には、アライメントマーク１及び配線層１５が設けられている。絶縁リング６とアライメントマーク１の、基板厚み方向３８における長さは同じとなっている。また、素子領域４及びスクライブ領域２には、素子分離領域（ＳＴＩ）７が設けられている。素子領域４及びスクライブ領域２の層間絶縁膜１６上には、シリコン酸窒化膜３６ａ及びポリイミド膜３６ｂからなる保護膜３６が形成されている。

図２及び３は、図１の半導体装置の絶縁リング６及びアライメントマーク１の形成工程を表したものであり、説明を簡略化するため、その他の部分については示していない。なお、図２及び３において、Ａ図は図１Ｂの絶縁リング６の形成工程、Ｂ図は図１Ｃのアライメントマーク１の形成工程、Ｃ図はＡ図の点線で囲まれた部分Ｐの拡大図、Ｄ図はＢ図の点線で囲まれた部分Ｑの拡大図を表す。また、図３Ｅは、第１の主面１７ａにおけるアライメントマーク１全体の上面図を表す。

図２に示すように、シリコン半導体基板１７の第１の主面１７ａ上にフォトレジスト膜２０を形成した後、リソグラフィー技術により、フォトレジスト膜２０にパターンを形成する。続いて、フォトレジスト膜２０をマスクに用いて、半導体基板１７のドライエッチングを行う。これにより、環状のトレンチ（絶縁リング用のトレンチ）３２と、アライメントマーク用のトレンチ２５を同時に形成する。アライメントマーク用のトレンチ２５は、第1の主面１７ａに対向して見た形状が、トレンチ２５の幅方向２５ｂに一定のピッチ（隣り合うトレンチ２５間に位置する半導体基板１７の幅方向２５ｂの距離）で複数のトレンチ２５が配列され、各トレンチは第１の方向５０ａに直線状に延在するラインアンドスペース（Ｌ／Ｓ）形状に形成される。

図３に示すように、フォトレジスト膜２０を除去した後、両トレンチ２５、３２を同時に絶縁膜２６で埋め込む。ここでは、絶縁膜２６として、ＴＥＯＳ（Ｔｅｔｒａ ＥｔｈＯｘｙ Ｓｉｌａｎｅ；Ｓｉ（ＯＣ₂Ｈ₅）₄）を原料に用いたＣＶＤ法（化学気相成長法）で形成したＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を用いる。これにより、絶縁リング６と、アライメントマーク１を形成する。

ここで、絶縁リング用トレンチ３２と同様に形成したアライメントマーク用トレンチ２５は深さが深く（〜４０μｍ）、深さに対して幅が狭い（〜２μｍ）ため、埋設性が低く、絶縁膜２６内にシームやボイド５６を生じ得る。特に、複数のトレンチ２５がＬ／Ｓ状に配列したアライメントマーク１では、シーム等５６はトレンチ２５の幅方向２５ｂにおける中央部付近に形成され、シーム等５６は第１の方向５０ａに延在して、トレンチの両端２５ａで終了する。このため、シーム等５６の終端に当たるトレンチ両端２５ａでは応力が集中し、半導体基板１７には、この両端２５ａを起点にして第１の方向５０ａに延びるクラック５７を生じさせることが、本発明者の検証により分かった。このようなクラック５７は素子領域４にまで達することもあり、製造歩留まりの低下の一原因となる。このように、本検討例の製造方法には改善の余地があることが分かった。

そこで、本発明者は、上記クラック５７の発生を防止する方法を検討した。この結果、アライメントマーク用のトレンチ２５として、トレンチ（第２の溝；絶縁膜２６が埋め込まれた第２の溝である第２の絶縁溝）が直線状に延在する第１の方向５０ａの両端２５ａの更に外側に、クラックストッパとして更に別のトレンチ（第３の溝；絶縁膜２６が埋め込まれた第３の溝である第３の絶縁溝）を形成すれば、クラック５７が素子領域４にまで広がるのを防止できることを発見した。すなわち、本発明では、図４に例示されるように、平面視で、第１の方向５０ａに直線状に延在する第２の溝２５ｃ（第２の絶縁溝１ａ）と、第１の方向５０ａにおいて第２の溝２５ｃの両端２５ａの更に外側に第３の溝２５ｄ（第３の絶縁溝１ｂ）を有するアライメントマーク１を形成する。トレンチ（第２の溝）２５ｃを埋め込んだ絶縁膜内にシームやボイド等の埋設不良が発生し、トレンチ（第２の溝）２５ｃの両端２５ａに応力が集中して半導体基板１７にクラックが発生する場合、両端２５ａを起点として第１の方向５０ａに沿ってクラックは延びていく。本発明では、第２の溝２５ｃ（第２の絶縁溝１ａ）の第１の方向５０ａにおける延長上に第２の溝２５ｃ（第２の絶縁溝１ａ）を挟むようにその両側に、第３の溝２５ｄ（第３の絶縁溝１ｂ）が存在する。このため、この第３の溝２５ｄ（第３の絶縁溝１ｂ）によってクラックは止まり、素子領域４等の他の領域にまで更にクラックが延びることを防止できる。この結果、製造歩留まりを向上させることができる。

以下に、図面を参照して、本発明を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。

（第１実施例）
図４及び５は、第1実施例の製造方法により製造した半導体装置を表す図である。図４Ａに示すように、この半導体装置は、半導体基板１７上にスクライブ領域（裁断領域）２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられている。後述するように、この貫通電極５を介して、複数の半導体チップを電気的に接続できるようになっている。また、スクライブ領域２にはアライメントマーク１が設けられている。

図４Ｂは図４Ａの貫通電極５近傍のＡ’−Ａ’方向の断面図、図４Ｃは図４Ａのアライメントマーク１の一部のＢ’−Ｂ’方向の断面図、図４Ｄは第１の主面１７ａにおけるアライメントマーク１全体の上面図を表す。

図４Ｂに示すように、貫通電極５は、表面電極３３、配線層１４及び裏面電極３４から構成される。配線層１４及び裏面電極３４の一部は、層間絶縁膜１６を貫通している。チップ領域３には、第１の主面１７ａに対向して見た場合に環状の絶縁リング６が設けられている。絶縁リング６は、第1の主面１７ａから半導体基板１７の厚み方向３８に伸長して、第２の主面１７ｂまで半導体基板１７内を貫通して設けられている。また、絶縁リング６は、貫通電極５を囲むように設けられており、貫通電極５を他の素子８から絶縁分離している。素子８はコンタクトプラグ８ｂを介して配線８ａに接続されている。

図４Ｃ及び４Ｄに示すように、スクライブ領域２にはアライメントマーク１及び配線層１５が設けられている。アライメントマーク１は第１の主面１７ａに対向して見た場合に、第１の方向５０ａに直線状に延在する第２の溝２５ｃ（第２の絶縁溝１ａ）と、第１の方向５０ａにおいて第２の溝２５ｃの両端２５ａの更に外側に設けられた１対の第３の溝２５ｄ（第３の絶縁溝１ｂ）を有する。第２の溝２５ｃ（第２の絶縁溝１ａ）は、第１の方向５０ａと垂直な第２の方向５０ｂに等間隔に配置されており、ラインアンドスペースを構成する。第３の溝２５ｄ（第３の絶縁溝１ｂ）は、第２の方向５０ｂに直線状に延在する。第２の溝２５ｃ（第２の絶縁溝１ａ）及び第３の溝２５ｄ（第３の絶縁溝１ｂ）は、半導体基板１７をその厚み方向３８に貫通しており、半導体基板１７の厚み方向３８において、アライメントマーク１は、絶縁リング６と同じ深さとなっている。また、素子領域４及びスクライブ領域２には、素子分離領域（ＳＴＩ）７が設けられている。素子領域４及びスクライブ領域２の層間絶縁膜１６上には、シリコン酸窒化膜３６ａ及びポリイミド膜３６ｂからなる保護膜３６が形成されている。

図５〜１５は、本実施例の半導体装置の製造方法を説明する図である。以下、これらの図面を参照して、本実施例の製造方法を説明する。なお、図５は本実施例の製造方法を表すフローチャートである。図６〜１４において、Ａ図は図４Ｂに対応する断面図、Ｂ図は図４Ｃに対応する断面図、Ｃ図はアライメントマーク１の全体又はそれに対応する構造を、第１の主面１７ａに対向する方向から見た上面図を表す。図７Ｃにおいて、第２及び第３の溝２５ｃ、２５ｄは、その位置関係を明確にするために透視図として示す。図１５Ａは複数の半導体チップを積層した状態を表す断面図、図１５Ｂは図１５Ａの点線で囲まれた部分５１の拡大図を表す。

図６に示すように、シリコン半導体基板１７の第１の主面１７ａ上に、フォトレジスト膜２０を形成する。リソグラフィー技術により、フォトレジスト膜２０内に絶縁リング及びアライメントマーク用のパターンを形成する。このフォトレジスト膜２０のパターンを用いて半導体基板１７のドライエッチングを行う。これにより、絶縁リング用のトレンチ（第１の溝）３２、およびアライメントマーク用のトレンチ２５を同一の工程で形成する（図５のＳ１１）。アライメントマーク用のトレンチ２５は、第２の溝２５ｃ及び第３の溝２５ｄを有する。第２の溝２５ｃは、第１の方向５０ａに直線状に延在し、第１の方向５０ａと垂直な第２の方向５０ｂに等間隔に複数、配置される。これにより、第２の溝２５ｃはラインアンドスペースを構成する。第３の溝２５ｄは第１の方向５０ａに関して第２の溝２５ｃの両端２５ａの更に外側に１対、形成される。各第３の溝２５ｄは、第２の方向５０ｂに直線状に延在する。

本実施例では、絶縁リング用のトレンチ（第１の溝）３２は第１の主面１７ａに対向して見た形状が環状であり、深さ４０μｍ、幅２μｍ、リング径２０μｍとする。アライメントマーク用のトレンチ（第２の溝）２５ｃは第１の主面１７ａに対向して見た形状がラインアンドスペース形状であり、第２の方向５０ｂに等間隔で複数、配置されている。トレンチ（第２の溝）２５ｃの深さ４０μｍ、幅２μｍ、ピッチ（隣り合うトレンチ２５ｃ間に位置する半導体基板１７の幅方向２５ｂの距離）を４μｍ、第１の方向５０ａの長さ４２μｍとする。アライメントマーク用のトレンチ（第３の溝）２５ｄは、第２の方向５０ｂに直線状に延在しており、その深さ４０μｍ、幅２μｍ、第２の方向５０ｂの長さ１０４μｍとする。

絶縁リング用のトレンチ３２の寸法は特に限定されないが、例えば、深さ３０〜５０μｍ、幅１〜３μｍ、リング径１５〜３０μｍとすることができる。アライメントマーク用のトレンチ（第２の溝）２５ｃの寸法は特に限定されないが、例えば、深さ３０〜５０μｍ、幅は１〜３μｍ、ピッチ（隣り合うトレンチ２５ｃ間に位置する半導体基板１７の幅方向２５ｂの距離）は２〜６μｍ、第１の方向５０ａにおける長さを３０〜５０μｍとするのが好ましい。アライメントマーク用のトレンチ（第３の溝）２５ｄの寸法は特に限定されないが、例えば、深さ３０〜５０μｍ、幅１〜３μｍ、第２の方向５０ｂにおける長さ１００〜１１０μｍとするのが好ましい。アライメントマーク用のトレンチ２５ｃ、２５ｄの寸法がこれらの範囲内にあることによって、アライメントマーク１を位置合わせの基準として効果的に使用することができる。ただし、マークを構成する各構成要素（ライン、または、ラインアンドスペースなど）の寸法は、マークサイズの変更によって変わることは言うまでもなく、マークサイズはその検出手段によって変更され得る。

図７に示すように、フォトレジスト膜２０を除去する。ＴＥＯＳ（Ｔｅｔｒａ ＥｔｈＯｘｙ Ｓｉｌａｎｅ；Ｓｉ（ＯＣ₂Ｈ₅）₄）を原料に用いたＣＶＤ法により、半導体基板１７上にＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２６を形成する（以下、この膜２６をＴＥＯＳ−ＮＳＧ膜と呼ぶ）。このような堆積法によって形成するＴＥＯＳ−ＮＳＧ膜２６の膜厚（半導体基板１７上の膜厚）は、トレンチ２５ｃ、２５ｄ、３２を完全に埋設するという観点からトレンチ２５ｃ、２５ｄ、３２の幅の１／２以上の膜厚である。また、ＴＥＯＳ−ＮＳＧ膜２６を用いたのは、高アスペクト比のトレンチ２５ｃ、２５ｄ、３２を埋設する際に、極力ボイドが発生しないようにするために、カバレッジ性が良好でコンフォーマルに形成できるからである。同様の効果を奏する場合、絶縁膜２６として他の材料を用いても良い。例えば、絶縁膜２６として、薄い窒化シリコン膜及びＴＥＯＳ−ＮＳＧ膜を使用することができる。

図８に示すように、後の研磨工程で、半導体基板１７上のＴＥＯＳ−ＮＳＧ膜２６を除去する際のＣＭＰ負荷を減らすため、ウェットエッチングによりＴＥＯＳ−ＮＳＧ膜２６の膜厚を低減する。この際、アライメントマーク用のトレンチ２５ｃ、２５ｄ内に形成したＴＥＯＳ−ＮＳＧ膜２６内にはシームが発生する場合がある。この場合にそのままＴＥＯＳ−ＮＳＧ膜２６をウェットエッチングするとＴＥＯＳ−ＮＳＧ膜２６内のシームが深化してしまう。そのため、アライメントマーク用のトレンチ２５ｃ、２５ｄ上のＴＥＯＳ−ＮＳＧ膜２６はフォトレジスト膜２０などの保護膜（マスクパターン）で保護した状態でウェットエッチングを行う。

図９に示すように、フォトレジスト膜２０を除去した後、９５０℃で６０分間、熱処理を行い、ＴＥＯＳ−ＮＳＧ膜２６の脱ガス処理を行う。次に、化学機械研磨法（ＣＭＰ法）により、半導体基板１７の第１の主面１７ａ上のＴＥＯＳ−ＮＳＧ膜２６を除去することで、トレンチ２５ｃ、２５ｄ、３２内にＴＥＯＳ−ＮＳＧ膜２６を埋設させて、絶縁リング６及びアライメントマーク１を完成させる（図５のＳ１２）。

上記図２及び３で検討したように、アライメントマーク用トレンチ２５内に絶縁膜２６を埋設させると、その内部にシームやボイド５６を生じ得る。特に、複数のトレンチをラインアンドスペース状に配列したアライメントマーク用のトレンチ２５を形成すると、シームやボイド５６はトレンチの幅方向２５ｂにおける中央部付近に形成され、シーム等５６は平面視した場合の第１の方向５０ａに延在する。このシーム等５６は、第１の方向５０ａの両端２５ａで終了するため、トレンチ両端２５ａに応力が集中し易くなる。この結果、上記検討した構造では、図７のＴＥＯＳ−ＮＳＧ膜２６の成膜時、図８のウェットエッチング時、図９のＣＭＰ法の実施時等に、この両端２５ａを起点にして第１の方向５０ａに延びるように、半導体基板１７にクラック５７を生じさせることとなる。このようなクラック５７が素子領域４にまで達すると、製造歩留まり低下の一原因となる。

これに対して、本実施例では、平面視で、ラインアンドスペース形状の第２の溝２５ｃ（第２の絶縁溝１ａ）を形成し、第２の溝２５ｃ（第２の絶縁溝１ａ）は第１の方向５０ａに直線状に延在する。また、平面視で、第１の方向５０ａの延長上に第３の溝２５ｄ（第３の絶縁溝１ｂ）を形成する。このため、図７のＴＥＯＳ−ＮＳＧ膜２６の成膜、図８のウェットエッチング、図９のＣＭＰ法等を行った時に、第２の溝２５ｃの両端２５ａを起点とするクラックが発生した場合であっても、この第３の溝２５ｄ（第３の絶縁溝１ｂ）によってクラックは止まり、素子領域４等の他の領域にまで更にクラックが延びることを防止できる。すなわち、第３の溝２５ｄ（第３の絶縁溝１ｂ）は、クラックストッパとして働く。この結果、製造歩留まりを向上させることができる。

図１０に示すように、半導体基板１７上にフォトレジスト膜２０を形成する。リソグラフィー技術により、ＳＴＩ用のフィールドパターンを、フォトレジスト膜２０に転写して第１のパターン２９を形成する。この際、本実施例では、上記のようにして形成したアライメントマーク１を、ＳＴＩ用のフィールドパターンの位置合わせマークとして用いることができる。即ち、上記アライメントマーク１の半導体基板１７上での位置を基準として位置合わせしたフィールドパターンをフォトレジスト膜２０に転写することで、フォトリソグラフィの位置合わせのずれを低減できる。

フォトレジスト膜２０の第1のパターン２９を用いて、半導体基板１７をエッチングする。これにより、図１１に示すように、ＳＴＩ用のトレンチ７ａを形成する（図５のＳ２１）。この後、フォトレジスト膜２０を除去する。半導体基板１７上に酸化シリコン膜、窒化シリコン膜等の絶縁膜を埋設させた後、絶縁膜に対してＣＭＰ処理を施す。これにより、ＳＴＩ（素子分離領域）７を形成する（図５のＳ２２）。

図１２に示すように、半導体基板１７の活性領域３０に、トランジスタ等の素子８を形成する（図５のＳ２３）。半導体基板１７上に数段階に分けて層間絶縁膜１６を形成する。層間絶縁膜１６を形成する途中の工程で、トランジスタ８の不純物拡散層に到達するコンタクトプラグ８ｂ、配線８ａ、絶縁リング６で囲まれた半導体基板１７内の領域の上方に配線層１４、アライメントマーク１の上方に配線層１５を形成する。配線層１４は、後の工程で形成する表面電極３３、裏面電極３４と接続するためのパッドとして機能する。配線層１４は、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる複数の配線１４ａ〜１４ｄと、複数の配線間を接続するタングステン等の金属膜からなる複数のコンタクトプラグ１４ｅ〜１４ｇとからなる。また、配線層１５は、複数の配線１５ａ〜１５ｄと、複数の配線間を接続する複数のコンタクトプラグ１５ｅ〜１５ｇとからなる。

図１３に示すように、配線層１４を覆うように層間絶縁膜１６上に、シリコン酸窒化膜（ＳｉＯＮ）３６ａと、ポリイミド膜（パッシべーション膜）３６ｂからなる保護膜３６を形成する。次に、配線層１４の上面を露出させるように保護膜３６内に第1の開口３３ａを形成する。スパッタにより、第1の開口３３ａを含む保護膜３６上にシード膜１１を形成する。保護膜３６上にフォトレジスト膜（図示していない）を形成した後、パターニングを行って、第1の開口３３ａ内に設けたシード膜１１を露出させる。電界メッキ法により、露出したシード膜１１上に順に銅バンプ１３、及び半田膜１２を形成する。保護膜３６上のフォトレジスト膜を除去した後、露出したシード膜１１を除去する。このシード膜１１、銅バンプ１３、及び半田膜１２から表面電極３３が構成される（図５のＳ３）。

図１４に示すように、半導体基板１７の表面電極３３を設けた側に、接着層（図示していない）を介して支持基板（図示していない）を設ける。この後、半導体基板１７の第1の主面１７ａと厚さ方向に対向する第２の主面１７ｂを例えば、７７５μｍから４０〜５０μｍの厚さまで薄膜化する（図５のＳ４）。この研削工程により、半導体基板１７の第２の主面１７ｂ側には、予め形成した絶縁リング６及びアライメントマーク１の底部が露出する。半導体基板１７の第２の主面１７ｂ側から、配線層１４が露出するように、環状の絶縁リング６の内側に位置する半導体基板１７に対して異方性ドライエッチングを行う。この際、半導体基板１７を貫通すると共に、層間絶縁膜１６の一部内に伸長する第２の開口３４ａを形成する。次に、スパッタ法により、半導体基板１７の第２の主面１７ｂ上の全面に、チタン（Ｔｉ）膜及び銅（Ｃｕ）膜を積層させて、シード膜１０を形成する。半導体基板１７の第２の主面１７ｂ上に、第２の開口３４ａと同じ位置に第３の開口を有するフォトレジストパターン（図示していない）を形成する。電気めっき法により、第３の開口内に順に銅バンプ１９、及びＳｎＡｇ膜等の半田膜９を形成する。このシード膜１０、銅バンプ１９、及び半田膜９の３層により、裏面電極３４が形成される。次に、フォトレジストパターンを除去した後、露出したシード膜１０の部分を除去する（図５のＳ５）。

この後、リフローにより、半田膜９の表面を凸状とする。接着層及び支持基板を除去する。以上のようにして、図４に示す半導体装置を得る。この半導体装置では、スクライブ領域２で区画された各チップ領域３に、半導体基板１７を貫通するように貫通電極５が設けられている。貫通電極５は、上端および下端に接続用のバンプ（表面電極３３、裏面電極３４）を備えており、後述するように、複数の半導体チップを積層する際に貫通電極５を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極５は、半導体基板１７を貫通する貫通プラグ（表面電極３３、裏面電極３４）と、半導体基板１７上の層間絶縁膜１６を貫通する配線層１４で構成されている。貫通電極５の半導体基板１７を貫通する部分は、環状の絶縁リング６で囲まれており、他の素子８等とは絶縁分離されている。

次に、スクライブ領域（裁断領域）２に沿って半導体基板１７のスクライブを行う（図５のＳ６）。これにより、半導体基板１７を個片化して半導体チップを形成する。

図１５に示すように、異なる半導体チップ４０の表面電極３３と裏面電極３４が互いに接するようにして、複数の半導体チップ４０をマウントする。リフローにより、各半導体チップ４０の表面電極３３と裏面電極３４の半田膜９、１２を接合する。半導体チップ４０間にアンダーフィル４１を充填した後、複数の半導体チップ４０を、パッケージ基板４２上にマウントする。この後、モールドレジン４３によってモールドすることにより、本実施例の半導体装置が完成する（図５のＳ７）。

本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。

以上のように、本実施例では、図７の工程で、アライメントマーク用のトレンチ２５内に埋設させたＴＥＯＳ−ＮＳＧ膜２６内に、第１の方向５０ａに延在するシームやボイドが生じ得る。この場合、第１の方向５０ａにおいてシームやボイドが止まるトレンチ２５ｃ（第２の溝）の両端２５ａに応力が集中する。この結果、図７のＴＥＯＳ−ＮＳＧ膜２６の成膜、図８のウェットエッチング、図９のＣＭＰ法等を行った時に、この両端２５ａを起点にして、第１の方向５０ａに沿って半導体基板１７にクラックが発生し得る。本実施例では、第１の方向５０ａの延長上に、第２の溝２５ｃ（第２の絶縁溝１ａ）を挟むようにその両端２５ａの外側に更に第３の溝２５ｄ（第３の絶縁溝１ｂ）が存在する。従って、第３の溝２５ｄ（第３の絶縁溝１ｂ）によってクラックは止まり、素子領域４等の他の領域にまで更にクラックが延びることを防止できる。この結果、製造歩留まりを向上させることができる。

なお、本実施例では、平面視で、第２の方向５０ｂに等間隔に複数、配置されるラインアンドスペース形状の第２の溝２５ｃ（第２の絶縁溝１ａ）を形成した。しかし、第２の溝２５ｃ（第２の絶縁溝１ａ）は一定の第１の方向に直線状に延在する形状であれば、ラインアンドスペース形状に限定されない。

また、本実施例では、第１の方向５０ａと垂直な第２の方向５０ｂに直線状の延在するように１対の第３の溝２５ｄ（第３の絶縁溝１ｂ）を形成した。しかし、第３の溝２５ｄ（第３の絶縁溝１ｂ）の数及び延在する方向は、本実施例の数及び延在方向に限定されない。すなわち、第３の溝２５ｄ（第３の絶縁溝１ｂ）は、第１の方向５０ａと異なる方向であれば、第１の方向５０ａとは垂直でない方向に直線状に延在しても良い。また、個々の第２の溝２５ｃ（第２の絶縁溝１ａ）の両端２５ａの外側にそれぞれ、個別に１対の第３の溝２５ｄ（第３の絶縁溝１ｂ）を設けても良いし、複数の第２の溝２５ｃ（第２の絶縁溝１ａ）に対して１対の第３の溝２５ｄ（第３の絶縁溝１ｂ）を設けても良い。すなわち、第３の溝２５ｄ（第３の絶縁溝１ｂ）は一対であっても、複数対であっても良い。また、第２の溝２５ｃ（第２の絶縁溝１ａ）を囲むように、１つの第３の溝２５ｄ（第３の絶縁溝１ｂ）を設けても良い。

第２の溝２５ｃ（第２の絶縁溝１ａ）及び第３の溝２５ｄ（第３の絶縁溝１ｂ）が上記のような場合であっても、少なくとも第１の方向５０ａに関して第２の溝２５ｃ（第２の絶縁溝１ａ）の両端２５ａの更に外側に第３の溝２５ｄ（第３の絶縁溝１ｂ）が存在する限り、第２の溝２５ｃ（第２の絶縁溝１ａ）の両端２５ａから第１の方向５０ａに延在するクラックを第３の溝２５ｄ（第３の絶縁溝１ｂ）で止めることができる。この結果、素子領域４等の他の領域にまで更にクラックが延びることを防止でき、製造歩留まりを向上させることができる。

また、本実施例では、アライメントマーク１はＳＴＩ７の位置合わせ時にフィールド合わせマークとして使用した。アライメントマーク１は、ＳＴＩ７の位置合わせに加えて他の構造の位置合わせ用のフィールド合わせマークとして使用することも可能である。例えば、図１４の工程において、第２の開口３４ａを形成する際の位置合わせ用のフィールド合わせマークとして使用することができる。

また、本実施例では、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５ｃ、２５ｄを埋設する絶縁膜として、ＴＥＯＳ−ＮＳＧ膜２６を例示したが、トレンチ２５ｃ、２５ｄ、３２を埋設する材料はこれに限定されない。アライメントマーク１のように深く、深さに対してその幅が狭いトレンチ２５ｃを絶縁膜で埋設する場合、ＴＥＯＳ−ＮＳＧ膜でなくとも埋設不良によりシームやボイドを生じ易い。従って、本発明は、ＴＥＯＳ−ＮＳＧ膜２６に限定されず、他の絶縁膜でトレンチ２５ｃ、２５ｄ、３２を埋め込む工程に適用して同様に効果的である。一方、ＴＥＯＳ−ＮＳＧ膜２６を用いた場合、焼き締め（Ｄｅｇａｓ）のための熱処理が必要となる。ＴＥＯＳ−ＮＳＧ膜２６はこの熱処理により膜収縮を起こし、シームが拡大することがある。従って、ＴＥＯＳ−ＮＳＧ膜２６によってトレンチ２５ｃを埋め込む工程に対しては、本発明を適用してより効果的であると言える。

（第１変形例）
上記第１実施例ではアライメントマーク１として、平面視において、ラインアンドスペース形状の第２の絶縁溝１ａと、第２の絶縁溝１ａの両端２５ａの第1の方向５０ａにおける更に外側に１対の第３の絶縁溝１ｂを形成した。本変形例は、第１実施例とは第３の絶縁溝１ｂの形状が異なる。

図１６Ａは、本変形例で形成したアライメントマーク１を示す図であり、第１実施例の図４Ｄに相当する上面図である。図１６Ａに示すように、本変形例では、平面視で、ラインアンドスペース形状の複数の第２の絶縁溝１ａが形成されている。また、個々の第２の絶縁溝１ａについて、第１の方向５０ａの両端２５ａの更に外側にそれぞれ、個別に１対の第３の絶縁溝１ｂが設けられている。

図１６Ｂは他の変形例のアライメントマーク１を示す図であり、第１実施例の図４Ｄに相当する上面図である。図１６Ｂに示すように、本変形例では、平面視で、ラインアンドスペース形状の複数の第２の絶縁溝１ａが形成されている。また、複数の第２の絶縁溝１ａを囲むように、１つの第３の絶縁溝１ｂが形成されている。

上記１６Ａ及び１６Ｂの変形例のような形状であっても、平面視で、第２の絶縁溝１ａの第１の方向５０ａにおける延長上に、第３の絶縁溝１ｂが存在する。このため、第２の絶縁溝１ａの両端２５ａから第１の方向５０に沿って基板にクラックが延びた場合であっても、上記第１実施例と同様に、第３の絶縁溝１ｂによってクラックが更に素子領域等に延びることを防止できる。

なお、本変形例のアライメントマーク１は、第３の絶縁溝１ｂの形状以外は第１実施例のアライメントマーク１と同じである。このため、第１実施例の図６の工程において、本変形例のアライメントマーク１の形状となるように、アライメントマーク用のトレンチ２５ｃ、２５ｄを形成する以外は、第１実施例と同様の工程により、半導体装置を形成することができる。

（第２変形例）
上記第１実施例では、半導体基板１７のスクライブ領域２にアライメントマーク１を形成したが、本変形例は半導体基板１７のスクライブ領域２以外の領域にアライメントマーク１を形成する点が異なる。

図１７Ａは、半導体基板１７の非有効ショット領域４５にアライメントマーク１を設けた例を表す平面図である。半導体基板１７には、後の工程でリソグラフィーの露光等を行うことにより半導体装置が形成される半導体チップからなる複数の有効ショット領域（図１７Ａで斜線で表示された領域）４６と、半導体装置が形成されない非有効ショット領域（図１７Ａで白色の領域）４５が存在する。非有効ショット領域４５とは、正常な半導体装置のパターン形成ができない半導体チップが位置する領域を指す。すなわち、半導体基板１７は円形で構成され、半導体チップは矩形で構成されるため半導体基板１７の終端部に掛かった半導体チップでは、一部が半導体基板１７からはみ出してしまい、パターン形成ができない状態となる。半導体装置の設計が完了した時点で半導体チップのサイズが決まるので、半導体基板１７において非有効ショット領域４５となる位置は予め把握することができる。半導体基板１７の終端部にパターン形成を繰り返すと、異物発生の原因となるので、非有効ショット領域４５にはパターンを形成しない。したがって、非有効ショット領域４５は半導体装置の製造に寄与しない無駄な領域となる。本変形例では、上記の無駄な領域となる非有効ショット領域４５を利用してアライメントマーク１を形成することにより、有効ショット領域４６内にアライメントマーク１用の領域を確保する必要がなくなり、微細化に対応した半導体装置とすることができる。なお、アライメントマーク１を形成する非有効ショット領域４５の数及び位置は図１７Ａの例に限定されず、適宜、所望の数及び位置の非有効ショット領域４５にアライメントマーク１を形成することができる。

図１７Ｂは、他の例を示す図であり、半導体基板１７のチップ領域３内にアライメントマーク１を形成する例を示した図であり、第１実施例の図４Ａに対応する図面である。図１７Ｂに示すように、アライメントマーク１はチップ領域３内に形成しても良い。また、チップ領域３内のアライメントマーク１の形成位置及び数は、図１７Ｂの例に限定されるわけではなく、所望の数のアライメントマーク１を、チップ領域３内の所望の位置に形成することができる。

１ アライメントマーク
１ａ 第２の絶縁溝
１ｂ 第３の絶縁溝
２ スクライブ領域
３ チップ領域
４ 素子領域
５ 貫通電極
６ 絶縁リング
７ 素子分離領域（ＳＴＩ）
７ａ 素子分離領域用のトレンチ
８ 素子
８ａ 配線層
８ｂ コンタクトプラグ
９、１２ 半田膜
１０、１１ シード膜
１３、１９ 銅バンプ
１４、１５ 配線層
１４ａ、１４ｂ、１４ｃ、１４ｄ、１５ａ、１５ｂ、１５ｃ、１５ｄ 配線
１４ｅ、１４ｆ、１４ｇ、１５ｅ、１５ｆ、１５ｇ コンタクトプラグ
１６ 層間絶縁膜
１７ 半導体基板
１７ａ 第1の主面
１７ｂ 第２の主面
２０ フォトレジスト膜
２５ アライメントマーク用のトレンチ
２５ａ トレンチの両端
２５ｂ アライメントマーク用のトレンチの幅方向
２５ｃ 第２の溝
２５ｄ 第３の溝
２６ 絶縁膜
２６ａ 窒化シリコン膜
２６ｂ ＴＥＯＳ−ＮＳＧ膜
２９ 第1のパターン
３０ 活性領域
３２ 絶縁リング用のトレンチ
３３ 表面電極
３３ａ 第1の開口
３４ 裏面電極
３４ａ 第２の開口
３６ 保護膜
３６ａ シリコン酸窒化膜（ＳｉＯＮ）
３６ｂ ポリイミド膜（パッシべーション膜）
３８ 半導体基板の厚み方向
４０ 半導体チップ
４１ アンダーフィル
４２ パッケージ基板
４３ モールドレジン
４５ 非有効ショット領域
４６ 有効ショット領域
５０ａ 第１の方向
５０ｂ 第２の方向
５６ シーム、ボイド
５７ クラック

Claims (20)

1. 基板の第１の主面に、前記第１の主面に対向して見た形状が環状となる第１の溝、第１の方向に直線状に延在する第２の溝、及び、前記第２の溝の前記第１の方向における両端の更に外側に配置される第３の溝、を同一工程で形成する工程と、
   前記第１、第２及び第３の溝を埋め込むように、絶縁膜を形成する工程と、
   前記絶縁膜を形成する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
   前記絶縁膜で埋め込まれた前記第２の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
   前記絶縁膜で埋め込まれた環状の前記第１の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１、第２及び第３の溝を形成する工程では、
   前記第２の溝を等間隔に複数配置することで、前記第１の主面に対向して見た形状がラインアンドスペースを構成させるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１、第２及び第３の溝を形成する工程では、
   前記第２の溝を幅が１〜３μｍ、前記第１の方向における長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなるように、前記第２の溝を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１、第２及び第３の溝を形成する工程では、
   前記第１の方向と異なる第２の方向に前記第２の溝を等間隔に複数、配置させ、
   前記第３の溝は、前記第２の方向に直線状に延在するように形成することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
5. 前記第１、第２及び第３の溝を形成する工程では、
   前記第３の溝は、個々の前記第２の溝の前記第１の方向における両端の更に外側に個別に配置することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
6. 前記絶縁膜を形成する工程の後、前記貫通電極を形成する工程の前に、
   前記基板の第１の主面と厚さ方向に対向する第２の主面側から前記基板を研削して、前記絶縁膜で埋め込まれた前記第１、第２及び第３の溝の底部が露出するまで前記基板の厚さを減ずる工程を更に有することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
7. 前記絶縁膜を形成する工程では、ＴＥＯＳを原料に用いた化学気相成長法により、前記第１、第２及び第３の溝を埋め込むように前記絶縁膜を形成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
8. 前記絶縁膜を形成する工程の後に、
   前記第１、第２及び第３の溝上の前記絶縁膜上にマスクが位置するようにマスクパターンを形成する工程と、
   前記マスクパターンを用いたエッチングにより、前記基板の第１の主面が露出しないように前記絶縁膜の一部を除去する工程と、
   前記マスクパターンを除去した後、前記絶縁膜を平坦化する工程と、
   によって前記第１、第２及び第３の溝内に前記絶縁膜を埋設する工程を更に有することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
9. 前記フォトレジスト膜に転写した前記第１のパターンを用いて、前記基板の第１の主面に素子分離領域を形成する工程を更に有することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
10. 前記基板を裁断領域に沿って切断することで、前記基板を個片化する工程を更に有し、
    前記第１、第２及び第３の溝を形成する工程では、前記基板の前記裁断領域に前記第２及び第３の溝を形成することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
11. 基板と、
    前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が環状である第１の絶縁溝と、
    前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が、第１の方向に延在する直線状である第２の絶縁溝と、
    前記基板を厚さ方向に貫通すると共に、前記第２の絶縁溝の前記第１の方向における両端の更に外側に配置される第３の絶縁溝と、
    環状の前記第１の絶縁溝の内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
    を有することを特徴とする半導体ウェハ。
12. 前記第２の絶縁溝は等間隔に複数配置されることで、前記第１の主面に対向して見た形状がラインアンドスペースを構成することを特徴とする請求項１１に記載の半導体ウェハ。
13. 前記複数の第２の絶縁溝の個々を幅が１〜３μｍ、前記第１の方向の長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなることを特徴とする請求項１２に記載の半導体ウェハ。
14. 前記第２の絶縁溝は、前記第１の方向と異なる第２の方向に等間隔に複数、配置され、
    前記第３の絶縁溝は、前記第２の方向に直線状に延在することを特徴とする請求項１２又は１３に記載の半導体ウェハ。
15. 前記第３の絶縁溝は、個々の前記第２の絶縁溝の前記第１の方向における両端の更に外側に個別に配置されることを特徴とする請求項１２又は１３に記載の半導体ウェハ。
16. 基板と、
    前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が環状である第１の絶縁溝と、
    前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が、第１の方向に延在する直線状である第２の絶縁溝と、
    前記基板のチップ領域を厚さ方向に貫通すると共に、前記第２の絶縁溝の前記第１の方向における両端の更に外側に配置される第３の絶縁溝と、
    環状の前記第１の絶縁溝の内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
    を有することを特徴とする半導体装置。
17. 前記第２の絶縁溝は等間隔に複数配置されることで、前記第１の主面に対向して見た形状がラインアンドスペースを構成することを特徴とする請求項１６に記載の半導体装置。
18. 前記複数の第２の絶縁溝の個々を幅が１〜３μｍ、前記第１の方向の長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなることを特徴とする請求項１７に記載の半導体装置。
19. 前記第２の絶縁溝は、前記第１の方向と異なる第２の方向に等間隔に複数、配置され、
    前記第３の絶縁溝は、前記第２の方向に直線状に延在することを特徴とする請求項１７又は１８に記載の半導体装置。
20. 前記第３の絶縁溝は、個々の前記第２の絶縁溝の前記第１の方向における両端の更に外側に個別に配置されることを特徴とする請求項１７又は１８に記載の半導体装置。