JP2007184449A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】SOI構造の支持基板1と最上層配線13とを接続する複数の導電層と複数の配線層は、最上層配線13と共にチップ周縁部に沿って形成され、以ってトランジスタTrが形成されるトランジスタ形成領域TRの周囲に形成される。
【選択図】図4
Description
図1は、本実施の形態に係る半導体装置が有する半導体チップCHの上面を模式的に示す平面図であり、後述する実施の形態2及び3に於いても援用される図である。半導体チップCHは、トランジスタや各種部品等の全てが形成された後のSOIウエハから切り出されたものである。
図5の縦断面図に示す様に、第1ガードリング100Aに於けるコンタクトホール8の一部分を、トランジスタ形成領域TRに於けるウエルを成すSOI層3と接触させても良い。
図6は、本実施の形態に係る半導体装置の、図1の断線I−Iに関する縦断面図であり、既述した図4に対応する図面である。
図7の縦断面図に示す様に、第1及び第2ガードリング100A、100Bに於けるコンタクトホール8の一部分を、トランジスタ形成領域TRに於けるウエルを成すSOI層3と接触させても良い。
図8は、本実施の形態に係る半導体装置の、図1の断線I−Iに関する縦断面図であり、既述した図4に対応する図面である。
図9の縦断面図に示す様に、第1及び第2ガードリング100A、100Bに於けるコンタクトホール8の一部分を、トランジスタ形成領域TRに於けるウエルを成すSOI層3と接触させても良い。
本実施の形態は、実施の形態1に係る半導体装置の製造方法、特に実施の形態1に於いて既述したガードリング部の製造方法に関する。以下、図10(A)〜図19(A)、図10(B)〜図19(B)及び図10(C)〜図19(C)の縦断面図並びに既述した図4を用いて、各工程を記載する。これらの工程図の内で、図10(A)〜図19(A)は、実施の形態1の図4で既述した第1ないし第3ガードリング100A,100B,100Cの製造工程を示す縦断面図であり、図10(B)〜図19(B)は、SOIウエハの中央部に位置するトランジスタ形成領域TR(図1)に於けるNMOS部の製造工程を示す縦断面図であり、図10(C)〜図19(C)は、上記トランジスタ形成領域TR(図1)に於けるPMOS部の製造工程を示す縦断面図である。尚、トランジスタ形成領域TRは本発明にとっては中核的な部分ではないので、以下の記載では、PMOS部の工程の説明を割愛している。但し、PMOS部の各工程図に於ける参照符号3Pは、SOI層3に形成されたN型半導体層を示す。
本実施の形態は、実施の形態2に係る半導体装置の製造方法、特に実施の形態2に於いて既述したガードリング部の製造方法に関する。以下では、ガードリング部の製造方法について且つ実施の形態4とは異なる工程に関して記載すると共に、トランジスタ形成領域に於けるNMOS部及びPMOS部の製造工程の記載を割愛する。従って、図10(A)、図11(A)及び図12(A)を援用する。
本実施の形態は、実施の形態3に係る半導体装置の製造方法、特に実施の形態3に於いて既述したガードリング部の製造方法に関する。以下では、ガードリング部の製造方法について且つ実施の形態4とは異なる工程に関して記載すると共に、トランジスタ形成領域に於けるNMOS部及びPMOS部の製造工程の記載を割愛する。従って、図10(A)、図11(A)及び図12(A)を援用する。
既述した実施の形態1乃至3の何れかに係る、SOI構造を有する半導体チップCH(図1参照)を、FC工法を用いて基板上に実装した際の、アセンブリの一形態を、図29の縦断面図に例示する。図29の半導体装置に於いて、参照符号500は半田バンプ、500Cは最外周半田バンプ、500Dは最内周半田バンプ、510はBGA基板、511Bはビルドアップ絶縁層、511Aはコア材、514はリング、512はビアホール、516は半田ボール、519は配線、513は絶縁層、518は封止部材である。図示の様に、半導体チップCHの、上側に位置する裏面側の支持基板は、特にワイヤを用いてその電位を固定することなく、既述した構造により、一定の電位(例えば接地電位)に固定されている。
Claims (15)
- 半導体支持基板と、前記半導体支持基板上に形成される絶縁膜層と、前記絶縁膜層上に形成される半導体層に形成されるトランジスタを含む半導体装置であって、
前記半導体層に形成される分離酸化膜と、
前記半導体層と前記分離酸化膜上に形成される層間絶縁膜と、
前記層間絶縁膜上に形成される配線層と、
前記半導体支持基板と前記配線層とを接続し、前記半導体支持基板の電位を固定する導電層を備え、
前記トランジスタを形成する領域の周囲に形成される前記導電層と前記配線層を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記層間絶縁膜と前記配線層を複数有し、前記半導体支持基板と最上層配線層を接続する導電層を有することを特徴とする半導体装置。 - 請求項2記載の半導体装置であって、
前記導電層と前記配線層を、前記トランジスタを形成する領域の周囲に複数有することを特徴とする半導体装置。 - 請求項1乃至請求項3の何れかに記載の半導体装置であって、
前記トランジスタを形成する領域の周囲を取り囲む前記半導体支持基板と最上層配線層を接続する導電層と前記配線層を有することを特徴とする半導体装置。 - 請求項1乃至請求項4の何れかに記載の半導体装置であって、
複数層の前記導電層と、前記導電層と接続する複数層の前記配線層が重なって形成されることを特徴とする半導体装置。 - 請求項1乃至請求項5の何れかに記載の半導体装置であって、
前記分離酸化膜と前記半導体層と前記絶縁膜層とを貫通して前記半導体支持基板に至る第1開口部の底部に形成されるシリサイド層と、
前記半導体層と前記分離酸化膜上に形成された第1層間絶縁膜を貫通し前記シリサイド層に至る第2開口部を充填する導電層と、
前記導電層と接続する配線層を有することを特徴とする半導体装置。 - 請求項6記載の半導体装置であって、
前記第2開口部を充填する導電層と前記半導体層が接続していることを特徴とする半導体装置。 - 請求項7記載の半導体装置であって、
前記第1開口部の幅は前記第1開口部を充填する前記第1層間絶縁膜の膜厚の2倍よりも小さいことを特徴とする半導体装置。 - 請求項1乃至請求項5の何れかに記載の半導体装置であって、
前記分離酸化膜と前記分離酸化膜上に形成された第1層間絶縁膜を貫通し前記半導体支持基板に至る第2開口部の下の前記半導体支持基板に形成される高濃度半導体層と、
前記第2開口部を充填する導電層と、
前記導電層と接続する前記配線層を有することを特徴とする半導体装置。 - 請求項9記載の半導体装置であって、
前記第2開口部を充填する導電層と前記半導体層が接続していることを特徴とする半導体装置。 - 請求項1乃至請求項5の何れかに記載の半導体装置であって、
前記分離酸化膜と前記分離酸化膜上に形成された第1層間絶縁膜を貫通し前記半導体支持基板に至る第2開口部の底部に形成されるシリサイド層と、
第2開口部を充填する導電層と、
前記導電層と接続する前記配線層を有することを特徴とする半導体装置。 - 請求項11記載の半導体装置であって、
前記第2開口部を充填する導電層と前記半導体層とが接続していることを特徴とする半導体装置。 - その間に絶縁膜層を介して支持基板上に形成された半導体層を分離する分離絶縁膜を、前記半導体層にトランジスタを形成するトランジスタ形成領域の周囲に形成する工程と、
前記分離絶縁膜の直下の前記絶縁膜層を貫通して前記支持基板に達する第1開口部を形成する工程と、
前記第1開口部の底面に該当する前記支持基板上に、シリサイド層を形成する工程と、
前記第1開口部の内部とその上方に第1層間絶縁膜層を形成する工程と、
前記第1開口部内に設けられ、前記第1層間絶縁膜層を貫通して前記シリサイド層の表面をその底面とする第2開口部を形成する工程と、
前記第2開口部を充填する第1導電層を前記第1層間絶縁膜層の上面まで形成する工程と、
前記第1導電層上に接続する第1配線層とその周囲に第2層間絶縁膜層を形成する工程と、
前記第1配線層上に接続する導電層と当該導電層上に接続する配線層とその周囲の層間絶縁膜層を一層又は複数層形成する工程とを備えており、
各々接続された前記第1導電層と前記第1配線層と前記導電層と前記配線層が前記トランジスタ形成領域の周囲に形成されていることを特徴とする、
半導体装置の製造方法。 - その間に絶縁膜層を介して支持基板上に形成された半導体層を分離する分離絶縁膜を、前記半導体層にトランジスタを形成するトランジスタ形成領域の周囲に形成する工程と、
前記分離絶縁膜の直下の前記絶縁膜層の直下の支持基板に高濃度層を形成する工程と、
前記半導体層と前記分離絶縁膜の上方に第1層間絶縁膜層を形成する工程と、
前記第1層間絶縁膜層と前記分離絶縁膜とを貫通して前記支持基板の高濃度層に至る第2開口部を形成する工程と、
前記第2開口部を充填する第1導電層を前記第1層間絶縁膜層の上面まで形成する工程と、
前記第1導電層上に接続する第1配線層とその周囲に第2層間絶縁膜層を形成する工程と、
前記第1配線層上に接続する導電層と当該導電層上に接続する配線層とその周囲の層間絶縁膜層を一層又は複数層形成する工程とを備えており、
各々接続された前記第1導電層と前記第1配線層と前記導電層と前記配線層とが前記トランジスタ形成領域の周囲に形成されていることを特徴とする、
半導体装置の製造方法。 - その間に絶縁膜層を介して支持基板上に形成された半導体層を分離する分離絶縁膜を、前記半導体層にトランジスタを形成するトランジスタ形成領域の周囲に形成する工程と、
前記半導体層と前記分離絶縁膜の上方に第1層間絶縁膜層を形成する工程と、
前記第1層間絶縁膜層と前記分離絶縁膜を貫通して前記支持基板に至る第2開口部を形成する工程と、
前記第2開口部の底面に該当する前記支持基板上に、シリサイド層を形成する工程と、
前記第2開口部を充填する第1導電層を前記第1層間絶縁膜層の上面まで形成する工程と、
前記第1導電層上に接続する第1配線層とその周囲に第2層間絶縁膜層を形成する工程と、
前記第1配線層上に接続する導電層と当該導電層上に接続する配線層とその周囲の層間絶縁膜層を一層又は複数層形成する工程とを備えており、
各々接続された前記第1導電層と前記第1配線層と前記導電層と前記配線層とが前記トランジスタ形成領域の周囲に形成されていることを特徴とする、
半導体装置の製造方法。
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