KR20070075284A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR20070075284A
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semiconductor
opening
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유키오 마키
타카시 이뽀시
토시아키 이와마쓰
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

플립 칩 공법 등에 의한 실장에 있어서도 SOI구조의 지지 기판의 전위를 안정적으로 고정 가능하게 함과 동시에, 저저항의 기판 콘택을 형성한다. SOI구조의 지지 기판(1)과 최상층 배선(13)을 접속하는 복수의 도전층과 복수의 배선층은, 최상층 배선(13)과 함께 칩 가장자리부를 따라 형성되며, 이로써 트랜지스터 Tr이 형성되는 트랜지스터 형성 영역 TR의 주위에 형성된다.
플립 칩 공법, 지지 기판, 도전층, 배선층

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 실시예 1, 실시예 2, 실시예 3에 공통되는 반도체칩의 평면도,
도 2는 실시예 1, 실시예 2, 실시예 3에 공통되는 반도체칩에 있어서의 가드링부를 투시하여 모식적으로 그린 이 반도체칩의 평면도,
도 3은 실시예 1, 실시예 2, 실시예 3에 공통되는 반도체칩의 변형예를 도시하는 평면도,
도 4는 실시예 1에 따른 반도체 장치의 일례의 종단면도,
도 5는 실시예 1의 변형예에 따른 반도체 장치의 종단면도,
도 6은 실시예 2에 따른 반도체 장치의 일례의 종단면도,
도 7은 실시예 2의 변형예에 따른 반도체 장치의 종단면도,
도 8은 실시예 3에 따른 반도체 장치의 일례의 종단면도,
도 9는 실시예 3의 변형예에 따른 반도체 장치의 종단면도,
도 10은 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 11은 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 12는 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 13은 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 14는 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 15는 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 16은 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 17은 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 18은 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 19는 실시예 4에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 20은 실시예 5에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 21은 실시예 5에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 22는 실시예 5에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 23은 실시예 6에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 24는 실시예 6에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 25는 실시예 6에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 26은 실시예 6에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 27은 실시예 6에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 28은 실시예 6에 따른 반도체 장치의 제조 공정을 도시하는 종단면도,
도 29는 실시예 1 내지 실시예 3의 어느 하나에 따른 반도체칩을 FC공법에 의해 기판 위에 실장한 형태예를 모식적으로 도시하는 종단면도,
도 30은 실시예 1 내지 실시예 3의 어느 하나에 따른 반도체칩을 FC공법에 의해 기판 위에 실장한 다른 형태예를 모식적으로 도시하는 종단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : SOI웨이퍼의 지지 기판 2 : SOI웨이퍼의 BOX산화막
3 : SOI층 4 : 분리 산화막
5 : 실리사이드층 7 : 제1개구부
8 : 제2개구부(콘택홀) 9 : 플러그
14 : 베리어 메탈 11 : 제1층간 절연막
15 : 고농도 반도체층 16 : 실리사이드층
10, 10C, 10E, 10G : 배선 12B, 12D, 12F : 제2배선
12H : 제3배선 13 : 최상층 배선
11A, 11B, 11C, 11D, 11E, 11F, 11G, 11H : 층간 절연막
CH : 반도체칩 CHP : 가장자리부
TR : 트랜지스터 형성 영역
본 발명은, SOI구조를 가지는 반도체 장치에 있어서의 지지기판 콘택 기술에 관한 것이다.
SOI구조에서는, BOX산화막 위의 SOI층 내에 디바이스를 형성한다. 따라서, 기판전위를 고정하기 위해, 지지 기판까지 도달하는 콘택을 형성할 필요성이 있다 (예를 들면 특허문헌 1 또는 2를 참조).
[특허문헌 1] 일본국 공개특허공보 특개2001-28438호
[특허문헌 2] 일본국 공개특허공보 특개2001-44441호
한편, 반도체 부품의 실장 기술은, 베어의 반도체 칩을 직접 기판 위에 실장하는 플립칩 공법(FC공법)으로 진전되고 있다. 이러한 FC실장을, SOI구조를 가지는 반도체칩에 적용할 경우에는, 반도체칩의 이면, 다시 말해, SOI구조의 지지 기판의 저면이, 실장 후는, 표면측에 존재하여 노출하게 되어(반도체칩의 표면이 이면측에 위치하게 된다), 이 지지 기판의 전위를 접지전위에 고정할 필요성이 생긴다. 그런데, 종래기술에서 제안되고 있는 각종의 구조는, 이와 같은 케이스를 상정하고 있지 않아 이러한 실장에 대응가능하지 않다.
또한, SOI구조에 있어서는, 디바이스의 미세화 및 저열처리화에 따라 콘택 저항이 상승하는 경향에 있기 때문에, 보다 저저항의 지지기판 콘택을 작성하는 것도 요구되고 있다.
본 발명은, 이러한 현안사항에 감안하여 이루어진 것이며, FC실장에도 적용가능한 저저항의 지지기판 콘택을 가지는 반도체 장치와 그 제조 기술을 제공하는 것을, 그 목적으로 하고 있다. 그렇게 하기 위해서는, 반도체칩 자체의 표면측에서 이면의 전위를 고정할 수 있는 구조를 미리 형성해 두어, 이러한 구조로 FC실장에 대응 가능하게 할 필요성이 있다.
본 발명의 주제는, 반도체 지지 기판과, 상기 반도체 지지기판 위에 형성되는 절연막층과, 상기 절연막층 위에 형성되는 반도체층에 형성되는 트랜지스터를 포함하는 반도체 장치이며, 상기 반도체층에 형성되는 분리 산화막과, 상기 반도체층과 상기 분리 산화막 위에 형성되는 층간 절연막과, 상기 층간 절연막 위에 형성되는 배선층과, 상기 반도체 지지기판과 상기 배선층을 접속하여, 상기 반도체 지지기판의 전위를 고정하는 도전층을 구비하고, 상기 트랜지스터를 형성하는 영역의 주위에 형성되는 상기 도전층과 상기 배선층을 가지는 것을 특징으로 한다.
이하, 본 발명의 주제의 여러가지 구체화를, 첨부된 도면을 기초로, 그 효과·이점과 함께 상세하게 설명한다.
(실시예 1)
도 1은, 본 실시예에 따른 반도체 장치가 가지는 반도체칩 CH의 윗면을 모식적으로 도시하는 평면도이며, 후술하는 실시예 2 및 실시예 3에 있어서도 원용되는 도면이다. 반도체칩 CH는, 트랜지스터나 각종 부품 등의 전부가 형성된 후의 SOI웨이퍼로부터 잘려나간 것이다.
도 1에 도시하는 바와 같이, 반도체칩 CH의 중앙부에는, SOI구조의 SIO층 위에 형성된 MOSFET 등의 트랜지스터를 가지는 트랜지스터 형성 영역 TR이 존재한다. 그리고, 트랜지스터 형성 영역 TR의 주변부보다도 외측의 부분에는, 반도체칩 CH의 표면 1S위에 반도체칩 CH의 가장자리부 CHP를 따라 형성된 복수의 패드부(20)를 가지는 패드 형성 영역 PR이, 트랜지스터 형성 영역 TR의 주위를 전체적으로 둘러싸도록 존재하고 있다. 한편, 복수의 패드부(20) 안에서 패드부 20G는, 접지전위가 거기에 인가되어야 할 그라운드 패드를 형성한다. 또한 트랜지스터 형성 영역 TR 및 패드 형성 영역 PR의 주위를 전체적으로 둘러싸도록, 패드 형성 영역 PR의 외측에 위치하는 반도체칩 CH의 표면 1S의 부분위에, 예를 들면 알루미늄의 금속배선으로 이루어지는 최상층 배선(13)이 형성되어 있다. 다시 말해, 최상층 배선(13)은, 반도체칩 CH의 표면 1S 안에서 가장자리부 CHP 부분 위에서, 이 가장자리부 CHP를 따라 전 둘레에 걸쳐 형성되고 있으며, 또한, 복수의 트랜지스터가 형성되어 있는 반도체칩 CH안의 트랜지스터 형성 영역 TR을 전체적으로 둘러싸고 있다. 한편, 이 최상층 배선(13)은, 그라운드 패드 20G에 접속되어 있다. 그리고, 도 1에는 도시되고 있지 않지만, 최상층 배선(13)의 바로 아래에는, 최상층 배선(13)에 접속된 복수의 가드링이 최상층 배선(13)과 함께 트랜지스터 형성 영역 TR을 전체적으로 둘러싸도록, 반도체칩 CH의 이면에 해당하는 SOI구조의 지지 기판(P형의 실리콘 기판 또는 N형의 실리콘 기판)의 윗면을 향해 형성되어 있다. 다시 말해, 복수의 가드링의 각각은, SOI구조의 지지 기판의 윗면과 최상층 배선(13)사이를 관통하는 구멍이 배선 재료(도전층)로 충전되고 있는 것으로, 상기 지지 기판의 윗면과 최상층 배선(13)을 전기적으로 서로 접속하여, 상기 지지 기판의 윗면 및 최상층 배선(13)을 동 전위로 고정하는 부분이다. 이 중핵인 가드링부의 구조의 일례를 도 2의 평면도에 나타낸다. 도 2는, 최상층 배선(13)의 바로 아래에 위치하고, 최상층 배 선(13)에 연결된 3개의 가드링 100A, 100B, 100C(후술하는 도 4참조)를 투시하여 그린 반도체칩 CH의 평면도이다. 도 2에 도시하는 바와 같이, 3개의 가드링 100A, 100B, 100C는, 반도체칩 CH의 가장자리부 CHP를 따라 전 둘레에 걸쳐 형성되어 트랜지스터 형성 영역 TR을 전체적으로 둘러싸고 있다. 한편, 가드링부는, 하나의 가드링으로 구성되어 있어도 된다.
또한, 도 1의 변형예를 도 3의 평면도에 나타낸다(도 3도 실시예 2 및 실시예 3에서 원용된다). 도 3에서는, 가장자리부 CHP를 따라 형성되어 있는 최상층 배선(13) 및 그 바로 아래의 가드링부(도시 생략)가, 그것들의 일부분에서 끊어지고 있으며, 그 결과, 최상층 배선(13) 및 그 바로 아래의 가드링부는 트랜지스터 형성 영역 TR을 부분적으로 둘러싸고 있다. 도 1의 경우 및 도 3의 경우의 양쪽케이스를 고려하면, 최상층 배선(13) 및 그 바로 아래의 가드링부(도전층)는 트랜지스터 형성 영역 TR의 주위에 배치되어 있다고 할 수 있다.
이하에 있어서는, 도 1에 도시하는 단선Ⅰ-Ⅰ에 관한 종단면도인 도 4를 참조하여, 본 실시예의 중핵부인 가드링부의 구조를 상세하게 기재한다.
도 4는, 복수의 가드링 100A, 100B, 100C를 가지는 가드링부(100)와, 트랜지스터 형성 영역 TR에 있어서의 NMOS부(N형의 MOSFET가 형성되는 영역)(200)와, 트랜지스터 형성 영역 TR에 있어서의 PMOS부(P형의 MOSFET가 형성되는 영역)(300)를 대비하여 도시하는 종단면도이다. 여기에서는, 일례로서, SOI구조의 지지 기판(1)은, P형의 실리콘 기판으로 이루어진다. 물론, P형의 실리콘 기판 대신에, N형의 실리콘 기판을 지지 기판(1)에 사용할 수도 있다.
도 4에서는, 최상층 배선(13)에 접속된 3개의 가드링 100A, 100B,100C가 병설되어 있다. 그 중, 가장 내측에 위치하는 제1가드링 100A와 2번째의 제2가드링 100B는 동일한 구조를 가지므로, 제1가드링 100A의 구조에 대해서 기재한다. 제1가드링 100A의 구조의 특징점을 요한다면, 지지 기판(1)상의 BOX산화막(절연층)(2) 및 그 위의 분리 산화막(4)을 개구하여 형성한 제1개구부(7)의 저면, 다시 말해, 노출한 지지 기판(1)의 윗면 내에 실리사이드층(실리사이드부)(5)을 형성하고, 이 실리사이드층(5)과 연결된 콘택을 형성한 점에 있다. 구조를 상술하면, 다음과 같다.
제1가드링 100A는, 지지 기판(1)의 윗면보다 지지 기판(1)의 내부를 향해 형성된 실리사이드층(5)을 가지고, 또한 지지 기판(1)의 윗면 위에 형성된 BOX산화막(2)과 이 BOX산화막(2) 위에 형성된 분리 산화막(4)을 관통하여, 이 관통에 의해 형성된 개구부의 저부에 형성되는 실리사이드층(5)의 윗면을 그 저면으로 하는 제1개구부(7)를 가진다. 또한, 제1가드링 100A는, 제1개구부(7)를 충전하고, 이 개구부(7)의 위쪽 및 그 주변에도 형성되어 있는 제1층간 절연막(11)과, 제1개구부(7)내 및 이 개구부(7)의 위쪽 부분에 있어서의 제1층간 절연막(11)을 관통하여, 이로써 실리사이드층(5)의 윗면의 일부분을 그 저면으로 함과 동시에, 제1층간 절연막(11)의 윗면이 그 개구 부분에 해당하는 제2개구부 내지는 콘택홀(8)과, 콘택홀(8)을 완전히 충전하는 제1배선재료(9, 14)를 가진다. 여기서는, 콘택홀(8)의 저면 위 및 측벽 위에 형성되는 베리어 메탈(14)과 그 내측에 형성되는 플러그(9)를 총칭하여, 「제1배선 재료」 내지는 「도전층」으로 정의하고 있다. 또한 콘택 홀(8)의 개구부분 및 그 개구부분의 주변의 제1층간 절연막(11)의 부분과, 최상층 배선(13)과의 사이에는, 복수의 층간 절연막 11A, 11B, 11C, 11D, 11E, 11F, 11G, 11H가 적층형성되고 있으며, 제1가드링 100A는, 이들의 복수의 층간 절연막 11A, 11B, 11C, 11D, 11E, 11F, 11G, 11H 안에서 해당하는 층간 절연막 11A, 11C, 11E, 11G안에 설치된 복수의 배선 10, 10C, 10E, 10G를 구비하고 있으며, 또한, 복수의 층간 절연막 11B, 11D, 11F안에 설치되어 있고, 복수의 배선 10, 10C, 10E, 10G 안에서 인접해서 서로 겹치는 배선 사이를 연결하는 제2배선 재료(도전층) 12B, 12D, 12F를 가진다. 덧붙여서, 제1가드링 100A는, 최상의 층간 절연막 11H안에 설치되어 있고, 또한, 복수의 배선 10, 10C, 10E, 10G 안에서 최상층의 배선 10G와 최상층 배선(13) 사이를 연결하는 제3배선 재료(도전층) 12H를 구비하고 있다. 그리고, 중요한 점은, 제1가드링 100A의 각 구성요소는, 다시 말해, 실리사이드층(5), 제1개구부(7), 분리 산화막(4), 콘택홀(8), 제1배선 재료(9+14), 복수의 배선 10, 10C, 10E, 10G, 제2배선 재료 12B, 12D, 12F 및 제3배선 재료 12H의 어느 것이, 최상층 배선(13)과 함께, 반도체칩 CH의 가장자리부 CHP를 따라 (제1방향 D1, 같은 방향 D1에 직교하는 제2방향 D2, 같은 방향 D2에 직교하는 제3방향 D3, 양방향 D1, D3에 직교하는 제4방향 D4의 각각의 방향을 따라)전 둘레에 걸쳐 연장되므로, 이로써 트랜지스터 형성 영역 TR을 전체적으로 둘러싸고 있는 것이다(여기에서는 일례로서 배선이 5층으로 이루어지는 경우에 대하여 기재하고 있지만, 본 실시예에서는 배선수는 5층에 한정되는 것은 아니다).
또한, 제1개구부(7)의 폭 치수는, 제1개구부(7)를 충전하는 제1층간 절연 막(11)의 막두께의 2배보다 작은 것이 바람직하다. 만일, 이러한 치수로 제1개구부(7)가 설정되어 있지 않으면, 제1층간 절연막(11)이 제1개구부(7)를 완전히 충전할 수 없어, 제1개구부(7)안에 공간이 생기기 때문이다.
가장 외측에 위치하는 제3가드링 100C가 제1가드링 100A와 상이한 점은, 제3가드링 100C가 가지는 콘택홀(8)의 저면이, SOI층(3)위에 형성된 실리사이드부 5A의 윗면인 점이며, 그 결과, 제3가드링 100C는 지지기판(1)의 전위를 고정하기 위한 기능을 가지지 않는 데 있다.
한편, NMOS부(200)에서는, 트랜지스터 Tr은, 트랜지스터 Tr의 게이트 및 활성 영역에 있어서의 소스/드레인 부에 형성된 실리사이드 영역(6), 게이트 절연막, 사이드월 스페이서, 플러그(9)등의 도전층으로 충전된 콘택홀(8) 및 배선(10)을 가지고, 그 위쪽에는, 반도체칩 CH의 표면 1S에 이를 때까지, 복수의 층간절연막 11A, 11B, 11C, 11D, 11E, 11F, 11G, 11H가 적층형성되어 있다. 그리고, NMOS부(200)에서도 마찬가지로, 각 층간 절연막 내에 도전층 및 배선이 교대로 형성되어 있다(표면 1S 위에도 NMOS부(200)용의 배선이 형성되어 있다). 또한, PMOS부(300)의 구성도, 도 4에 도시하는 바와 같이, NMOS부(200)의 구성과 기본적으로는 동일하다. 단, PMOS부(300)에서는, SOI층 3P의 도전형은 N형이 된다.
이상에 기재한 본 실시예에 따른 가드링부(100)를 가지는 반도체칩 CH를 사용하면, (1)반도체칩 CH를 FC공법에 의해 실장해도, 그 결과, 표면측에 오는 SOI구조의 지지 기판(1)의 전위를 접지전위에 항상 안정되게 고정하는 것이 가능하게 됨과 동시에, (2)지지 기판(1)의 윗면에 형성한 실리사이드층(5)과 최상층 배선(13) 사이를 전기적으로 전도시키고 있으므로, 저저항의 지지기판 콘택을 실현할 수 있다. 또한 복수의 가드링 100A, 100B를 설치하고 있으므로, 지지기판 콘택 저항을 안정화시킬 수도 있다. 덧붙여, 본 구조에서는 복수의 가드링 100A, 100B, 100C를 설치하고 있으므로, 저유전율의 복수의 층간 절연막 11A, 11B, 11C, 11D, 11E, 11F, 11G, 11H를 사용함으로써, 층간 절연막을 다이싱할 때, 동(銅) 등으로 이루어지는 배선 10, 10C, 10E, 10G가 무르게 된다는 문제점을 극복할 수 있는 이점을 얻을 수 있는 것이, 본원 발명자들에 의해 확인되고 있다. 이 점에서도, 복수의 가드링을 설치하는 의의가 있다.
또한, 제3가드링 100C를, 제1 및 제2가드링 100A, 100B와 같은 구조로 변경해도 된다.
<변형예 1>
도 5의 종단면도에 도시하는 바와 같이, 제1가드링 100A에 있어서의 콘택홀(8)의 일부분을, 트랜지스터 형성 영역 TR에 있어서의 웰을 이루는 SOI층(3)과 접촉시켜도 좋다.
이 변형예에 의해, 지지기판 콘택으로 트랜지스터 형성 영역 TR에 있어서의 웰의 전위도 지지 기판과 동시에 고정할 수 있다.
(실시예 2)
도 6은, 본 실시예에 따른 반도체 장치의, 도 1의 단선Ⅰ-Ⅰ에 관한 종단면도이며, 앞서 설명한 도 4에 대응하는 도면이다.
도 6에 도시하는 제1가드링 100A가 구조상, 도 4에 도시하는 제1가드링 100A 와 서로 다른 점은, 다음 점에 있다.
즉, 본 실시예에 있어서의 제1가드링 100A는, 도 4의 실리사이드층(5) 대신에, 지지 기판(1)의 윗면보다 지지 기판(1)의 내부를 향해서 형성되며, 지지 기판(1)과 동일 도전형의 불순물을 포함하고, 지지 기판(1)의 불순물 농도보다도 큰 불순물 농도를 가지는 고불순물 농도 반도체층(15)(여기에서는, 일례로서, P형의 실리콘 기판을 지지 기판(1)에 사용하고 있으므로, 고불순물 농도 반도체층(15)은 P+층이 된다)을 구비하고, 또한, 고불순물 농도 반도체층(15)위의 BOX산화막(2)과 이 BOX산화막(2)위에 형성된 분리 산화막(4)과 분리 산화막(4) 위의 제1층간 절연막(11)을 관통하여, 고불순물 농도 반도체층(15)의 윗면의 일부를 그 저면으로 함과 동시에, 제1층간 절연막(11)의 윗면이 그 개구 부분에 해당하는 콘택홀(8)을 가진다. 그 밖의 각 구성요소는, 실시예 1에 있어서의 대응 구성요소와 같다.
여기에서도 중요한 점은, 고불순물 농도 반도체층(15), 분리 산화막(4), 콘택홀(8), 제1배선 재료(9+14), 복수의 배선 10, 10C, 10E, 10G, 제2배선 재료 12B, 12D, 12F 및 제3배선 재료 12H의 어느 것이, 최상층 배선(13)과 함께, 반도체칩 CH의 가장자리부 CHP를 따라 전 둘레에 걸쳐 연장되어, 트랜지스터 형성 영역 TR을 전체적으로 둘러싸게 된다.
본 실시예에 따른 구조의 반도체 장치에 의해서도, 실시예 1과 같은 이점을 얻을 수 있는 것은 물론이다.
<변형예 2>
도 7의 종단면도에 도시하는 바와 같이, 제1 및 제2가드링 100A, 100B에 있 어서의 콘택홀(8)의 일부분을, 트랜지스터 형성 영역 TR에 있어서의 웰을 이루는 SOI층(3)과 접촉시켜도 좋다.
이 변형예에 의해, 지지기판 콘택으로 트랜지스터 형성 영역 TR에 있어서의 웰의 전위도 지지 기판과 동시에 고정할 수 있다.
(실시예 3)
도 8은, 본 실시예에 따른 반도체 장치의, 도 1의 단선Ⅰ-Ⅰ에 관한 종단면도이며, 앞서 설명한 도 4에 대응하는 도면이다.
도 8에 도시하는 제1가드링 100A가 구조상, 도 4에 도시하는 제1가드링 100A와 서로 다른 점은, 다음 점에 있다.
즉, 본 실시예에 있어서의 제1가드링 100A는, 지지 기판(1)의 윗면 위에 형성된 실리사이드층(16)을 구비함과 동시에, 실리사이드층(16) 위의 BOX산화막(2)과 이 BOX산화막(2) 위에 형성된 분리 산화막(4)과 분리 산화막(4) 위의 제1층간 절연막(11)을 관통하여, 실리사이드층(16)의 윗면을 그 저면으로 함과 동시에, 제1층간 절연막(11)의 윗면이 그 개구 부분에 해당하는 콘택홀(8)을 구비한다. 바꾸어 말하면, 실리사이드층(16)은, 지지 기판(1)용의 콘택홀(8)의 저부를 이룬다. 그 밖의 각 구성요소는, 실시예 1에 있어서의 대응 구성요소와 같다.
여기에서도 중요한 점은, 실리사이드층(16), 분리 산화막(4), 콘택홀(8), 제1배선 재료(9+14), 복수의 배선 10, 10C, 10E, 10G, 제2배선 재료 12B, 12D, 12F 및 제3배선 재료 12H중 어느 하나가, 최상층 배선(13)과 함께, 반도체칩 CH의 가장자리부 CHP를 따라 전 둘레에 걸쳐 연장되어, 트랜지스터 형성 영역 TR를 전체적으 로 둘러싸고 있는 데에 있다.
본 실시예에 따른 구조의 반도체 장치에 의해서도, 앞서 설명한 실시예 1과 같은 이점을 얻을 수 있다.
<변형예 3>
도 9의 종단면도에 나타내는 바와 같이, 제1 및 제2가드링 100A, 100B에 있어서의 콘택홀(8)의 일부분을, 트랜지스터 형성 영역 TR에 있어서의 웰을 이루는 SOI층과 접촉시켜도 좋다.
이 변형예에 의해, 지지기판 콘택으로 트랜지스터 형성 영역 TR에 있어서의 웰의 전위도 지지 기판과 동시에 고정할 수 있다.
(실시예 4)
본 실시예는, 실시예 1에 따른 반도체 장치의 제조 방법, 특히 실시예 1에 있어서 앞서 설명한 가드링부의 제조 방법에 관한 것이다. 이하, 도 10(a)∼도 19(a), 도 10(b)∼도 19(b) 및 도 10(c)∼도 19(c)의 종단면도 및 앞에 설명한 도 4를 사용하여, 각 공정을 기재한다. 이들의 공정도 안에서, 도 10(a)∼도 19(a)는, 실시예 1의 도 4에서 앞에 설명한 제1 내지 제3가드링 100A, 100B, 100C의 제조 공정을 도시하는 종단면도이며, 도 10(b)∼도 19(b)는, SOI웨이퍼의 중앙부에 위치하는 트랜지스터 형성 영역 TR(도 1)에 있어서의 NMOS부의 제조 공정을 도시하는 종단면도이며, 도 10(c)∼도 19(c)는, 상기 트랜지스터 형성 영역 TR(도 1)에 있어서의 PMOS부의 제조 공정을 도시하는 종단면도이다. 한편, 트랜지스터 형성 영역 TR은 본 발명에 있어서는 중핵적인 부분은 아니기 때문에, 이하의 기재에서 는, PMOS부의 공정의 설명을 할애하고 있다. 단, PMOS부의 각 공정도에 있어서의 참조 부호 3P는, SOI층(3)에 형성된 N형 반도체층을 나타낸다.
도 10(a) 및 도 10(b)에 있어서, SOI웨이퍼를 준비한다. 이 SOI웨이퍼를 스스로 작성해도 좋고, 시장에서 구입해도 좋다. 이 시점에서는, SOI웨이퍼는, 지지 기판(1)(예를 들면 P형의 실리콘 기판)과, 그 위에 형성된 BOX산화막(2)과, 그 위에 형성된 SOI층(3)(본 예에서는 P형 반도체층)으로 이루어진다.
다음의 도 11(a) 및 도 11(b)의 공정에 있어서는, SOI층(3)을 복수의 부분으로 분리하는 복수의 분리 절연막(4)을, BOX산화막(2) 위에 형성한다.
다음의 도 12(a) 및 도 12(b)의 공정에서는, NMOS부에 있어서 트랜지스터 TR의 MOS구조를 SOI층(3) 위에 형성한다. 트랜지스터 TR은, 게이트 절연막, 게이트 전극 및 사이드월 스페이서를 가진다.
다음의 도 13(a) 및 도 13(b)의 공정에서는, 가드링부에 있어서, 분리 절연막(4) 및 BOX산화막(2)을 개구하여 지지 기판(1)에 통하는 복수의 제1개구부(7)를 형성한다. 각 제1개구부(7)는, 대응하는 분리 절연막(4) 및 그 바로 아래의 BOX산화막(2)을 관통하여 지지 기판(1)의 표면까지 도달하고 있다. 한편, 실시예 1에서 앞에 설명한 바와 같이, 제1개구부(7)의 폭 치수는, 후술하는 제1층간 절연막의 막두께의 2배보다도 작은 것이 적합하다.
다음의 도 14(a) 및 도 14(b)의 공정에서는, NMOS부 및 가드링부에 대하여, 소정의 도전형의 이온의 주입을 행하여, 소스/드레인 영역을 형성한다. 또한, 도 12(a)에 도시하는 소스/드레인(S/D)형성을 위한 이온주입공정(본 예에서는 P형 이 온주입)은 임의이며, 도 14(a)의 공정을 행하지 않아도 된다. 또한, 도 14(c)의 공정에 있어서의 PMOS부로의 소정의 도전형의 이온주입에 의해 PMOS부에 마찬가지로 소스/드레인 영역을 형성하므로, 그 결과로서, 도 14(a)에 도시하는 바와 같이, 지지 기판(1)의 표면에서 그 내부를 향해 P+층이 형성된다.
다음의 도 15(a) 및 도 15(b)의 공정에서는, NMOS부 및 가드링부에 대하여, 실리사이드층을 형성하기 위해, 소정의 금속을 적층하고, 열처리를 행한다.
그 결과, 도 15(a) 및 도 15(b)에 도시하는 바와 같이, NMOS부에 있어서는, 트랜지스터 Tr의 게이트 전극상 미쳐 소스/드레인 영역(활성영역)내에 실리사이드 영역(6)이 형성된다(도 15(c)의 PMOS부에 있어서도 마찬가지이다). 이 때, 실리사이드 영역(6)과 동시에, 가드링부측에 있어서도, 실리사이드층(5)이, 제1개구부(7)의 저면 위, 다시 말해, 노출한 지지 기판(1)의 표면 위에 형성된다. 동시에, 가드링부 내의 노출된 SOI층(3)의 표면 위에도, 실리사이드층 5A가 형성된다.
다음의 도 16(a) 및 도 16(b)의 공정에서는, NMOS부 및 가드링부에 대하여, 제1개구부(7)를 완전히 매립함과 동시에, 트랜지스터 Tr도 피복하는 제1층간 절연막(11)을 형성한다.
다음의 도 17(a) 및 도 17(b)의 공정에서는, 제1층간 절연막(11)을 소정의 마스크를 사용하여 에칭하고, 가드링부에 있어서는, 제1층간 절연막(11)을 관통하여 실리사이드층(5)에 통하는 제2개구부인 콘택홀(8)을 형성한다. 또한, 콘택홀(8)의 개구시에는, SOI층(3) 위에 개구하는 통상의 콘택 개구용 마스크와 겸용해 도 좋고, 또는, 콘택홀(8) 전용의 별도의 마스크를 사용해도 좋다. 본 예는, 후자의 예이다.
다음의 도 18(a) 및 도 18(b)의 공정에서는, 우선, NMOS부의 실리사이드 영역(6)에 통하는 콘택홀(8) 및 가드링부에 있어서의 실리사이드층 5A에 통하는 콘택홀(8)을 형성한다. 그 후 각 콘택홀(8)의 저부에 베리어 메탈(14)을 형성하고, 그 후에 플러그(9) 등의 배선 재료(도전층)로 각 콘택홀(8)을 완전히 매립한다.
다음의 도 19(a) 및 도 19(b)의 공정에서는, 최하층의 층간 절연막 11A를 형성한 후, 가드링부 및 NMOS부에 있어서의 콘택홀(8)의 개구부에 존재하는 플러그(9)의 표면과 접속되는 최하층의 배선(10)(예를 들면 동으로 이루어지는)을, 최하층의 층간 절연막 11A안에 형성한다. 이하의 공정에 관해서는, 도 4를 참조한다.
도 4에 도시하는 바와 같이, 최하층의 층간 절연막 11A 위에 2번째의 층간 절연막 11B를 형성하고, 층간 절연막 11B안에 배선(10)의 윗면을 저면으로 하는 개구(비어홀)를 형성하여, 이 개구를 완전히 매립하는 배선 재료(도전층) 12B를 형성한다. 또한 층간 절연막 11B위에 3번째의 층간 절연막 11C를 형성하고, 층간 절연막 11C안에, 배선 재료 12B와 연결된 배선 10C(예를 들면 강으로 이루어지는)를 형성한다. 또한 층간 절연막 11C 위에 4번째의 층간 절연막 11D를 형성하고, 배선 재료(도전층) 12D를 형성한다. 또한 층간 절연막 11D위에 5번째의 층간 절연막 11E를 형성하고, 배선 10E(예를 들면 동으로 이루어지는)를 형성한다. 또한 층간 절연막 11E 위에 6번째의 층간 절연막 11F를 형성하고, 배선 재료(도전층) 12F를 형성한다. 또한 층간 절연막 11F위에 7번째의 층간 절연막 11G를 형성하고, 최상층의 배선 10G(예를 들면 동으로 이루어지는)를 형성한다. 또한 층간 절연막 11G 위에 8번째의 층간 절연막 11H를 형성하고, 최상층의 배선 10G와 연결된 최상의 배선 재료(도전층) 12H를 형성한다. 또한, 최상의 배선 재료 12H와 연결된 최상층 배선(13)(예를 들면 알루미늄으로 이루어지는)을, 8번째의 층간 절연막 11H위에 형성한다. 층간 절연막 11A∼11H안에 있어서의, 이들의 배선 및 도전층의 구조에 의해, 지지 기판(1)의 전위는 고정된다.
그리고, 중요한 점은, 복수의 실리사이드층(5), 복수의 분리 절연막(4), 복수의 개구부(7), 복수의 콘택홀(8), 복수의 제1배선 재료(9), 복수의 배선 10, 10C, 10E, 10G, 복수의 제2배선 재료 12B, 12D, 12F, 12H 및 최상층 배선(13)은, 제1방향 D1, 제1방향 D1에 직교하는 제2방향 D2, 제2방향 D2에 직교하는 제3방향 D3 및 제1 및 제3방향 D1, D3에 직교하는 제4방향 D4의 각각에 따라 형성되고 있으며(도 1참조), 이로써 트랜지스터 형성 영역 TR을 전체적으로 둘러싸고 있는 것이다.
이러한 구조를 구비한 SOI웨이퍼로부터 칩을 잘라내면, 도 1에 예시되는 윗면을 가지는 반도체칩 CH를 얻을 수 있다.
(실시예 5)
본 실시예는, 실시예 2에 따른 반도체 장치의 제조 방법, 특히 실시예 2에 있어서 앞에 설명한 가드링부의 제조 방법에 관한 것이다. 이하에서는, 가드링부의 제조 방법에 대해서 또한 실시예 4와는 다른 공정에 관해서 기재함과 동시에, 트랜지스터 형성 영역에 있어서의 NMOS부 및 PMOS부의 제조 공정의 기재를 할애한다. 따라서, 도 10(a), 도 11(a) 및 도 12(a)를 원용한다.
도 20에 있어서, 가드링부에 있어서의 각 분리 산화막(4) 마다 개구 40H가 설치된 레지스터 패턴(40)을 SOI층(3)위에 형성한다. 그리고, 레지스트 패턴(40)을 마스크로 하여, 이온 주입함으로써, 각 개구(40H) 바로 아래의 지지 기판(1)의 윗면부분 내에, 동일 도전형의 불순물을 가지고, 지지 기판(1)보다도 고불순물 농도의 고농도 반도체층(본 예에서는 P+형의 고농도 반도체층)(15)을 형성한다.
도 21에 있어서, 우선, 가드링부에 있어서도, 트랜지스터 형성 영역에 있어서의 실리사이드 영역(6)의 형성 공정에 따라, 실리사이드층 5A가 형성된다. 그 후에 가드링부 및 NMOS부 등을 피복하는 제1층간 절연막(11)을 형성한다.
도 22에 있어서, 제1층간 절연막(11), 분리 산화막(4) 및 BOX산화막(2)을 에칭하여, 고농도 반도체층(15)에 통하는 콘택홀(8)을 형성한다. 또한, 실리사이드층 5A에 통하는 콘택홀(8)도 형성한다. 또한, 각 콘택홀(8)을, 베리어 메탈(14) 및 플러그(9)로 완전히 충전한다.
이후의 공정에 관해서는, 도 6을 원용하고, 또한, 실시예 4에 있어서의 대응기재 부분도 원용한다.
또한, 콘택홀(8)의 형성시에는, SOI층(3)상의 일반적인 콘택용의 마스크를 겸용해도 좋고, 또는, 별도의 전용 마스크를 사용해도 된다.
또한, 고농도 반도체층(15)에 통하는 콘택홀(8)의 형성후에, 지지 기판(1)에 대하여 이온주입을 행해도 된다.
배선(12, 13)등의 형성에 의해, 지지 기판(1)의 전위는 고정 가능하게 된다.
여기에서도 중요한 점은, 가드링부에 있어서의 각 구성요소, 다시 말해, 복수의 고농도 반도체층(15), 복수의 분리 절연막(4), 복수의 콘택홀(8), 복수의 제1배선 재료(9+14), 복수의 배선 10, 10C, 10E, 10G, 복수의 제2배선 재료 12B, 12D, 12F, 12H 및 최상층 배선(13)은, 제1방향 D1, 제2방향 D2, 제3방향 D3 및 제4방향 D4의 각각의 방향을 따라 형성되고 있으며, 이로써 트랜지스터 형성 영역 TR을 전체적으로 둘러싸고 있는 것이다.
(실시예 6)
본 실시예는, 실시예 3에 따른 반도체 장치의 제조 방법, 특히 실시예 3에 있어서 앞에 설명한 가드링부의 제조 방법에 관한 것이다. 이하에서는, 가드링부의 제조 방법에 대해서 또한 실시예 4와는 다른 공정에 관해서 기재함과 동시에, 트랜지스터 형성 영역에 있어서의 NMOS부 및 PMOS부의 제조 공정의 기재를 할애한다. 따라서, 도 10(a), 도 11(a) 및 도 12(a)를 원용한다.
도 23에 있어서, 트랜지스터 형성 영역에 있어서의 NMOS부 및 PMOS부의 실리사이드 영역의 형성 공정에 따라, 가드링부에 있어서도, SOI층(3) 위에 실리사이드층 5A를 형성한다.
도 24에 있어서, 가드링부 뿐만아니라 NMOS부 및 PMOS부에 있어서도 형성되는 제1층간 절연막(11)으로, 분리 산화막(4) 및 실리사이드층 5A의 전체를 피복한다.
도 25에서는, 에칭에 의해, 제1층간 절연막(11), 분리 산화막(4) 및 BOX산화막(2)을 관통하고, 그 저면이 지지 기판(1)의 윗면에 해당하는 콘택홀(8)을 형성한다.
도 26에서는, 각 콘택홀(8)의 저부에 실리사이드층(16)을 형성한다.
도 27에서는, NMOS부 및 PMOS부에 있어서의 콘택홀 형성 공정에 따라, 가드링부에 있어서의 실리사이드층 5A의 윗면에 통하는 콘택홀(8)을 제1층간 절연막(11)안에 형성한다.
도 28에서는, 각 콘택홀(8)안에 베리어 메탈(14)을 형성한 후, 플러그(9)로 각 콘택홀(8)안을 완전히 충전한다.
이하의 공정은, 도 8에 도시하는 바와 같으며, 실시예 4에서 설명한 바와 같다.
또한, 콘택홀(8)의 형성시에는, SOI층(3)위의 일반적인 콘택용의 마스크를 겸용해도 좋고, 또는, 별도의 전용 마스크를 사용해도 된다.
또한, 지지 기판(1)에 통하는 콘택홀(8)의 형성 후에, 지지 기판(1)에 대하여 이온주입을 행해도 된다.
배선(12, 13)등의 형성에 의해, 지지 기판(1)의 전위는 고정 가능하게 된다.
여기에서도 중요한 점은, 가드링부에 있어서의 각 구성요소, 다시 말해, 복수의 분리 절연막(4), 복수의 콘택홀(8), 복수의 실리사이드층(16), 복수의 제1배선 재료(9+14), 복수의 배선 10, 10C, 10E, 10G, 복수의 제2배선 재료 12B, 12D, 12F, 12H 및 최상층 배선(13)은, SOI웨이퍼에 있어서의 제1방향 D1, 제2방향 D2, 제3방향 D3 및 제4방향 D4의 각각의 방향을 따라 형성되고 있으며, 이로써 SOI웨이퍼에 있어서의 트랜지스터 형성 영역 TR을 전체적으로 둘러싸고 있는 것이다.
(부기)
앞에서 설명한 실시예 1 내지 실시예 3에 따른 SOI구조를 가지는 반도체칩 CH(도 1참조)를, FC공법을 사용하여 기판 위에 실장했을 때의, 어셈블리의 일 예를, 도 29의 종단면도에 예시한다. 도 29의 반도체 장치에 있어서, 참조 부호 500은, 땜납 범프, 500C는 최외주 땜납 범프, 500D는 최내주 땜납 범프, 510은 BGA기판, 511B는 빌드업 절연층, 511A는 코어재, 514은 링, 512는 비어 홀, 516은 땜납볼, 519는 배선, 513은 절연층, 518은 밀봉부재이다. 도시와 같이, 반도체칩 CH의, 상측에 위치하는 이면측의 지지기판은, 특히 와이어를 사용하여 그 전위를 고정하지 않고, 기존에 설명한 구조에 의해 일정한 전위(예를 들면 접지전위)에 고정되고 있다.
또한, 실시예 1 내지 실시예 3의 어느 것에 관한, SOI구조를 가지는 반도체칩 CH(도 1참조)를, FC공법을 사용하여 기판 위에 실장한 별도의 일 예를, 도 30의 종단면도에 예시한다. 도 30의 반도체 장치에서는, FC공법을 사용하여 기판 위에 실장된 반도체칩 CH 위에, 접착제(607)를 통해, 반도체칩 CH와는 다른 구조를 가지는 별도의 반도체칩 CH1이 탑재되고 있다. 도 30에 있어서, 참조 부호 600은 패키지 기판, 603은 몰드 수지, 604는 Au범프, 605는 배선, 606은 수지, 608은 와이어, 609, 613, 619는 모두 본딩 패드, 610은 전극 패드, 611은 땜납 범프, 612는 절연막이다. 도 30의 반도체 장치에 있어서도, 반도체칩 CH의 이면측의 지지 기판은, 특히 와이어를 사용하여 그 전위를 고정하지 않고, 앞에 설명한 구조에 의해 일정한 전위(예를 들면 접지전위)에 고정되고 있다.
이상 본 발명의 실시예를 상세하게 개시하여 기술했지만, 이상의 기술은 본 발명의 적용가능한 국면을 예시한 것으로, 본 발명은 이에 한정되는 것은 아니다. 다시 말해, 기술한 국면에 대한 여러가지 수정이나 변형예를, 본 발명의 범위에서 일탈하지 않는 범위 내에서 생각하는 것이 가능하다.
[산업상의 이용 가능성]
본 발명은, SOI웨이퍼를 사용한 반도체 장치에 적합한 것이다.
본 발명의 주제에 의하면, FC공법에 의한 실장과 같이, 베어의 반도체칩의 실장후에 SOI구조의 지지 기판이 표면측에 배치되는 경우에 있어서도, 이 지지 기판의 전위를 확실하고 안정되게 접지전위에 고정할 수 있다.

Claims (15)

  1. 반도체 지지기판과, 상기 반도체 지지기판 위에 형성되는 절연막층과, 상기 절연막층 위에 형성되는 반도체층에 형성되는 트랜지스터를 포함하는 반도체 장치로서,
    상기 반도체층에 형성되는 분리 산화막과,
    상기 반도체층과 상기 분리 산화막 위에 형성되는 층간 절연막과,
    상기 층간 절연막 위에 형성되는 배선층과,
    상기 반도체 지지기판과 상기 배선층을 접속하고, 상기 반도체 지지기판의 전위를 고정하는 도전층을 구비하고,
    상기 트랜지스터를 형성하는 영역의 주위에 형성되는 상기 도전층과 상기 배선층을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 층간 절연막과 상기 배선층을 복수 가지고, 상기 반도체 지지기판과 최상층 배선층을 접속하는 도전층을 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 도전층과 상기 배선층을, 상기 트랜지스터를 형성하는 영역의 주위에 복수 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 트랜지스터를 형성하는 영역의 주위를 둘러싸는 상기 반도체 지지기판과 최상층 배선층을 접속하는 도전층과 상기 배선층을 가지는 것을 특징으로 하는 반도체 장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    복수층의 상기 도전층과, 상기 도전층과 접속하는 복수층의 상기 배선층이 겹쳐서 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 분리 산화막과 상기 반도체층과 상기 절연막층을 관통하여 상기 반도체 지지기판에 이르는 제1개구부의 저부에 형성되는 실리사이드층과,
    상기 반도체층과 상기 분리 산화막 위에 형성된 제1층간 절연막을 관통하여 상기 실리사이드층에 이르는 제2개구부를 충전하는 도전층과,
    상기 도전층과 접속하는 배선층을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2개구부를 충전하는 도전층과 상기 반도체층이 접속하고 있는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1개구부의 폭은 상기 제1개구부를 충전하는 상기 제1층간 절연막의 막두께의 2배보다도 작은 것을 특징으로 하는 반도체 장치.
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 분리 산화막과 상기 분리 산화막 위에 형성된 제1층간 절연막을 관통하여 상기 반도체 지지기판에 이르는 제2개구부 아래의 상기 반도체 지지기판에 형성되는 고농도 반도체층과,
    상기 제2개구부를 충전하는 도전층과,
    상기 도전층과 접속하는 상기 배선층을 가지는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제2개구부를 충전하는 도전층과 상기 반도체층이 접속하고 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 분리 산화막과 상기 분리 산화막 위에 형성된 제1층간 절연막을 관통하여 상기 반도체 지지기판에 이르는 제2개구부의 저부에 형성되는 실리사이드층과,
    상기 제2개구부를 충전하는 도전층과,
    상기 도전층과 접속하는 상기 배선층을 가지는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제2개구부를 충전하는 도전층과 상기 반도체층이 접속하고 있는 것을 특징으로 하는 반도체 장치.
  13. 그 사이에 절연막층을 통해 지지 기판 위에 형성된 반도체층을 분리하는 분 리 절연막을, 상기 반도체층에 트랜지스터를 형성하는 트랜지스터 형성 영역의 주위에 형성하는 공정과,
    상기 분리 절연막의 바로 아래의 상기 절연막층을 관통하여 상기 지지 기판에 이르는 제1개구부를 형성하는 공정과,
    상기 제1개구부의 저면에 해당하는 상기 지지 기판 위에, 실리사이드층을 형성하는 공정과,
    상기 제1개구부의 내부와 그 위쪽에 제1층간 절연막층을 형성하는 공정과,
    상기 제1개구부 내에 설치되어, 상기 제1층간 절연막층을 관통하여 상기 실리사이드층의 표면을 그 저면으로 하는 제2개구부를 형성하는 공정과,
    상기 제2개구부를 충전하는 제1도전층을 상기 제1층간 절연막층의 윗면까지 형성하는 공정과,
    상기 제1도전층 위에 접속하는 제1배선층과 그 주위에 제2층간 절연막층을 형성하는 공정과,
    상기 제1배선층 위에 접속하는 도전층과 이 도전층 위에 접속하는 배선층과 그 주위의 층간 절연막층을 1층 또는 복수층 형성하는 공정을 구비하고 있으며,
    각각 접속된 상기 제1도전층과 상기 제1배선층과 상기 도전층과 상기 배선층이 상기 트랜지스터 형성 영역의 주위에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 그 사이에 절연막층을 통해 지지 기판 위에 형성된 반도체층을 분리하는 분리 절연막을, 상기 반도체층에 트랜지스터를 형성하는 트랜지스터 형성 영역의 주위에 형성하는 공정과,
    상기 분리 절연막의 바로 아래의 상기 절연막층의 바로 아래의 지지 기판에 고농도층을 형성하는 공정과,
    상기 반도체층과 상기 분리 절연막의 위쪽에 제1층간 절연막층을 형성하는 공정과,
    상기 제1층간 절연막층과 상기 분리 절연막을 관통하여 상기 지지 기판의 고농도층에 이르는 제2개구부를 형성하는 공정과,
    상기 제2개구부를 충전하는 제1도전층을 상기 제1층간 절연막층의 윗면까지 형성하는 공정과,
    상기 제1도전층 위에 접속하는 제1배선층과 그 주위에 제2층간 절연막층을 형성하는 공정과,
    상기 제1배선층 위에 접속하는 도전층과 이 도전층 위에 접속하는 배선층과 그 주위의 층간 절연막층을 1층 또는 복수층 형성하는 공정을 구비하고 있으며,
    각각 접속된 상기 제1도전층과 상기 제1배선층과 상기 도전층과 상기 배선층이 상기 트랜지스터 형성 영역의 주위에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 그 사이에 절연막층을 통해 지지 기판 위에 형성된 반도체층을 분리하는 분리 절연막을, 상기 반도체층에 트랜지스터를 형성하는 트랜지스터 형성 영역의 주위에 형성하는 공정과,
    상기 반도체층과 상기 분리 절연막의 위쪽에 제1층간 절연막층을 형성하는 공정과,
    상기 제1층간 절연막층과 상기 분리 절연막을 관통하여 상기 지지 기판에 이르는 제2개구부를 형성하는 공정과,
    상기 제2개구부의 저면에 해당하는 상기 지지 기판 위에, 실리사이드층을 형성하는 공정과,
    상기 제2개구부를 충전하는 제1도전층을 상기 제1층간 절연막층의 윗면까지 형성하는 공정과,
    상기 제1도전층 위에 접속하는 제1배선층과 그 주위에 제2층간 절연막층을 형성하는 공정과,
    상기 제1배선층 위에 접속하는 도전층과 이 도전층 위에 접속하는 배선층과 그 주위의 층간 절연막층을 1층 또는 복수층 형성하는 공정을 구비하고 있으며,
    각각 접속된 상기 제1도전층과 상기 제1배선층과 상기 도전층과 상기 배선층이 상기 트랜지스터 형성 영역의 주위에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
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