KR20060125644A - 반도체 장치의 제조 방법 - Google Patents

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KR20060125644A
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요시히꼬 네모또
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산요덴키가부시키가이샤
로무 가부시키가이샤
가부시끼가이샤 르네사스 테크놀로지
닛본 덴끼 가부시끼가이샤
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Abstract

관통 전극을 갖는 반도체 장치의 제조 방법에서, 공정을 간략화하여 제조 코스트를 극력 낮게 억제함과 함께, 수율의 향상을 도모한다. 반도체 기판(10)의 표면에 제1 절연막(11)을 형성하고, 그 일부를 에칭하여, 반도체 기판(10)의 일부를 노출시키는 개구부(11a)를 형성한다. 다음으로, 개구부(11a) 내로부터 제1 절연막(11) 위로 연장되는 패드 전극(12)을 형성한다. 반도체 기판(10)의 이면 위에는 제2 절연막(15)을 형성한다. 다음으로, 개구부(11a)보다도 큰 개구경을 갖는 비아홀(16)을 형성한다. 그리고, 비아홀(16) 내로부터 제2 절연막(15) 위로 연장되는 제3 절연막(17)을 형성하고, 비아홀(16)의 바닥부의 제3 절연막(17)을 에칭하여 패드 전극(12)을 노출시킨다. 그 후, 비아홀(16) 내에 관통 전극(19) 및 배선층(20)을 형성한다. 최후에, 반도체 기판(10)을 복수의 반도체 칩(10A)으로 절단 분리한다.
반도체 기판, 반도체 칩, 비아홀, 관통 전극, 개구부

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 19는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 20은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 21은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 22는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 23은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 24는 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 25는 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 26은 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 27은 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
10A : 반도체 칩
11 : 제1 절연막
11a : 개구부
12 : 패드 전극
15 : 제2 절연막
16 : 비아홀
19 : 관통 전극
20 : 배선층
특허 문헌 1 : 일본 특개 2003-309221호 공보
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 관통 전극을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 3차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일한 사이즈의 외형 치수를 갖는 소형 패키지를 말한다.
종래부터, CSP의 일종으로서, 관통 전극을 갖는 BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 반도체 기판을 관통하여 패드 전극과 접속된 관통 전극을 갖는다. 또한, 해당 반도체 장치는, 해당 이면 위에 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자가 격자 형상으로 복수 배열된 것이다.
그리고, 이 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 회로 기판(예를 들면 프린트 기판) 위의 배선 패턴에 접속하고 있다.
이러한 BGA형의 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비하여, 다수의 도전 단자를 설치할 수 있어, 더 소형화할 수 있다는 장점을 갖는다.
다음으로, 종래예에 따른 관통 전극을 갖는 BGA형의 반도체 장치의 제조 방법을 도면을 참조하여 설명한다. 도 24 내지 도 27은 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 24에 도시한 바와 같이, 최초로 반도체 기판(50)의 표면에, 제1 절연막(51)을 개재하여 패드 전극(52)을 형성한다. 다음으로, 필요에 따라 지지체(54)를, 반도체 기판(50)의 표면에 수지층(53)을 개재하여 접착한다.
다음으로, 반도체 기판(50)의 이면 위에, 제2 절연막(55)을 형성하고, 또한 그 제2 절연막(55) 위에, 레지스트층(80)을 선택적으로 형성한다. 레지스트층(80)은, 패드 전극(52)의 위치에 대응하여 개구하고 있다. 이 레지스트층(80)을 마스크로 하여, 제2 절연막(55) 및 반도체 기판(50)을 에칭하여, 이들을 관통하여 제1 절연막(51)을 노출시키는 비아홀(56)을 형성한다.
또한, 도 25에 도시한 바와 같이 레지스트층(80)을 마스크로 하여, 비아홀(56)의 바닥부에서 노출되는 제1 절연막(51)을 에칭하여 제거한다.
다음으로, 도 26에 도시한 바와 같이 비아홀(56) 내로부터 제2 절연막(55) 위에 걸쳐서 제3 절연막(57)을 형성한다.
그 후, 도 27에 도시한 바와 같이 반도체 기판(50)의 이면으로부터, 비아홀(56)의 바닥부의 제3 절연막(57)을 에칭하여 제거하여, 패드 전극(52)을 노출시 킨다.
또한, 도시하지 않았지만, 비아홀(56) 내에, 패드 전극(52)과 전기적으로 접속된 도시되지 않은 관통 전극을 형성한다. 또한, 상기 관통 전극과 전기적으로 접속된 도시되지 않은 배선층을 반도체 기판(50)의 이면 위에 형성하고, 또한 상기 배선층 위를 포함하는 반도체 기판(50)의 이면 위에 도시되지 않은 보호층을 형성한다. 그리고, 상기 보호층의 일부를 개구하여 상기 배선층의 일부를 노출시키고, 그 배선층 위에 도시되지 않은 도전 단자를 형성한다. 그 후, 반도체 기판(50)을 다이싱에 의해 복수의 반도체 칩으로 절단 분리한다.
또한, 관련된 기술 문헌으로서는, 예를 들면 상술한 특허 문헌을 들 수 있다.
그러나, 전술한 종래예에 따른 반도체 장치의 제조 방법에서는, 도 25에 도시한 바와 같이, 비아홀(56)의 바닥부의 제1 절연막(51)을 에칭하여 패드 전극(52)을 노출시킨 후, 제3 절연막(57)을 형성하고, 또한 도 27에 도시한 바와 같이 해당 바닥부의 제3 절연막(57)을 에칭하여 패드 전극(52)을 재차 노출시켰다. 즉, 비아홀(56)의 측벽에 제3 절연막(57)을 잔존시키면서 해당 바닥부에서 패드 전극(52)을 노출시키기 위해서는, 2회의 에칭을 필요로 하였다.
또한, 비아홀(56)의 바닥부의 제1 절연막(51)이나 제3 절연막(57)을 에칭하여 제거할 때, 피에칭 영역의 각부(角部)에의 전계 집중이나 오버 에칭에 의해, 비아홀(56)의 바닥부에서의 반도체 기판(50)의 각부가 노출된다고 하는 문제가 발생 하였다. 이에 의해, 후에 비아홀(56) 내에 형성된 도시되지 않은 관통 전극과 반도체 기판(50)과의 사이에 절연 불량이 발생하였다.
상기 도시되지 않은 관통 전극과 반도체 기판(50)과의 사이의 절연 불량을 회피하기 위해서는, 제1 절연막(51)이나 제3 절연막(57)의 오버 에칭의 양을 극력 소량에 그치게 하면서, 패드 전극(52)을 확실하게 노출시키도록, 해당 에칭을 신중히 제어할 필요가 있었다. 그 때문에, 반도체 장치의 제조 방법에서의 공정이 복잡해지고, 제조 코스트가 증대한다는 문제가 발생하였다.
또한, 제1 절연막(51)의 에칭이 불충분한 경우, 후에 비아홀(56) 내에 형성되는 도시되지 않은 관통 전극과 패드 전극(52)이 전기적으로 접속 불량으로 된다고 하는 문제가 발생하였다. 그 때문에, 반도체 장치의 수율이 저하하고 있었다.
따라서, 본 발명은, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 공정을 간략화하여 제조 코스트를 극력 낮게 억제함과 함께, 수율의 향상을 도모한다.
본 발명의 반도체 장치의 제조 방법은, 상기 과제를 감안하여 이루어진 것으로, 이하의 특징을 갖는 것이다. 즉, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면에 제1 절연막을 형성하는 공정과, 제1 절연막의 일부를 에칭하여, 반도체 기판의 표면의 일부를 노출시키는 개구부를 형성하는 공정과, 개구부 내로부터 제1 절연막 위로 연장되는 패드 전극을 형성하는 공정과, 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과, 상기 개구부보다도 큰 개구경을 갖고, 또한 상기 개구부에 대응한 위치의 제2 절연막 및 반도체 기판을 관통하여 패드 전극을 노출시키는 비아홀을 형성하는 공정과, 비아홀 내로부터 제2 절연막 위로 연장되는 제3 절연막을 형성하는 공정과, 비아홀의 바닥부의 제3 절연막을 에칭하여 패드 전극을 노출시키는 공정과, 비아홀 내에, 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면에 제1 절연막을 형성하는 공정과, 제1 절연막의 일부를 에칭하여, 반도체 기판의 표면의 일부를 노출시키는 개구부를 형성하는 공정과, 개구부 내로부터 제1 절연막 위로 연장되는 배리어 메탈층을 형성하는 공정과, 배리어 메탈층 위에 패드 전극을 형성하는 공정과, 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과, 상기 개구부보다도 큰 개구경을 갖고, 또한 상기 개구부에 대응한 위치의 제2 절연막 및 반도체 기판을 관통하여 배리어 메탈층을 노출시키는 비아홀을 형성하는 공정과, 비아홀 내로부터 제2 절연막 위로 연장되는 제3 절연막을 형성하는 공정과, 비아홀의 바닥부의 제3 절연막을 에칭하여 배리어 메탈층을 노출시키는 공정과, 비아홀 내에, 배리어 메탈층을 통하여 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면에 제1 절연막을 형성하는 공정과, 제1 절연막의 일부를 에칭에 의해 박막화하여, 오목부를 형성하는 공정과, 오목부 내로부터 제1 절연막 위로 연장되는 패드 전극을 형성하 는 공정과, 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과, 상기 오목부보다도 큰 개구경을 갖고, 또한 상기 오목부에 대응한 위치의 제2 절연막 및 반도체 기판을 관통하여 제1 절연막을 노출시키는 비아홀을 형성하는 공정과, 비아홀 내로부터 제2 절연막 위로 연장되는 제3 절연막을 형성하는 공정과, 비아홀의 바닥부의 제3 절연막 및 제1 절연막을 에칭하여 패드 전극을 노출시키는 공정과, 비아홀 내에, 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면의 일부 위에, 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나를 형성하는 공정과, 반도체 기판의 표면에 제1 절연막을 형성하는 공정과, 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나와 접하는 제1 절연막의 일부를 제거하여, 상기 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나의 표면의 일부를 노출시키는 개구부를 형성하는 공정과, 개구부 내로부터 제1 절연막 위로 연장되는 패드 전극을 형성하는 공정과, 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과, 상기 개구부보다도 큰 개구경을 갖고, 또한 상기 개구부에 대응한 위치의 제2 절연막 및 반도체 기판을 관통하여 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나를 노출시키는 비아홀을 형성하는 공정과, 비아홀 내로부터 제2 절연막 위로 연장되는 제3 절연막을 형성하는 공정과, 비아홀의 바닥부의 제3 절연막, 및 상기 게이트 산화막, 게이트 전극, 및 소자 분리층 중 어느 하나를 에칭하여 패드 전극을 노출시키는 공정과, 비아홀 내에, 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 공정 외에 추가로, 반도체 기판의 이면 위에, 관통 전극과 접속된 배선층을 형성하는 공정과, 배선층 위에 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 한다.
<실시예>
다음으로, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 1 내지 도 11은, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또한, 도 1 내지 도 11은, 반도체 기판 중, 도시되지 않은 다이싱 라인의 근방을 나타내고 있다.
최초로, 도 1에 도시한 바와 같이, 표면에 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 여기서, 도시되지 않은 전자 디바이스는, 예를 들면 CCD(Charge Coupled Device)나 적외선 센서 등의 수광 소자, 혹은 발광 소자인 것으로 한다. 혹은, 도시되지 않은 전자 디바이스는, 상기 수광 소자나 발광 소자 이외의 전자 디바이스이어도 된다. 또한, 반도체 기판(10)은, 예를 들면 실리콘 기판으로 이루어지는 것으로 하지만, 그 외의 재질의 기판이어도 된다. 또한, 반도체 기판(10)은, 바람직하게는 약 130㎛의 막 두께를 갖고 있다.
다음으로, 도시되지 않은 전자 디바이스를 포함하는 반도체 기판(10)의 표면 위에, 층간 절연막으로서 제1 절연막(11)을 형성한다. 제1 절연막(11)은, 예를 들면 P-TEOS 막이나 BPSG막 등으로 이루어진다. 또한, 제1 절연막(11)은, 바람직하 게는 약 0.8㎛의 막 두께를 갖고 형성된다.
다음으로, 도 2에 도시한 바와 같이, 반도체 기판(10)의 표면과 접하는 제1 절연막(11)의 일부의 개소를 선택적으로 에칭하여 제거한다. 상기 일부의 개소는, 후에 비아홀이 형성되는 반도체 기판(10)의 위치에 대응한 개소이다. 이 에칭에 의해, 반도체 기판(10)의 표면의 일부를 노출시키는 개구부(11a)가 형성된다.
다음으로, 도 3에 도시한 바와 같이, 개구부(11a) 내를 포함하는 제1 절연막(11) 위에, 도시되지 않은 전자 디바이스와 접속된 외부 접속용 전극인 패드 전극(12)을 형성한다. 패드 전극(12)은, 스퍼터법에 의해 형성된 알루미늄(Al)으로 이루어지는 전극인 것이 바람직하지만, 그 외의 금속으로 이루어지는 전극이어도 된다. 여기서, 패드 전극(12)은, 개구부(11a)의 바닥부에서 반도체 기판(10)과 접촉하고, 또한 상기 개구부(11a) 내로부터 제1 절연막(11) 위로 연장되도록 하여 형성된다. 또한, 패드 전극(12)은, 바람직하게는 약 1㎛의 막 두께를 갖고 형성된다.
다음으로, 도 4에 도시한 바와 같이, 패드 전극(12) 위에, 수지층(13)을 개재하여 지지체(14)를 형성한다. 여기서, 도시되지 않은 전자 디바이스가 수광 소자나 발광 소자인 경우, 지지체(14)는, 예를 들면 글래스와 같은 투명 혹은 반투명의 성상(性狀)을 갖는 재료에 의해 형성되어 있다. 도시되지 않은 전자 디바이스가 수광 소자나 발광 소자가 아닌 경우, 지지체(14)는, 투명 혹은 반투명의 성상을 갖지 않는 재료에 의해 형성되는 것이어도 된다. 또한, 지지체(14)는 테이프 형상의 것이어도 된다. 이 지지체(14)는, 후의 공정에서 제거되는 것이어도 된다. 혹 은, 지지체(14)는, 제거되지 않고 남겨져도 된다. 또한, 지지체(14)의 형성은, 반드시 필요하지는 않으므로 생략되어도 상관없다.
다음으로, 반도체 기판(10)의 이면 위에, 이면 절연막으로서 제2 절연막(15)을 형성한다. 제2 절연막(15)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지는데, 예를 들면 플라즈마 CVD법에 의해서 형성된다. 또한, 제2 절연막(15)은, 바람직하게는 약 1㎛∼2㎛의 막 두께를 갖고 형성된다.
다음으로, 도 5에 도시한 바와 같이, 도시되지 않은 레지스트층을 이용하여, 제1 절연막(11)의 개구부(11a)에 대응한 위치의 제2 절연막(15) 및 반도체 기판(10)을, 상기 개구부(11a)보다도 크게 개구하도록 하여 에칭한다. 이 에칭에 의해, 제1 절연막(11)의 개구부(11a)보다도 큰 개구경을 갖고, 또한 제2 절연막(15) 및 반도체 기판(10)을 관통하는 비아홀(16)이 형성된다. 여기서, 비아홀(16)의 바닥부에서는, 제1 절연막(11)의 일부 및 패드 전극(12)의 일부가 노출된다.
다음으로, 도 6에 도시한 바와 같이, 비아홀(16) 내 및 제2 절연막(15) 위에, 제3 절연막(17)을 형성한다. 제3 절연막(17)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지는데, 예를 들면 플라즈마 CVD법에 의해서 형성된다.
다음으로, 도 7에 도시한 바와 같이 반도체 기판(10)의 이면측으로부터, 바람직하게는 이방성의 드라이 에칭에 의해, 제3 절연막(17)의 에칭을 행한다. 이 에칭에 의해, 제2 절연막(15) 위에 형성된 제3 절연막(17), 및 비아홀(16)의 바닥 부에 형성된 제3 절연막(17)이 제거된다. 즉, 비아홀(16)의 측벽에 형성된 제3 절연막(17)이 남겨지고, 비아홀(16)의 바닥부에서는 패드 전극(12)의 일부가 노출된다. 또한, 상기 바닥부에서 노출된 패드 전극(12)의 주위에는, 제1 절연막(11)의 일부가 노출된다.
또, 상기 에칭에서는, 패드 전극(12)을 확실하게 노출시키기 위해 약간의 오버 에칭을 행할 필요가 있다. 그러나, 비아홀(16)의 바닥부에서는 패드 전극(12)이 제1 절연막(11)으로 피복되어 있지 않기 때문에, 상기 에칭의 양을 극력 소량으로 억제하는 것이 가능해진다.
다음으로, 도 8에 도시한 바와 같이, 비아홀(16) 내 및 반도체 기판(10)의 이면의 제2 절연막(15) 위에, 배리어 시드층(18)을 형성한다. 배리어 시드층(18)은, 도시되지 않은 배리어 메탈층과 시드층으로 이루어지는 적층 구조를 갖고 있다. 여기서, 상기 배리어 메탈층은, 예를 들면 티탄 텅스텐(TiW)층, 티탄 나이트라이드(TiN)층, 혹은 탄탈 나이트라이드(TaN)층 등의 금속층으로 이루어진다. 상기 시드층은, 후술하는 배선층(20)을 도금 형성하기 위한 전극으로 되는 것으로, 예를 들면 구리(Cu) 등의 금속으로 이루어진다.
배리어 시드층(18)은, 예를 들면 스퍼터법, CVD법, 무전계 도금법, 혹은 그 외의 성막 방법에 의해서 형성된다.
또, 비아홀(16)의 측벽의 제3 절연막(17)이 실리콘 질화막(SiN막)에 의해 형성되어 있는 경우에는, 그 실리콘 질화막(SiN막)이 구리 확산에 대한 배리어로 되기 때문에, 배리어 시드층(18)은, 구리(Cu)로 이루어지는 시드층만으로 이루어지는 단층 구조를 갖고 있어도 된다.
다음으로, 비아홀(16) 내를 포함하는 배리어 시드층(18) 위에, 예를 들면 전계 도금법에 의해, 예를 들면 구리(Cu)로 이루어지는 관통 전극(19), 및 이 관통 전극(19)과 연속한 배선층(20)을 형성한다. 도금 막 두께는, 관통 전극(19)이 비아홀(16) 내에 완전하거나 혹은 불완전하게 매립되는 두께로 조정된다. 여기서, 관통 전극(19) 및 배선층(20)은, 배리어 시드층(18)을 통하여, 비아홀(16)의 바닥부에서 노출되는 패드 전극(12)과 전기적으로 접속된다.
다음으로, 반도체 기판(10)의 이면의 배선층(20) 위에, 배선층(20)을 소정의 패턴으로 패터닝하기 위한 도시되지 않은 레지스트층을 선택적으로 형성한다. 도시되지 않은 레지스트층은, 소정의 패턴에 대응하여 잔존시키는 배선층(20)의 영역 상에 형성된다. 잔존시키는 배선층(20)의 영역은, 적어도 비아홀(16)의 형성 위치를 포함한다.
다음으로, 도 9에 도시한 바와 같이 도시되지 않은 레지스트층을 마스크로 하여, 배선층(20) 및 배리어 시드층(18)의 불요 부분을 에칭하여 제거한다. 혹은, 적어도 배선층(20)의 불요 부분을 에칭하여 제거한다. 이 에칭에 의해, 배선층(20)이 소정의 배선 패턴으로 패터닝된다.
다음으로, 도 10에 도시한 바와 같이 상기 도시되지 않은 레지스트층을 제거한 후, 반도체 기판(10)의 이면 위에, 이것을 피복하도록 하여, 예를 들면 레지스트 재료 등으로 이루어지는 보호층(41)을 형성한다. 보호층(41) 중 배선층(20)에 대응하는 위치에는 개구부가 형성된다. 그리고, 그 개구부에서 노출되는 배선 층(20) 위에, 예를 들면 땜납 등의 금속으로 이루어지는 볼 형상의 도전 단자(42)가 형성된다.
다음으로, 도 11에 도시한 바와 같이, 반도체 기판(10)의 도시되지 않은 다이싱 라인을 따라 다이싱을 행하여, 해당 반도체 기판(10) 및 그것에 적층된 각 층을 절단 분리한다. 이에 의해, 복수의 반도체 칩(10A) 및 그것에 적층된 각 층으로 이루어지는 반도체 장치가 완성된다.
전술한 바와 같이, 본 실시예의 제조 방법에 따르면, 반도체 기판(10)을 에칭하여 비아홀(16)을 형성한 후, 종래예와 같이 비아홀(56)의 바닥부에서 패드 전극(52)을 피복하는 제1 절연막(51)을 에칭할 필요가 없다. 그 때문에, 비아홀(16)의 바닥부에서 패드 전극(12)을 노출시킬 때의 절연막의 에칭을 1회로 완료하는 것이 가능해진다. 또한, 비아홀(16)의 바닥부에서 패드 전극(12)을 확실하게 노출시키기 위한 에칭의 양을 극력 소량으로 억제하는 것이 가능해진다. 즉, 종래예에 비하여 에칭의 제어를 간이하게 행할 수 있다.
결과적으로, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 그 공정을 간략화하여 제조 코스트를 극력 낮게 억제함과 함께, 수율을 향상시키는 것이 가능해진다.
다음으로, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 12 내지 도 15는, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또, 도 12 내지 도 15는, 반도체 기판 중, 도시되지 않은 다이싱 라인의 근방을 나타내고 있다. 또한, 도 12 내지 도 15에서 는, 제1 실시예에 따른 도 1 내지 도 11에 도시한 것과 동일한 구성 요소에 대해서는, 동일한 부호를 붙여서 설명한다.
최초로, 도 12에 도시한 바와 같이, 제1 실시예와 마찬가지의 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비하고, 제1 실시예와 마찬가지로, 제1 절연막(11) 및 그 개구부(11a)를 형성한다.
다음으로, 개구부(11a) 내를 포함하는 제1 절연막(11) 위에, 배리어 메탈층(12b)을 형성한다. 상기 배리어 메탈층(12b)은, 예를 들면 티탄 텅스텐(TiW)층, 티탄 나이트라이드(TiN)층, 혹은 탄탈 나이트라이드(TaN)층 등의 금속층으로 이루어지는 것이 바람직하다. 혹은, 배리어 메탈층(12b)은, 상기 이외의 금속층으로 이루어지는 것이어도 된다. 여기서, 배리어 메탈층(12b)은, 개구부(11a)의 바닥부에서 반도체 기판(10)과 접촉하고, 또한 상기 개구부(11a) 내로부터 제1 절연막(11) 위로 연장되도록 하여 형성된다.
다음으로, 개구부(11a) 내를 포함하는 배리어 메탈층(12b) 위에, 예를 들면 스퍼터법에 의해 형성된 알루미늄(Al)으로 이루어지는 패드 전극(12)을 형성한다. 여기서, 배리어 메탈층(12b)의 존재에 의해, 패드 전극(12)과 반도체 기판(10)은 서로 접촉하지 않는다. 그 때문에, 반도체 기판(10)이 실리콘 기판으로 이루어지고, 또한 패드 전극(12)이 알루미늄(Al)으로 이루어지는 경우, 실리콘 노쥴 등의 발생을 억지하는 것이 가능해진다. 또한, 패드 전극(12)이 구리(Cu)로 이루어지는 경우, 소위 구리 확산을 억지할 수 있다.
다음으로, 필요에 따라, 제1 실시예와 마찬가지로, 패드 전극(12) 위에 수지 층(13)을 개재하여 지지체(14)를 형성한다. 이 지지체(14)는, 후의 공정에서 제거되는 것이어도 된다. 혹은, 지지체(14)는, 제거되지 않고 남겨져도 된다. 또, 지지체(14)의 형성은, 반드시 필요하지는 않으므로 생략되어도 상관없다. 또한, 반도체 기판(10)의 이면에는, 제1 실시예와 마찬가지로 제2 절연막(15)을 형성한다.
다음으로, 도 13에 도시한 바와 같이 도시되지 않은 레지스트층을 이용하여, 제1 절연막(11)의 개구부(11a)에 대응한 위치의 제2 절연막(15) 및 반도체 기판(10)을, 상기 개구부(11a)보다도 크게 개구하도록 하여 에칭한다. 이 에칭에 의해, 제1 절연막(11)의 개구부(11a)보다도 큰 개구경을 갖고, 또한 제2 절연막(15) 및 반도체 기판(10)을 관통하는 비아홀(16)이 형성된다. 여기서, 비아홀(16)의 바닥부에서는, 제1 절연막(11)의 일부 및 배리어 메탈층(12b)의 일부가 노출된다.
다음으로, 도 14에 도시한 바와 같이 비아홀(16) 내 및 제2 절연막(15) 위에, 제1 실시예와 마찬가지로, 제3 절연막(17)을 형성한다.
다음으로, 도 15에 도시한 바와 같이 제1 실시예와 마찬가지로, 반도체 기판(10)의 이면측으로부터, 바람직하게는 이방성의 드라이 에칭에 의해 제3 절연막(17)의 에칭을 행한다. 이 에칭에 의해, 제2 절연막(15) 위에 형성된 제3 절연막(17), 및 비아홀(16)의 바닥부에 형성된 제3 절연막이 제거된다. 즉, 비아홀(16)의 측벽에 형성된 제3 절연막(17)이 남겨지고, 비아홀(16)의 바닥부에서는 배리어 메탈층(12b)의 일부가 노출된다. 또한, 해당 바닥부에서 노출된 배리어 메탈층(12b)의 주위에는, 제1 절연막(11)의 일부가 노출된다.
또, 상기 에칭에서는, 배리어 메탈층(12b)을 확실하게 노출시키기 위해 약간 의 오버 에칭을 행할 필요가 있다. 그러나, 비아홀(16)의 바닥부에서는 배리어 메탈층(12b)이 제1 절연막(11)으로 피복되어 있지 않기 때문에, 상기 에칭의 양을 극력 소량으로 억제하는 것이 가능해진다.
다음으로, 도시하지 않았지만, 제1 실시예와 마찬가지로, 비아홀(16) 내 및 반도체 기판(10)의 이면의 제2 절연막(15) 위에, 도시되지 않은 배리어 시드층을 형성한다. 또한, 도시되지 않은 배리어 시드층 위에, 도시되지 않은 관통 전극 및 그 관통 전극과 연속된 배선층을 형성하고, 그 배선층을 소정의 패턴으로 패터닝한다. 이들 도시되지 않은 배리어 시드층, 관통 전극, 배선층, 및 도전 단자는, 제1 실시예와 마찬가지의 재질로 이루어지며, 마찬가지의 형성 방법에 의해서 형성된다.
마지막으로, 반도체 기판(10)의 도시되지 않은 다이싱 라인을 따라 다이싱을 행하여, 상기 반도체 기판(10) 및 그것에 적층된 각 층을 절단 분리한다. 이에 의해, 복수의 반도체 칩(10A) 및 그것에 적층된 각 층으로 이루어지는 반도체 장치가 완성된다.
전술한 바와 같이, 본 실시예의 제조 방법에 따르면, 배리어 메탈층(12b)의 존재에 의해, 패드 전극(12)과 반도체 기판(10)은 상호 접촉하지 않는다. 그 때문에, 실리콘 노쥴 등의 발생을 억지하는 것이 가능해진다.
또한, 제1 실시예와 마찬가지로, 반도체 기판(10)을 에칭하여 비아홀(16)을 형성한 후, 종래예와 같이 비아홀(56)의 바닥부에서 패드 전극(52)을 피복하는 제1 절연막(51)을 에칭할 필요가 없다. 그 때문에, 비아홀(16)의 바닥부에서 배리어 메탈층(12b)을 노출시킬 때의 절연막의 에칭을 1회로 완료하는 것이 가능해진다. 또한, 비아홀(16)의 바닥부에서 배리어 메탈층(12b)을 확실하게 노출시키기 위한 에칭의 양을 극력 소량으로 억제하는 것이 가능해진다. 즉, 종래예에 비하여 에칭의 제어를 간이하게 행할 수 있다.
결과적으로, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 그 공정을 간략화하여 제조 코스트를 극력 낮게 억제함과 함께, 수율을 향상시키는 것이 가능해진다.
다음으로, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 16 내지 도 19는, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또, 도 16 내지 도 19는, 반도체 기판 중, 도시되지 않은 다이싱 라인의 근방을 나타내고 있다. 또한, 도 16 내지 도 19에서는, 제1 실시예에 따른 도 1 내지 도 11에 도시한 것과 동일한 구성 요소에 대해서는, 동일한 부호를 붙여서 설명한다.
최초로, 도 16에 도시한 바와 같이 제1 실시예와 마찬가지로, 제1 실시예와 마찬가지의 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 다음으로, 상기 도시되지 않은 전자 디바이스를 포함하는 반도체 기판(10)의 표면 위에, 제1 실시예의 제1 절연막(11)과 마찬가지의 제1 절연막(21)을 형성한다.
다음으로, 반도체 기판(10)의 표면측으로부터, 제1 절연막(21)의 일부의 개소를, 그 막 두께의 도중까지 선택적으로 에칭하여 박막화한다. 상기 일부의 개소는, 후에 비아홀이 형성되는 반도체 기판(10)의 위치에 대응한 개소이다. 이 에칭 에 의해, 제1 절연막(21)이 박막화되어 이루어지는 바닥부를 갖는 오목부(21a)가 형성된다. 오목부(21a)의 바닥부의 박막화된 제1 절연막(21)은, 반도체 기판(10)의 표면과 접촉하고 있다.
다음으로, 오목부(21a) 내를 포함하는 제1 절연막(21) 위에, 도시되지 않은 전자 디바이스와 접속된 외부 접속용 전극인 패드 전극(22)을 형성한다. 패드 전극(22)은, 제1 실시예의 패드 전극(12)과 마찬가지로, 예를 들면 스퍼터법에 의해 형성된 알루미늄(Al)으로 이루어지며, 오목부(21a)의 바닥부로부터 제1 절연막(21) 위로 연장되도록 하여 형성된다.
여기서, 본 실시예에서는, 제1 실시예와는 달리, 오목부(21a)의 바닥부의 박막화된 제1 절연막(21) 내의 존재에 의해, 패드 전극(22)이 반도체 기판(10)의 표면과 접촉하지 않는다. 그 때문에, 반도체 기판(10)이 실리콘 기판으로 이루어지고, 또한 패드 전극이 알루미늄(Al)으로 이루어지는 경우, 실리콘 노쥴 등의 발생을 억지하는 것이 가능해진다.
또한, 반도체 기판(10)이나 패드 전극(22)의 재질에 상관없이, 반도체 기판(10)의 표면과 패드 전극(22)이 절연된다. 그 때문에, 반도체 기판(10)의 표면에 형성된 도시되지 않은 전자 디바이스의 회로 테스트를, 비아홀(16)의 형성 공정보다도 전의 공정에서 행할 수 있다.
다음으로, 필요에 따라, 제1 실시예와 마찬가지로, 패드 전극(22) 위에, 수지층(13)을 개재하여 지지체(14)를 형성한다. 이 지지체(14)는, 후의 공정에서 제거되는 것이어도 된다. 혹은, 지지체(14)는, 제거되지 않고서 남겨져도 된다. 또, 지지체(14)의 형성은, 반드시 필요하지는 않으므로 생략되어도 상관없다. 또한, 반도체 기판(10)의 이면에는, 제1 실시예와 마찬가지로 제2 절연막(15)을 형성한다.
다음으로, 도 17에 도시한 바와 같이, 제1 실시예와 마찬가지로, 도시되지 않은 레지스트층을 이용하여, 제1 절연막(21)의 오목부(21a)에 대응한 위치의 제2 절연막(15) 및 반도체 기판(10)을, 상기 오목부(21a)보다도 크게 개구하도록 하여 에칭한다. 이 에칭에 의해, 제1 절연막(21)의 오목부(21a)보다도 큰 개구경을 갖고, 또한 제2 절연막(15) 및 반도체 기판(10)을 관통하는 비아홀(16)이 형성된다. 여기서, 제1 실시예와는 달리, 비아홀(16)의 바닥부에서는, 제1 절연막(21)이 노출된다.
다음으로, 도 18에 도시한 바와 같이, 제1 실시예와 마찬가지로, 비아홀(16) 내 및 제2 절연막(15) 위에, 제1 실시예와 마찬가지로, 제3 절연막(17)을 형성한다.
다음으로, 도 19에 도시한 바와 같이, 제1 실시예와 마찬가지로, 반도체 기판(10)의 이면측으로부터, 바람직하게는 이방성의 드라이 에칭에 의해 제3 절연막(17)의 에칭을 행한다. 이 에칭에 의해, 제2 절연막(15) 위에 형성된 제3 절연막(17), 비아홀(16)의 바닥부에 형성된 제3 절연막(17), 및 해당 바닥부가 박막화된 제1 절연막(21)이 제거된다. 즉, 비아홀(16)의 측벽에 형성된 제3 절연막(17)이 남겨지고, 비아홀(16)의 바닥부에서는 패드 전극(22)의 일부가 노출된다. 또한, 해당 바닥부에서 노출된 패드 전극(22)의 주위에는, 제1 절연막(21)의 일부가 노출된다.
또한, 본 실시예에서는, 비아홀(16)의 바닥부의 제3 절연막(17)을 상기 에칭에 의해 제거할 때, 박막화된 제1 절연막(21)도 에칭하여 제거하기 때문에, 제1 실시예에 비하여, 상기 에칭 공정의 에칭량이나 에칭 시간이 약간 증대한다. 그러나, 종래예와 같이, 제1 절연막(51) 및 제3 절연막(57)을 2회의 에칭에 의해 제거할 필요는 없기 때문에, 종래예에 비하여 에칭의 양을 소량으로 억제할 수 있다.
다음으로, 도시하지 않았지만, 제1 실시예와 마찬가지로, 비아홀(16) 내 및 반도체 기판(10)의 이면의 제2 절연막(15) 위에, 도시되지 않은 배리어 시드층을 형성한다. 또한, 도시되지 않은 배리어 시드층 위에, 도시되지 않은 관통 전극 및 그 관통 전극과 연속된 배선층을 형성하고, 그 배선층을 소정의 패턴으로 패터닝한다. 이들 도시되지 않은 배리어 시드층, 관통 전극, 배선층, 및 도전 단자는, 제1 실시예와 마찬가지의 재질로 이루어지며, 마찬가지의 형성 방법에 의해서 형성된다.
마지막으로, 반도체 기판(10)의 도시되지 않은 다이싱 라인을 따라 다이싱을 행하여, 상기 반도체 기판(10) 및 그것에 적층된 각 층을 절단 분리한다. 이에 의해, 복수의 반도체 칩(10A) 및 그것에 적층된 각 층으로 이루어지는 반도체 장치가 완성된다.
전술한 바와 같이, 본 실시예의 제조 방법에 따르면, 패드 전극(22)이 반도체 기판(10)의 표면과 접촉하지 않는다. 그 때문에, 반도체 기판과 접촉한 패드 전극(22)이 합금화되어 발생하는 불량, 즉 실리콘 노쥴의 발생을 억지하는 것이 가 능해진다.
또한, 반도체 기판(10)의 표면과 패드 전극(22)이 절연되기 때문에, 반도체 기판(10)의 표면에 형성된 도시되지 않은 전자 디바이스의 회로 테스트를, 비아홀(16)의 형성 공정보다도 전의 공정에서 행할 수 있다.
또한, 비아홀(16)의 바닥부에서 패드 전극(22)을 노출시킬 때의 절연막의 에칭을 1회로 완료하는 것이 가능해진다. 그 때문에, 종래예에 비하여 에칭의 양을 소량으로 억제함과 함께, 에칭의 제어를 간이하게 행할 수 있다.
결과적으로, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 그 공정을 간략화하여 제조 코스트를 극력 낮게 억제함과 함께, 수율을 향상시키는 것이 가능해진다.
다음으로, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 20 내지 도 23은, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또, 도 20 내지 도 23은, 제1 실시예에 따른 도 1 내지 도 11에 도시한 것과 동일한 구성 요소에 대해서는, 동일한 부호를 붙여서 설명한다.
최초로, 도 20에 도시한 바와 같이, 제1 실시예와 마찬가지로, 제1 실시예와 마찬가지의 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 다음으로, 반도체 기판(10) 중, 후술하는 비아홀(16)이 형성되는 소정의 개소에, 게이트 산화막(10a)을 형성한다. 게이트 산화막(10a)은, 예를 들면 열산화에 의한 실리콘 산화막(SiO2막) 혹은 그 외의 산화막으로 이루어진다.
또한, 도시하지 않았지만, 반도체 기판(10) 중, 후술하는 비아홀(16)이 형성되는 상기 소정의 개소에는, 게이트 산화막(10a) 대신에, 예를 들면 폴리실리콘으로 이루어지는 게이트 전극층을 형성하여도 된다. 혹은, 상기 소정의 개소에는, 게이트 산화막(10a) 대신에, 예를 들면 열산화에 의한 실리콘 산화막(SiO2막), P-TEOS막, 혹은 BPSG막으로 이루어지는 소자 분리층을 형성하여도 된다.
다음으로, 상기 도시되지 않은 전자 디바이스 및 게이트 절연막(10a)을 포함하는 반도체 기판(10)의 표면 위에, 제1 실시예의 제1 절연막(11)과 마찬가지의 제1 절연막(31)을 형성한다. 다음으로, 반도체 기판(10)의 표면과 접하는 제1 절연막(31)의 일부의 개소를 선택적으로 에칭하여 제거한다. 상기 일부의 개소는, 후에 비아홀이 형성되는 반도체 기판(10)의 위치에 대응한 개소이다. 이 에칭에 의해, 반도체 기판(10)의 표면 위에 형성된 게이트 절연막(10a)을 노출시키는 개구부(31a)가 형성된다.
다음으로, 개구부(31a) 내를 포함하는 제1 절연막(31) 위에, 도시되지 않은 전자 디바이스와 접속된 외부 접속용 전극인 패드 전극(32)을 형성한다. 패드 전극(32)은, 제1 실시예의 패드 전극(12)과 마찬가지로, 예를 들면 스퍼터법에 의해 형성된 알루미늄(Al)으로 이루어지고, 개구부(31a)의 바닥부로부터 제1 절연막(31) 위로 연장되도록 하여 형성된다.
여기서, 본 실시예에서는, 제1 실시예와는 달리, 개구부(31a) 내의 패드 전 극(32)과 반도체 기판(10)의 표면과의 사이에 존재하는 게이트 산화막(10a)에 의해, 패드 전극(32)이 반도체 기판(10)의 표면과 접촉하지 않는다. 그 때문에, 반도체 기판(10)이 실리콘 기판으로 이루어지고, 또한 패드 전극이 알루미늄(Al)으로 이루어지는 경우, 실리콘 노쥴 등의 발생을 억지하는 것이 가능해진다.
또한, 반도체 기판(10)이나 패드 전극(32)의 재질에 상관없이, 반도체 기판(10)의 표면과 패드 전극(32)이 절연되기 때문에, 반도체 기판(10)의 표면에 형성된 도시되지 않은 전자 디바이스의 회로 테스트를, 비아홀(16)의 형성 공정보다도 전의 공정에서 행할 수 있다.
다음으로, 필요에 따라, 제1 실시예와 마찬가지로, 패드 전극(32) 위에, 수지층(13)을 개재하여 지지체(14)를 형성한다. 이 지지체(14)는, 후의 공정에서 제거되는 것이어도 된다. 혹은, 지지체(14)는 제거되지 않고 남겨져도 된다. 또한, 지지체(14)의 형성은, 반드시 필요하지는 않으므로 생략되어도 상관없다. 또한, 반도체 기판(10)의 이면에는, 제1 실시예와 마찬가지로 제2 절연막(15)을 형성한다.
다음으로, 도 21에 도시한 바와 같이, 제1 실시예와 마찬가지로, 도시되지 않은 레지스트층을 이용하여, 제1 절연막(31)의 개구부(31a)에 대응한 위치의 제2 절연막(15) 및 반도체 기판(10)을, 상기 개구부(31a)보다도 크게 개구하도록 하여 에칭한다. 이 에칭에 의해, 제1 절연막(31)의 개구부(31a)보다도 큰 개구경을 갖고, 또한 제2 절연막(15) 및 반도체 기판(10)을 관통하는 비아홀(16)이 형성된다. 여기서, 제1 실시예와는 달리, 비아홀(16)의 바닥부에서는, 게이트 산화막(10a)이 노출된다.
다음으로, 도 22에 도시한 바와 같이 제1 실시예와 마찬가지로, 비아홀(16) 내 및 제2 절연막(15) 위에, 제1 실시예와 마찬가지로, 제3 절연막(17)을 형성한다.
다음으로, 도 23에 도시한 바와 같이, 제1 실시예와 마찬가지로, 반도체 기판(10)의 이면측으로부터, 바람직하게는 이방성의 드라이 에칭에 의해 제3 절연막(17)의 에칭을 행한다. 이 에칭에 의해, 제2 절연막(15) 위에 형성된 제3 절연막(17), 비아홀(16)의 바닥부에 형성된 제3 절연막(17), 및 해당 바닥부의 게이트 산화막(10a)이 제거된다. 즉, 비아홀(16)의 측벽에 형성된 제3 절연막(17)이 남겨지고, 비아홀(16)의 바닥부에서는 패드 전극(12)의 일부가 노출된다. 또한, 해당 바닥부에서 노출된 패드 전극(12)의 주위에는, 제1 절연막(31)의 일부가 노출된다.
또, 본 실시예에서는, 비아홀(10)의 바닥부의 제3 절연막(17)을 상기 에칭에 의해 제거할 때, 게이트 산화막(10a)도 에칭하여 제거하기 때문에, 제1 실시예에 비하여, 상기 에칭 공정의 에칭량이나 에칭 시간이 약간 증대한다. 그러나, 종래예와 같이, 제1 절연막(51) 및 제3 절연막(57)을 2회의 에칭에 의해 제거할 필요는 없기 때문에 종래예에 비하여 에칭의 양을 소량으로 억제할 수 있다.
다음으로, 도시하지 않았지만, 제1 실시예와 마찬가지로, 비아홀(16) 내 및 반도체 기판(10)의 이면의 제2 절연막(15) 위에, 도시되지 않은 배리어 시드층을 형성한다. 또한, 도시되지 않은 배리어 시드층 위에, 도시되지 않은 관통 전극 및 그 관통 전극과 연속된 배선층을 형성하여, 그 배선층을 소정의 패턴으로 패터닝한 다. 이들 도시되지 않은 배리어 시드층, 관통 전극, 배선층, 및 도전 단자는, 제1 실시예와 마찬가지의 재질로 이루어지며, 마찬가지의 형성 방법에 의해 형성된다.
마지막으로, 반도체 기판(10)의 도시되지 않은 다이싱 라인을 따라 다이싱을 행하여, 상기 반도체 기판(10) 및 그것에 적층된 각 층을 절단 분리한다. 이에 의해, 복수의 반도체 칩(10A) 및 그것에 적층된 각 층으로 이루어지는 반도체 장치가 완성된다.
전술한 바와 같이, 본 실시예의 제조 방법에 따르면, 패드 전극(32)이 반도체 기판(10)의 표면과 접촉하지 않는다. 그 때문에, 실리콘 노쥴 등의 발생을 억지하는 것이 가능해진다. 또한, 반도체 기판(10)이나 패드 전극(32)의 재질에 상관없이, 반도체 기판(10)의 표면과 패드 전극(32)이 절연되기 때문에, 반도체 기판(10)의 표면에 형성된 도시되지 않은 전자 디바이스의 회로 테스트를, 비아홀(16)의 형성 공정보다도 전의 공정에서 행할 수 있다.
또한, 비아홀(16)의 바닥부에서 패드 전극(11)을 노출시킬 때의 절연막의 에칭을 1회로 완료하는 것이 가능해진다. 그 때문에, 종래예에 비하여 해당 에칭의 양을 소량으로 억제함과 함께, 에칭의 제어를 간이하게 행할 수 있다.
결과적으로, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 그 공정을 간략화하여 제조 코스트를 극력 낮게 억제함과 함께, 수율을 향상시키는 것이 가능해진다.
또한, 전술한 제1, 제2, 제3, 및 제4 실시예에서, 관통 전극(19) 및 배선층(20)을 형성하는 공정은, 전술한 공정에 한정되지 않고, 그 외의 공정에 의해 형 성되어도 된다. 예를 들면, 관통 전극(19) 및 배선층(20)을 형성하는 공정은, 배리어 시드층(18) 상 중 관통 전극(19) 및 배선층(20)을 형성하지 않은 영역에, 관통 전극(19) 및 배선층(20)의 패터닝을 위한 도시되지 않은 레지스트층을 형성하고, 이것을 마스크로 한 도금법에 의해 행해져도 된다.
또한, 관통 전극(19) 및 배선층(20)은, 구리(Cu) 이외의 금속으로 이루어지며, 도금법 이외의 방법에 의해 형성되어도 된다. 예를 들면, 관통 전극(19) 및 배선층(20)은, CVD법에 의해 형성되어도 된다. 혹은, 관통 전극(19) 및 배선층(20)은, 주석(Sn)을 도금 형성한 후에 구리(Cu)의 도금 형성을 행함으로써 형성되어도 된다. 혹은 관통 전극(19) 및 배선층(20)은, 알루미늄(Al) 혹은 알루미늄 합금 등으로 이루어지는데, 예를 들면 스퍼터법에 의해 형성되어도 된다. 또한, 관통 전극(19)과 배선층(20)은, 각각 다른 공정에 의해서 형성되어도 된다.
또한, 전술한 제1, 제2, 제3, 및 제4 실시예는, 배선층(20), 혹은 도전 단자(42)의 형성에 제한되지 않는다. 즉, 비아홀(16)의 개구부에서 노출되는 관통 전극(19)과 도시되지 않은 회로 기판과의 전기적인 접속이 가능하면, 배선층(20) 혹은 도전 단자(42)는 반드시 형성될 필요는 없다. 예를 들면, 비아홀(16)의 개구부에서 노출되는 관통 전극(19)이, 배선층(20) 및 도전 단자(42)를 통하지 않고서 도시되지 않은 회로 기판과 접속되어도 된다. 혹은, 배선층(20)을 통하지 않고서, 비아홀(16)의 개구부에서 노출되는 관통 전극(19) 위에 도전 단자(42)가 형성되고, 그 도전 단자(42)가 도시되지 않은 회로 기판과 접속되어도 된다.
본 발명에 따르면, 비아홀의 바닥부에서 패드 전극을 노출시킬 때, 해당 바닥부의 절연막의 에칭을 1회로 완료하는 것이 가능해진다. 또한, 비아홀의 바닥부의 절연막을 에칭할 때, 패드 전극을 확실하게 노출시키기 위해 필요한 에칭의 양을 극력 소량으로 억제할 수 있음과 함께, 해당 에칭의 제어를 간이하게 행할 수 있다.
또한, 본 발명에 따르면, 반도체 기판과 패드 전극은, 양자 간에 배리어 메탈층이 개재되기 때문에, 접촉하지 않는다. 그 때문에, 반도체 기판에 패드 전극이 접촉하여 발생하는 불량, 예를 들면 실리콘 노쥴의 발생을 억지하는 것이 가능해진다.
또한, 본 발명에 따르면, 비아홀의 형성 전에, 반도체 기판과 패드 전극과의 사이에, 박막화된 절연막, 게이트 절연막, 게이트 전극, 및 소자 분리층 중 어느 하나가 형성되어, 반도체 기판의 표면과 패드 전극이 절연된다. 그 때문에, 반도체 기판의 표면에 형성된 도시되지 않은 전자 디바이스의 회로 테스트를, 비아홀의 형성 전에 행할 수 있다.
따라서, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 그 공정을 간략화하여 제조 코스트를 극력 낮게 억제함과 함께, 수율을 향상시키는 것이 가능해진다.

Claims (3)

  1. 반도체 기판의 표면에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막의 일부를 에칭에 의해 박막화하여, 오목부를 형성하는 공정과,
    상기 오목부 내로부터 상기 제1 절연막 위로 연장되는 패드 전극을 형성하는 공정과,
    상기 반도체 기판의 이면 위에 제2 절연막을 형성하는 공정과,
    상기 오목부보다도 큰 개구경을 갖고, 또한 상기 오목부에 대응한 위치의 상기 제2 절연막 및 상기 반도체 기판을 관통하여 상기 제1 절연막을 노출시키는 비아홀을 형성하는 공정과,
    상기 비아홀 내로부터 상기 제2 절연막 위로 연장되는 제3 절연막을 형성하는 공정과,
    상기 비아홀의 바닥부의 제3 절연막 및 상기 제1 절연막을 에칭하여 상기 패드 전극을 노출시키는 공정과,
    상기 비아홀 내에, 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판의 이면 위에, 상기 관통 전극과 접속된 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 배선층 위에 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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