CN102282656B - 半导体装置及半导体装置的制造方法 - Google Patents
半导体装置及半导体装置的制造方法 Download PDFInfo
- Publication number
- CN102282656B CN102282656B CN201080004901.8A CN201080004901A CN102282656B CN 102282656 B CN102282656 B CN 102282656B CN 201080004901 A CN201080004901 A CN 201080004901A CN 102282656 B CN102282656 B CN 102282656B
- Authority
- CN
- China
- Prior art keywords
- film
- dielectric film
- hole
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 69
- 230000004888 barrier function Effects 0.000 claims abstract description 68
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 42
- 229920005591 polysilicon Polymers 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 29
- 239000010936 titanium Substances 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 238000009413 insulation Methods 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000007767 bonding agent Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000003754 machining Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种半导体装置及半导体装置的制造方法。半导体装置(1)具有：第二氧化膜(9)及焊盘电极(5)，其位于在半导体基板(2)的表面(2a)形成的第一氧化膜(8)上；接触电极(6)及第一势垒层(7)，其形成于第二氧化膜中且与焊盘电极连接；硅化物部(10)，其形成于接触电极和贯通电极层(12)之间且与接触电极及第一势垒层连接；通孔(11)，其自半导体基板的背面(2b)到达硅化物部及第二氧化膜；第三氧化膜(13)，其在通孔的侧壁及半导体基板的背面形成；第二势垒层(14)及再配线层(15)，其在通孔的内部及半导体基板的背面形成且与硅化物部连接。
Description
技术领域
本发明涉及在半导体基板形成有贯通电极层的半导体装置及半导体装置的制造方法。
背景技术
近年来，对于电子器件所使用的集成电路而言，要求封装(半导体装置)小型化。作为小型化的一例，替代以往的引线键合而使用将半导体基板贯通的贯通电极。
图17是表示以往的半导体装置的一例的剖面图。
在图17中，半导体装置101大致由硅等的半导体基板102、通孔107、第二氧化膜109、势垒层110及再配线层111构成。通孔107自半导体基板102的背面102b到达焊盘电极105。第二氧化膜109形成于通孔107的侧壁及半导体基板102的背面102b。势垒层110及再配线层111形成于通孔107的内部及半导体基板102的背面102b。
图18是表示以往的半导体装置的制造方法的流程图，图19～图26是表示以往的半导体装置的制造方法的各步骤的状态的剖面图。
首先，如图19所示，在形成有电路(未图示)的半导体基板102的表面102a上的第一氧化膜106之上，形成焊盘电极105及钝化膜104。此后，在该钝化膜104上经由粘接剂(未图示)粘接支承基板103(图18的步骤S101)。
接下来，如图20所示，在半导体基板102的背面102b上，形成用于在与焊盘电极105相当的位置开口的抗蚀剂112(图18的步骤S102)。
接下来，如图21所示，将抗蚀剂112作为蚀刻用掩模而蚀刻半导体基板102，从而形成到达第一氧化膜106的通孔107(图18的步骤S103)。
接着，如图22所示，将抗蚀剂112作为蚀刻用掩模而蚀刻第一氧化膜106，从而形成到达焊盘电极105的通孔107(图18的步骤S104)。
接着，如图23所示，将抗蚀剂112自半导体基板102的背面102b上除去(图18的步骤S105)。
接下来，如图24所示，在通孔107的内部及半导体基板102的背面102b形成第二氧化膜109(图18的步骤S106)。
接着，如图25所示，蚀刻通孔107底部的第二氧化膜109，从而使焊盘电极105再次露出(图18的步骤S107)。
接下来，如图26所示，在第二氧化膜109上依次形成势垒层110及再配线层111(图18的步骤S108)。
焊盘电极105通过由势垒层110及再配线层111构成的贯通电极108而电连接到半导体基板102的背面102b。
焊盘电极105和贯通电极108以与通孔107的直径对应的接触面积接触，焊盘电极105和贯通电极108之间的阻抗值由该接触面积来确定(例如，参照专利文献1)。
在以往的半导体装置中，例如在出于缩小芯片尺寸的目的而缩小焊盘电极105时，与此相应地需要缩小通孔107的直径。其结果是，通孔107的深宽比(aspect ratio)增高，导致制造成本增加。
专利文献1：日本特开2005-235860号公报
在以往的构成中，焊盘电极105和贯通电极108之间的阻抗值依赖于通孔107的直径。因此，存在因通孔107直径的偏差而导致焊盘电极105和贯通电极108之间的阻抗值变动的课题。
发明内容
为了解决现有技术的课题，本发明的目的在于提供一种半导体装置及半导体装置的制造方法，使焊盘电极和贯通电极层之间的阻抗值不依赖于通孔的直径偏差，阻抗值的偏差小且可靠性好。
本发明为了实现上述目的，采用了以下方案。
本发明一方案的半导体装置的制造方法，其特征在于，
在半导体基板的表面形成第一绝缘膜，
在所述第一绝缘膜中形成电极部，
形成覆盖所述电极部的势垒层，
形成与所述电极部连接的硅化物层，
形成自所述半导体基板的背面贯通至所述表面的通孔，
在所述通孔的侧壁及所述半导体基板的所述背面形成第二绝缘膜，
在蚀刻所述第二绝缘膜而使所述通孔内的所述硅化物层和所述第一绝缘膜露出之后，
在所述通孔的所述侧壁上的所述第二绝缘膜、所述半导体基板的所述背面上的所述第二绝缘膜、所述通孔的底面的所述第一绝缘膜以及所述硅化物层上形成贯通电极层。
另外，本发明的另一方案的半导体装置，其特征在于，具有：
第一绝缘膜，其形成于半导体基板的表面；
电极部，其在所述第一绝缘膜中形成且被势垒层覆盖；
通孔，其自所述半导体基板的背面贯通至所述表面；
第二绝缘膜，其形成于所述通孔的侧壁及所述半导体基板的所述背面；
贯通电极层，其在所述通孔的所述侧壁上的所述第二绝缘膜、所述半导体基板的所述背面上的所述第二绝缘膜以及所述通孔的底面的所述第一绝缘膜上形成；以及
硅化物层，其在所述第一绝缘膜中形成，且形成在所述电极部和所述贯通电极层之间，并且与所述电极部及所述贯通电极层连接；
其中，以包含所述通孔中心轴的平面剖开的截面中的、所述硅化物层的宽度A和所述通孔的底部宽度B之间的关系满足A≤B。
如上所述，根据本发明的半导体装置及半导体装置的制造方法，焊盘电极和贯通电极层之间的阻抗值不依赖于通孔的直径或宽度的偏差。因此，可以提供阻抗值的偏差小且可靠性好的半导体装置及半导体装置的制造方法。
附图说明
本发明的上述目的及特征以及其他目的和特征，可以通过与针对附图的优选实施方式相关联的接下来的记述明了。在附图中：
图1是本发明第一实施方式的半导体装置的剖面图；
图2是表示该第一实施方式的半导体装置的制造方法的流程图；
图3是表示该第一实施方式的半导体装置的支承基板粘接后的图；
图4是表示该第一实施方式的半导体装置的抗蚀剂形成后的图；
图5是表示该第一实施方式的半导体装置的半导体基板蚀刻后的图；
图6是表示该第一实施方式的半导体装置的第一氧化膜蚀刻后的图；
图7是表示该第一实施方式的半导体装置的多晶硅膜的蚀刻后的图；
图8是表示该第一实施方式的半导体装置的抗蚀剂除去后的图；
图9是表示该第一实施方式的半导体装置的第三氧化膜形成后的图；
图10是表示该第一实施方式的半导体装置的第三氧化膜蚀刻后的图；
图11是表示该第一实施方式的半导体装置的第二势垒层及再配线层形成后的图；
图12是该第一实施方式的第一变形例的半导体装置的剖面图；
图13是该第一实施方式的第二变形例的半导体装置的剖面图；
图14是该第一实施方式的第三变形例的半导体装置的剖面图；
图15是该第一实施方式中的由多个接触部件构成的第一例的半导体装置的剖面图；
图16是该第一实施方式中的由多个接触部件构成的第二例的半导体装置的剖面图；
图17是表示以往的半导体装置的一例的剖面图；
图18是表示以往的半导体装置的制造方法的流程图；
图19是表示以往的半导体装置的支承基板粘接后的图；
图20是表示以往的半导体装置的抗蚀剂形成后的图；
图21是表示以往的半导体装置的半导体基板蚀刻后的图；
图22是表示以往的半导体装置的第一氧化膜蚀刻后的图；
图23是表示以往的半导体装置的抗蚀剂除去后的图；
图24是表示以往的半导体装置的第二氧化膜形成后的图；
图25是表示以往的半导体装置的第二氧化膜蚀刻后的图；
图26是表示以往的半导体装置的势垒层及再配线层形成后的图。
具体实施方式
以下，参照附图说明本发明的实施方式。需要说明的是，在以下的说明中，对于相同构成，标注相同附图标记，根据需要省略说明。
(第一实施方式)
图1是本发明第一实施方式的半导体装置的剖面图。
在图1中，该第一实施方式的半导体装置1构成为具有：半导体基板2、焊盘电极5、接触电极6、第一氧化膜8、第二氧化膜9、第三氧化膜13、硅化物部10、通孔11、第一势垒层7、第二势垒层14、再配线层15。接触电极6是电极部的一例，具有外部连接端子。第二氧化膜9是第一绝缘膜的一例。第三氧化膜13是第二绝缘膜的一例。硅化物部10是硅化物层的一例。由第二势垒层14和再配线层15构成贯通电极层12。
第二氧化膜9形成于在半导体基板2的表面2a形成的第一氧化膜8上。而且，接触电极6配置于在第二氧化膜9设置的圆形孔9a中，并与在第二氧化膜9上设置的焊盘电极5电连接。为了提高第二氧化膜9和接触电极6的密接性，第一势垒层7将接触电极6覆盖。硅化物部10配置于在第二氧化膜9设置的圆形孔9a中，并与覆盖接触电极6的第一势垒层7电连接，并且形成在接触电极6和贯通电极层12之间。通孔11形成为自半导体基板2的背面2b到达硅化物部10及第二氧化膜9。第三氧化膜13形成于通孔11的侧壁及半导体基板2的背面2b。第二势垒层14及再配线层15依次形成于通孔11的内部(侧壁及底面)及半导体基板2的背面2b。第二势垒层14与硅化物部10接触而与其电连接。
焊盘电极5和贯通电极层12分别经由接触电极6、第一势垒层7及硅化物部10电连接。在未隔着接触电极6、第一势垒层7和硅化物部10的部位，焊盘电极5和贯通电极层12利用第二氧化膜9电绝缘。
另外，半导体基板2和贯通电极层12利用形成于通孔11的侧壁及半导体基板2的背面2b的第三氧化膜13电绝缘。
接下来，说明该第一实施方式的半导体装置1的各构成部件的材质。
作为焊盘电极5和接触电极6，只要是焊盘电极5和接触电极6之间的阻抗低的材质即可。例如，作为焊盘电极5，使用铝、铜或其合金、钛、氮化钛、钽、氮化钽、高融点金属或其化合物等。作为接触电极6，使用钨、铝或其合金、或铜等。需要说明的是，接触电极6既可以是单一接触件形状，也可以是如图15及图16所示的由多个接触件构成的形状。接触电极6的直径，其大小可以在焊盘电极5的直径以上。
作为第一势垒层7，为了提高第二氧化膜9和接触电极6的密接性，使用钛、氮化钛、钛钨合金(チタンタングステン)、钽、氮化钽、高融点金属或其层叠膜等。
作为硅化物部10，形成于半导体基板2的表面2a，出于降低阻抗的目的而使用硅化钨、硅化钛、硅化钴或硅化镍等。
作为第二势垒层14，为了提高硅化物部10和再配线层15的密接性，使用钛、氮化钛、钛钨合金、钽、氮化钽、高融点金属或其层叠膜。
作为再配线层15，例如使用Cu等。
作为第一氧化膜8及第二氧化膜9，使用SiO2、氮氧化膜或氮化膜等。
支承基板3的材质为硅玻璃。该支承基板3利用粘接剂或通过接合而与钝化膜4粘接。作为钝化膜4及第三氧化膜13，使用SiO2、氮氧化膜或氮化膜、聚酰亚胺等有机膜。
在利用包含通孔11的中心轴的平面剖开的截面上，硅化物部10的直径A被调节成与通孔11的直径B之间满足以下的(式1)的关系。按照如上所述被调节后的硅化物部10的直径A来形成硅化物部10。需要说明的是，当硅化物部10和通孔11都是圆形时，对彼此的直径进行比较，但当硅化物部10和通孔11都是四边形时，对彼此的宽度尺寸进行比较。
(数学式1)
A≤B (式1)
在此，之所以定义上述(式1)的条件，是为了减小贯通电极层12的阻抗值的偏差。在该第一实施方式中，通过满足上述(式1)的条件，可以利用形状唯一确定的硅化物部10的直径A来定义贯通电极层12的阻抗值，由此可以减小贯通电极层12的阻抗值的偏差。与此相对，在利用通孔11的直径B来定义阻抗值的以往结构中，通过蚀刻形成的贯通电极的通孔11的形状有可能产生偏差，从而有可能导致贯通电极的阻抗值产生偏差。
需要说明的是，为了使第三氧化膜13和第二势垒层14密接，通孔11底面的第二势垒层14的膜厚优选构成为均匀的膜厚。因此，在该第一实施方式中，将通孔11的底面形成为平坦的形状。
接下来，参照附图说明上述半导体装置1的制造方法。图2是表示本发明第一实施方式的半导体装置的制造方法的流程图，图3～图11是表示本发明第一实施方式的半导体装置的制造方法的剖面图。
首先，如图3所示，在形成有电路(未图示)的半导体基板2的表面2a上形成第一氧化膜8。接着，在该第一氧化膜8上形成第二氧化膜9和多晶硅膜17。接下来，在多晶硅膜17上且在第二氧化膜9的圆形孔9a中，如图3所示依次形成硅化物部10、第一势垒层7和接触电极6。此后，在第二氧化膜9及接触电极6上形成焊盘电极5，并且在第二氧化膜9及焊盘电极5上形成钝化膜4(图2的步骤S1)。其结果是，在设置于第二氧化膜9的圆形孔9a中配置有硅化物部10、第一势垒层7和接触电极6。
第一氧化膜8的膜厚是使半导体基板2和多晶硅膜17电绝缘所需的厚度。
焊盘电极5经由硅化物部10、第一势垒层7及接触电极6与多晶硅膜17电连接。而且，由于半导体基板2和多晶硅膜17电绝缘，因此，焊盘电极5与半导体基板2电绝缘。因此，通过使测定端子等在焊盘电极5进行探测，在形成图3所示的通孔11之前的状态下，可以利用电极部(具体而言，经由焊盘电极5与硅化物部10、第一势垒层7和接触电极6电连接)来测定形成于半导体基板2的电路的电气特性。由此，可以在完成半导体装置1之前获知半导体基板2的电路的好坏判定情况等。
在利用包含通孔11的中心轴的平面剖开的截面上，使多晶硅膜17的直径C与硅化物部10的直径A之间满足以下(式2)的关系。需要说明的是，当多晶硅膜17和硅化物部10都是圆形时，对彼此的直径进行比较，但当多晶硅膜17和硅化物部10都是四边形时，对彼此的宽度尺寸进行比较。
(数学式2)
C≥A (式2)
在此，之所以定义上述(式2)的条件，是为了进一步减小贯通电极层12的阻抗值的偏差。在该第一实施方式中，通过满足上述(式2)的条件，可以利用形状唯一确定的硅化物部10的直径A来定义贯通电极层12的阻抗值，由此可以减小贯通电极层12的阻抗值的偏差。与此相对，在利用多晶硅膜17的直径C来定义阻抗值的以往结构中，多晶硅膜17的形状有可能产生偏差，从而有可能导致贯通电极的阻抗值产生偏差。
作为硅化物部10，使用使第一势垒层7进行热反应而形成的层。或者，作为硅化物部10，也可以利用如下形成的层，即在多晶硅膜17上形成其他膜(例如钨、钛、钴或镍等)之后，通过使其进行热反应而形成的硅化钨、硅化钛、硅化钴或硅化镍等的层。在通过使第一势垒层7进行热反应以在多晶硅膜17上形成硅化物部10的情况下，硅化物部10的直径与接触电极6的孔径相等。
接下来，在钝化膜4上经由粘接剂(未图示)粘接支承基板3。
接着，如图4所示，为了在与焊盘电极5相当的位置开口，在半导体基板2的背面2b上形成具有开口部16a的抗蚀剂16(图2的步骤S2)。
接下来，如图5所示，将抗蚀剂16作为蚀刻用掩模而蚀刻半导体基板2，从而形成到达第一氧化膜8的通孔11(图2的步骤S3)。第一氧化膜8构成半导体基板2的蚀刻停止层，由此，通孔11的底面形成平坦形状。通孔11的直径B被调节成与硅化物部10的直径A之间满足上述(式1)的关系。需要说明的是，从提高第二势垒层14的密接性的观点来看，通孔11的直径B优选为多晶硅膜17的直径C以下。但是，只要处于上述(式2)的关系成立的范围内，则通孔11的直径B可以比多晶硅膜17的直径C大。
接着，如图6所示，通过蚀刻第一氧化膜8，形成到达多晶硅膜17的通孔11(图2的步骤S4)。多晶硅膜17构成第一氧化膜8的蚀刻停止层，由此通孔11的底面形成平坦形状。
接下来，如图7所示，通过蚀刻多晶硅膜17，形成到达硅化物部10及第二氧化膜9的通孔11(图2的步骤S5)。硅化物部10及第二氧化膜9构成多晶硅膜17的蚀刻停止层，由此，通孔11的底面形成平坦形状。多晶硅膜17的蚀刻优选干式蚀刻。
需要说明的是，当作为贯通电极层12的一部分而使用多晶硅膜17时，多晶硅膜17也可以不被蚀刻。该情况下的多晶硅膜17优选通过掺杂来实现低阻抗化。掺杂优选n型掺杂，但也可以进行p型掺杂。其中，在将多晶硅膜17直接作为电极的一部分而使用的情况下，也可以不蚀刻多晶硅膜17。在该情况下，优选多晶硅膜17被掺杂。
接着，如图8所示，从半导体基板2的背面2b上除去抗蚀剂16(图2的步骤S6)。抗蚀剂16的除去使用湿法工艺或干法工艺。
接下来，如图9所示，在通孔11的内部(侧壁及底面)及半导体基板2的背面2b形成第三氧化膜13(图2的步骤S7)。第三氧化膜13的形成使用热氧化法、CVD法或溅射法。
接着，如图10所示，将位于通孔11底面的第三氧化膜13、即硅化物部10和第二氧化膜9上的第三氧化膜13蚀刻而除去，从而使硅化物部10和第二氧化膜9再次露出(图2的步骤S8)。通过以硅化物部10和第二氧化膜9上的第三氧化膜13的膜厚量对第三氧化膜13进行蚀刻，使通孔11的底面形状保持平坦。第三氧化膜13的蚀刻优选干式蚀刻。通孔11的侧壁及半导体基板2的背面2b的第三氧化膜13的厚度仅稍微减薄，剩下大部分。
接下来，如图11所示，在第三氧化膜13上形成第二势垒层14及再配线层15(图2的步骤S9)。第二势垒层14的形成使用CVD法或溅射法。由于通孔11的底面形状平坦，因此，通孔11底面的第二势垒层14的膜厚均匀，从而形成与第三氧化膜13密接性好的第二势垒层14。另外，通孔11底面的第二势垒层14是用于抑制构成再配线层15的材料(例如Cu)向半导体基板2扩散的膜，当其膜厚均匀时，也能够使其薄膜化。再配线层15的形成优选使用电镀法，但也可以使用CVD法、溅射法或其组合。再配线层15构成将通孔11不完全埋入(仅将其一部分埋入)的形状或将通孔11完全埋入(将整个通孔埋入)的形状。
根据该第一实施方式的构成，焊盘电极5和贯通电极层12之间的阻抗值依赖于硅化物部10的直径而不依赖于通孔11的直径。因此，焊盘电极5和贯通电极层12之间的阻抗值不受通孔11的直径偏差的影响。通孔11和硅化物部10的加工精度不同，通孔11的直径的加工偏差为大约1μm，与此相对，硅化物部10的直径的加工偏差为大约1nm。因此，在该第一实施方式的半导体装置1及其制造方法中，相比现有技术的情况，可以减小焊盘电极5和贯通电极层12之间的阻抗值的偏差。
而且，在该第一实施方式的半导体装置1及其制造方法中，通孔11的直径可以比焊盘电极5的直径大。因此，可以通过降低通孔11的深宽比而降低制造成本。并且，通过缩小焊盘电极5的大小，可以削减半导体芯片的面积。
而且，在第一实施方式的半导体装置1及其制造方法中，由于通孔11的底面构成平坦形状，因此，通孔11底面的第二势垒层14的膜厚均匀。而由于通孔11底面的第二势垒层14的膜厚成为均匀膜厚，因此，可以形成与第三氧化膜13的密接性好的第二势垒层14。
需要说明的是，替代该第一实施方式的多晶硅膜17而使用非晶硅膜，也能够得到同样的效果。
在此，使用图15及图16，对接触电极6由多个接触部件构成的情况进行说明。
图15是该第一实施方式中的、接触电极6由第二氧化膜9内的多个圆板状或四边形板状的接触部件6b构成的第一例的半导体装置的剖面图。在图15所示的半导体装置中，在形成接触电极6b之前，在第二氧化膜9的一个孔9d内形成一个硅化物部10，此后，在第二氧化膜9的多个较小的孔9b内配置多个圆板状或四边形板状的接触部件6b。需要说明的是，此时，多个圆板状或四边形板状的接触部件6b配置成与硅化物部10分别接触。
另外，图16是该第一实施方式中的、接触电极6由第二氧化膜9内的多个圆板状或四边形板状的接触部件6c构成的第二例的半导体装置的剖面图。在图16所示的半导体装置中，在第二氧化膜9的多个孔9c内分别形成接触电极6c后，在各个孔9c内形成硅化物部10c。需要说明的是，此时，硅化物部10c形成为与多个孔9c内的各个接触电极6c接触。
在图15及图16所示结构的半导体装置中，焊盘电极5和贯通电极层12之间的阻抗值也不依赖于通孔11的直径偏差。因此，在图15及图16所示结构的半导体装置中，也能够提供阻抗值的偏差小且可靠性好的半导体装置。
(第一实施方式的第一变形例)
在第一实施方式中，分别形成第一势垒层7和接触电极6。但是，本发明并不限于此，作为第一实施方式的第一变形例，如图12所示，也可以将第一势垒层7和接触电极6一体化而作为接触电极6A形成。即，可以减薄第一势垒层7的厚度或将其省略。在说明该第一变形例时，作为第一势垒层7的一例，使用TiN层和Ti层层叠而成的层叠膜。
该第一势垒层7的Ti层具有如下功能：形成与多晶硅膜17的欧姆接触的功能和提高第二氧化膜9与第一势垒层7的TiN层的密接性的功能。作为形成欧姆接触的功能，例如，若利用Ti层的Ti和多晶硅膜17的Si的热反应而形成TiSi2的硅化物部10，则构成欧姆接触。需要说明的是，若在第一势垒层7之外形成硅化物部10，则不需要Ti层。
而且，如果能够使用没有扩散到多晶硅膜17及半导体基板2的接触电极材料作为接触电极6，则不需要第一势垒层7的TiN层。
因此，如前所述，若在第一势垒层7之外形成硅化物部10，则可以省略第一势垒层7的Ti层而仅设置TiN层。而且，若使用没有扩散到半导体基板2及多晶硅膜17且密接力好的接触电极材料作为接触电极6，则可以省略第一势垒层7的TiN层而仅设置Ti层。另外，当在第一势垒层7之外形成硅化物部10并使用没有扩散到多晶硅膜17及半导体基板2且密接力好的接触材料作为接触电极6的情况下，如图12所示，可以不形成第一势垒层7而仅将接触电极6作为接触电极6A而形成。
(第一实施方式的第二变形例)
在第一实施方式中，分别形成第一势垒层7、接触电极6以及焊盘电极5。但是，本发明并不限于此，作为第一实施方式的第二变形例，如图13所示，可以将第一势垒层7、接触电极6和焊盘电极5一体化而作为单一的焊盘电极5A来形成。关于第一势垒层7和接触电极6的一体化，由于与第一变形例相同，故在此以接触电极6和焊盘电极5的一体化为主进行说明。
在第一实施方式中，接触电极6以低阻抗与多晶硅膜17和焊盘电极5连接。焊盘电极5以低阻抗与接触电极6连接。在进行引线键合时，从确保平坦部的观点来看，需要进行如上所述的连接。即，与作为外部电极端子而仅设置接触电极6的情况相比，与接触电极6分开而另行设置焊盘电极5可以提高平坦度。但是，若以低阻抗将接触电极6和焊盘电极5与多晶硅膜17连接(换言之，如第二变形例那样将接触电极6和焊盘电极5一体化而构成焊盘电极5A)，则如图13所示，可以将焊盘电极5A的纵剖面构成凸状并形成平坦面。另外，在不使用引线键合的情况下，焊盘电极5A不需要是平坦的。
在第一实施方式中，分别形成第一势垒层7、接触电极6和焊盘电极5，这种方式是用于解决制造方法方面的上述课题的一种手段。因此，只要能够分别解决上述课题，则也可以如第二变形例那样将第一势垒层7、接触电极6和焊盘电极5一体化并作为焊盘电极5A而形成。
(第一实施方式的第三变形例)
在第一实施方式中，分别形成第二势垒层14和再配线层15。但是，本发明并不限于此，作为第一实施方式的第三变形例，如图14所示，可以将第二势垒层14和再配线层15一体化并作为再配线层15A而形成。需要说明的是，图14是将第三变形例应用于图13的第二变形例的图，但并不限于此，该第三变形例也可以应用于第一变形例。
在第一实施方式中，第二势垒层14(例如，由Ti构成的层)具有防止再配线层15向半导体基板2及多晶硅膜17扩散的功能和提高第三氧化膜13与再配线层15的密接力的功能。而且，再配线层15(例如，由Cu构成的层)为低阻抗并具有搭载焊锡球的功能。需要说明的是，只要具有防止向半导体基板2及多晶硅膜17扩散的功能并且能够使用密接力好的再配线材料来作为再配线层15，则也可以像第三变形例那样不需要设置第二势垒层14，而是如图14所示，作为仅有再配线层15的再配线层15而形成。
在第一实施方式中，分别形成第二势垒层14和再配线层15，这种方式是用于解决制造方法方面的上述课题的一种手段。因此，只要能够分别解决上述课题，则也可以如第三变形例那样将第二势垒层14和再配线层15一体化并作为再配线层15A而形成。
需要说明的是，半导体基板2由硅等材质构成，既可以具有导电性，也可以具有绝缘性，还可以具有半绝缘性。
另外，根据后述的制造方法的不同，既存在多晶硅膜17残留在最终制品中的情况，也存在多晶硅膜17不残留在最终制品中的情况。
另外，多晶硅膜17优选在形成第二氧化膜9之前形成，但也可以在形成第二氧化膜9之后形成多晶硅膜17。
另外，通过将上述各种实施方式或变形例中的任意的实施方式或变形例适当组合，能够起到各自分别具有的效果。
工业实用性
本发明的半导体装置及半导体装置的制造方法能够广泛应用于具有阻抗值的偏差小的贯通电极层且在半导体基板形成贯通电极层的半导体装置及半导体装置的制造方法。
本发明参照附图与优选实施方式相关联地进行了充分记载，但对于本领域技术人员来说，毫无疑义可以进行各种变形或修正。这些变形或修正只要不脱离本发明的权利要求保护的范围，则应理解为包含在本发明中。
Claims (9)
1.一种半导体装置的制造方法，其特征在于，
在半导体基板的表面形成第一绝缘膜，
在所述第一绝缘膜中依次形成硅化物层、势垒层、以及接触电极，使得在制造好的半导体装置中所述接触电极被所述势垒层覆盖且所述硅化物层经由所述势垒层与所述接触电极连接，
将所述第一绝缘膜和所述硅化物层作为蚀刻停止层从所述半导体基板的背面朝向所述表面进行蚀刻而形成通孔，
在所述通孔的侧壁和底面以及所述半导体基板的所述背面形成第二绝缘膜，
在蚀刻所述第二绝缘膜而使所述通孔内的所述硅化物层和所述第一绝缘膜露出之后，
在所述通孔的所述侧壁上的所述第二绝缘膜、所述半导体基板的所述背面上的所述第二绝缘膜、所述通孔的底面的所述第一绝缘膜以及所述硅化物层上形成贯通电极层。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，
在形成所述贯通电极层之前，使用所述接触电极测定形成于所述半导体基板的电路的电气特性。
3.一种半导体装置，其特征在于，具有：
第一绝缘膜，其形成于半导体基板的表面；
接触电极，其在所述第一绝缘膜中形成且被势垒层覆盖；
第二绝缘膜，其形成于通孔的侧壁及所述半导体基板的所述背面；所述
通孔，其贯通所述半导体基板以及所述第二绝缘膜；
贯通电极层，其在所述通孔的所述侧壁上的所述第二绝缘膜、所述半导体基板的所述背面上的所述第二绝缘膜以及所述通孔的底面的所述第一绝缘膜上形成；以及
硅化物层，其在所述第一绝缘膜中形成，且形成在所述接触电极和所述贯通电极层之间，并且与所述接触电极及所述贯通电极层连接，
其中，以包含所述通孔中心轴的平面剖开的截面中的、所述硅化物层的宽度A和所述通孔的底部宽度B之间的关系满足A≤B。
4.如权利要求3所述的半导体装置，其特征在于，
经由所述硅化物层与所述接触电极电连接的所述贯通电极层的底面形状是平坦的。
5.如权利要求3或4所述的半导体装置，其特征在于，
在所述半导体基板的表面除了所述第一绝缘膜还形成有多晶硅膜，以包含所述通孔中心轴的平面剖开的截面中的、所述第一绝缘膜的直径C和所述硅化物层的直径A之间的关系满足C≥A。
6.如权利要求3或4所述的半导体装置，其特征在于，
所述第一绝缘膜为SiO2、氮氧化膜或氮化膜。
7.如权利要求3所述的半导体装置，其特征在于，
在所述第一绝缘膜上形成有多晶硅膜或非晶硅膜。
8.如权利要求3或4所述的半导体装置，其特征在于，
所述硅化物层由硅化钨、硅化钛、硅化钴或硅化镍中的任一种构成。
9.如权利要求3或4所述的半导体装置，其特征在于，
所述势垒层由钛、氮化钛、钛钨合金、钽、氮化钽、高融点金属或其层叠膜构成。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009258582 | 2009-11-12 | ||
| JP2009-258582 | 2009-11-12 | ||
| PCT/JP2010/006426 WO2011058712A1 (ja) | 2009-11-12 | 2010-11-01 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102282656A CN102282656A (zh) | 2011-12-14 |
| CN102282656B true CN102282656B (zh) | 2014-10-08 |
Family
ID=43991386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201080004901.8A Active CN102282656B (zh) | 2009-11-12 | 2010-11-01 | 半导体装置及半导体装置的制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8471367B2 (zh) |
| EP (1) | EP2500931B1 (zh) |
| JP (1) | JP5518091B2 (zh) |
| CN (1) | CN102282656B (zh) |
| WO (1) | WO2011058712A1 (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5754239B2 (ja) | 2011-05-24 | 2015-07-29 | ソニー株式会社 | 半導体装置 |
| JP6026756B2 (ja) * | 2012-03-06 | 2016-11-16 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JP5925006B2 (ja) | 2012-03-26 | 2016-05-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP5984134B2 (ja) * | 2012-05-15 | 2016-09-06 | ローム株式会社 | 半導体装置およびその製造方法、電子部品 |
| JP6034747B2 (ja) * | 2013-02-21 | 2016-11-30 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US9764153B2 (en) * | 2013-03-14 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of forming same |
| CN104617035A (zh) * | 2013-11-05 | 2015-05-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| TWI581325B (zh) * | 2014-11-12 | 2017-05-01 | 精材科技股份有限公司 | 晶片封裝體及其製造方法 |
| JP2016115698A (ja) * | 2014-12-11 | 2016-06-23 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| EP3312874A1 (en) * | 2016-10-20 | 2018-04-25 | ams AG | Method of forming a through-substrate via and a semiconductor device comprising a through-substrate via |
| US10115579B2 (en) * | 2016-11-30 | 2018-10-30 | Asm Technology Singapore Pte Ltd | Method for manufacturing wafer-level semiconductor packages |
| JP2018157110A (ja) * | 2017-03-17 | 2018-10-04 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
| JP2019067937A (ja) * | 2017-10-02 | 2019-04-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法、及び、電子機器 |
| EP3550600B1 (en) | 2018-04-04 | 2020-08-05 | ams AG | Method of forming a through-substrate via and semiconductor device comprising the through-substrate via |
| KR102521658B1 (ko) | 2018-09-03 | 2023-04-13 | 삼성전자주식회사 | 반도체 칩 및 이의 제조 방법 |
| JP6985574B2 (ja) * | 2020-05-21 | 2021-12-22 | 深▲せん▼市創智成功科技有限公司 | ウェハアンダーバンプメタル化のめっき層構造およびその製造方法 |
| JP2022047357A (ja) * | 2020-09-11 | 2022-03-24 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6645832B2 (en) * | 2002-02-20 | 2003-11-11 | Intel Corporation | Etch stop layer for silicon (Si) via etch in three-dimensional (3-D) wafer-to-wafer vertical stack |
| US7005388B1 (en) * | 2003-12-04 | 2006-02-28 | National Semiconductor Corporation | Method of forming through-the-wafer metal interconnect structures |
| JP2005235860A (ja) | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005276877A (ja) * | 2004-03-23 | 2005-10-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP4074862B2 (ja) | 2004-03-24 | 2008-04-16 | ローム株式会社 | 半導体装置の製造方法、半導体装置、および半導体チップ |
| JP4373866B2 (ja) * | 2004-07-16 | 2009-11-25 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP4873517B2 (ja) | 2004-10-28 | 2012-02-08 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| US7563714B2 (en) * | 2006-01-13 | 2009-07-21 | International Business Machines Corporation | Low resistance and inductance backside through vias and methods of fabricating same |
| JP4322912B2 (ja) * | 2006-11-24 | 2009-09-02 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| US20080284041A1 (en) * | 2007-05-18 | 2008-11-20 | Samsung Electronics Co., Ltd. | Semiconductor package with through silicon via and related method of fabrication |
| JP5656341B2 (ja) * | 2007-10-29 | 2015-01-21 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置およびその製造方法 |
| JP2011515843A (ja) * | 2008-03-19 | 2011-05-19 | アイメック | 基板貫通バイアの作製方法 |
-
2010
- 2010-11-01 US US13/377,940 patent/US8471367B2/en active Active
- 2010-11-01 CN CN201080004901.8A patent/CN102282656B/zh active Active
- 2010-11-01 EP EP10829680.7A patent/EP2500931B1/en active Active
- 2010-11-01 JP JP2011540400A patent/JP5518091B2/ja active Active
- 2010-11-01 WO PCT/JP2010/006426 patent/WO2011058712A1/ja active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102282656A (zh) | 2011-12-14 |
| EP2500931B1 (en) | 2018-10-24 |
| JPWO2011058712A1 (ja) | 2013-03-28 |
| EP2500931A1 (en) | 2012-09-19 |
| WO2011058712A1 (ja) | 2011-05-19 |
| JP5518091B2 (ja) | 2014-06-11 |
| EP2500931A4 (en) | 2014-03-26 |
| US8471367B2 (en) | 2013-06-25 |
| US20120104563A1 (en) | 2012-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102282656B (zh) | 半导体装置及半导体装置的制造方法 | |
| US6737728B1 (en) | On-chip decoupling capacitor and method of making same | |
| US6028359A (en) | Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture therefor | |
| US7538375B2 (en) | Capacitor structure of semiconductor device and method of fabricating the same | |
| JP4775007B2 (ja) | 半導体装置及びその製造方法 | |
| CN203588998U (zh) | 中介体及电子器件 | |
| US20050156278A1 (en) | Metal-insulator-metal capacitor and method of fabrication | |
| US6404058B1 (en) | Semiconductor device having interconnection implemented by refractory metal nitride layer and refractory metal silicide layer and process of fabrication thereof | |
| JP5462524B2 (ja) | 半導体装置 | |
| KR101146225B1 (ko) | 반도체 소자 제조방법 | |
| CN108123039B (zh) | Mim电容器及其制作方法 | |
| CN111834288A (zh) | 一种互连线及其形成方法 | |
| US6117789A (en) | Method of manufacturing thin film resistor layer | |
| US20180350736A1 (en) | Non-planar metal-insulator-metal capacitor formation | |
| US11600565B2 (en) | Top via stack | |
| CN101958235A (zh) | 金属-绝缘体-金属电容器的制造方法 | |
| US20040245635A1 (en) | Methods for forming contacts in semiconductor devices having local silicide regions and semiconductor devices formed thereby | |
| CN101276816A (zh) | 半导体装置及其制造方法 | |
| JP2002203812A (ja) | 半導体装置およびその製造方法 | |
| KR20030064257A (ko) | 반도체 장치 | |
| TWI792471B (zh) | 半導體裝置及其製造方法 | |
| KR101095998B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100268805B1 (ko) | 반도체소자의콘택형성방법 | |
| KR100679941B1 (ko) | 반도체장치의 콘택 제조방법 | |
| KR20000057748A (ko) | 집적 회로 금속-산화물-금속 커패시터 및 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: EVAN SASS CORPORATION Free format text: FORMER OWNER: MATSUSHITA ELECTRIC INDUSTRIAL CO, LTD. Effective date: 20141126 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20141126 Address after: American California Patentee after: Vertical Circuits, Inc. Address before: Osaka Japan Patentee before: Matsushita Electric Industrial Co., Ltd. |