KR100679941B1 - 반도체장치의 콘택 제조방법 - Google Patents

Abstract

본 발명은 커패시터 상부전극의 관통을 방지하여 낮은 콘택저항을 확보할 수 있는 반도체소자의 커패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체기판 상부에 커패시터의 하부전극을 형성하는 단계와, 상기 하부전극 상에 유전체막 및 커패시터의 상부전극을 차례로 형성하는 단계와, 상기 상부전극을 포함한 기판 전면에 상기 기판을 노출시키는 제1 콘택홀을 구비한 산화막을 형성하는 단계와, 상기 제1 콘택홀을 매립하는 액티브콘택을 형성하는 단계와, 상기 산화막 상에 상기 액티브콘택과 연결되는 제1층 금속배선을 형성하는 단계와, 상기 제1층 금속배선을 포함한 상기 산화막 상에 상기 제1층 금속배선 및 상기 상부전극을 각각 노출시키는 제2 및 제3 콘택홀을 구비한 금속배선간 절연층을 형성하는 단계와, 상기 제2 콘택홀을 매립하는 비아콘택과 상기 제3 콘택홀을 매립하는 커패시터 콘택을 동시에 형성하는 단계와, 상기 금속배선간 절연층 상에 상기 비아콘택 및 커패시터 콘택과 각각 연결되는 제2층 금속배선을 형성하는 단계를 포함하여 이루어진 반도체장치의 콘택 형성방법을 제공한다.

커패시터, 비아콘택, 커패시터 콘택, 금속배선, 상부전극

Description

반도체장치의 콘택 제조방법{Method for fabricating contacts of semiconductor device}

도1 내지 도7은 종래기술에 의한 반도체장치의 콘택 제조방법을 도시한 공정순서도.

도8 내지 도12는 본 발명에 의한 반도체장치의 콘택 제조방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 6 : 플러그 콘택

8 : 산화막 10 : 커패시터 하부전극

12 : 커패시터 상부전극 14 : 산화막

16 : 커패시터 콘택 18 : 액티브 콘택

20 : 제1층 금속배선 22 : 금속배선간 절연막

24 : 비아콘택 26 : 제2층 금속배선

본 발명은 반도체장치의 콘택 제조방법에 관한 것으로, 특히 다층간 콘택 식각을 통한 커패시터 상부전극의 콘택저항을 감소시키는 방법에 관한 것이다.

0.13㎛ 이하의 DRAM 제조에 있어서 커패시터 형성방법은 홀타입(Hole type) 이 선호되고 있다. 이러한 홀타입 커패시터상의 상부전극과 하부전극을 연결하기 위한 종래기술을 도1 내지 도7을 참조하여 개략적으로 설명하면 다음과 같다. 먼저, 도1에 나타낸 바와 같이 소정의 하부구조(게이트, 비트라인, 플러그콘택등)가 형성된 기판(1)상에 산화막(8)을 형성하고 DRAM 셀지역에 형성된 플러그콘택(6)이 노출되도록 상기 산화막(8)을 선택적으로 제거하여 콘택홀을 형성한 후, 이 콘택홀내에 커패시터 하부전극(10)을 형성하여 상기 플러그 콘택(6)을 통하여 기판에 연결되도록 한다.

이어서 도2에 나타낸 바와 같이 유전체막(도시하지 않음)을 개재하여 상기 하부전극상에 상부전극(12)을 형성한 후, 그 전면에 산화막(14)을 형성한다.

다음에 도3에 나타낸 바와 같이 상기 산화막(14)을 선택적으로 식각하여 상부전극을 후에 형성될 금속배선에 연결하기 위한 상부전극콘택(16)과 기판과 금속배선을 연결하기 위한 액티브콘택(18)을 동시에 형성한다. 이때, 두 콘택(16,18) 사이에는 2㎛ 정도의 높이 차이가 있다. 이어서 도4에 나타낸 바와 같이 제1층 금속배선(20)을 상기 콘택들(16,18)과 연결되도록 형성한다.

이어서 도5에 나타낸 바와 같이 기판 전면에 금속배선간 절연층(22)을 형성 한 후, 도6에 나타낸 바와 같이 상기 금속배선간 절연층(22)을 선택적으로 식각하여 상기 제1층 금속배선과 후에 형성할 제2층 금속배선을 연결하기 위한 비아콘택(24)을 형성한다. 이어서 도7에 나타낸 바와 같이 상기 비아콘택(24)을 통해 제1층금속배선과 연결되도록 제2층 금속배선(26)을 형성한다.

상술한 바와 같이 하부전극(10)은 금속콘택(도시하지 않음)을 통해 제1층 금속배선(20)과 연결되고 다시 비아콘택(26)을 통해 제2층 금속배선(26)에 연결된다. 일반적으로 커패시터 상부전극과 하부전극에 연결되는 콘택은 동시에 식각한다. 따라서 상부전극도 동일한 경로를 따라 최상층 금속배선까지 연결된다. 문제는 상부전극에 연결되는 콘택과 하부전극에 연결되는 콘택을 동시에 건식식각할때 상부전극과 하부전극 사이의 높은 단차(높이 차이)로 인하여 상부전극에 관통구멍이 형성되어 이로 인한 콘택저항의 상승한다는 것이다. 상부전극이 관통되므로 상부전극과 콘택홀상의 텅스텐은 측벽으로만 연결되므로 콘택저항이 증가하게 된다.

또한 콘택홀내에 배리어금속 형성공정의 경우, 측벽으로 전기가 잘 통할 수 있도록 측벽에 확산방지막이 잘 증착되는 공정조건을 설정해야 한다. 스퍼터방식으로 확산방지막을 증착할 경우 콘택홀 측벽으로 잘 증착되지 않으므로 CVD방식으로 확산방지막을 증착해야 하는데 이는 생산단가를 증가시킨다. 또한, CVD방식으로 확산방지막을 증착한다 해도 커패시터 상부전극과 콘택홀내 전도물질의 접촉면적이 적어 접촉저항값이 상승하는 것을 피할 수 없다.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 커패시터 상부전극의 콘택형성시점을 비아콘택 식각시점으로 이동하여 비아콘택과 동시에 실시함으로써 상부전극과 기판 사이에 발생한 단차의 효과를 회피함으로써 상부전극의 관통을 방지하여 낮은 콘택저항을 확보할 수 있는 반도체소자의 커패시터 제조방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체기판 상부에 커패시터의 하부전극을 형성하는 단계와, 상기 하부전극 상에 유전체막 및 커패시터의 상부전극을 차례로 형성하는 단계와, 상기 상부전극을 포함한 기판 전면에 상기 기판을 노출시키는 제1 콘택홀을 구비한 산화막을 형성하는 단계와, 상기 제1 콘택홀을 매립하는 액티브콘택을 형성하는 단계와, 상기 산화막 상에 상기 액티브콘택과 연결되는 제1층 금속배선을 형성하는 단계와, 상기 제1층 금속배선을 포함한 상기 산화막 상에 상기 제1층 금속배선 및 상기 상부전극을 각각 노출시키는 제2 및 제3 콘택홀을 구비한 금속배선간 절연층을 형성하는 단계와, 상기 제2 콘택홀을 매립하는 비아콘택과 상기 제3 콘택홀을 매립하는 커패시터 콘택을 동시에 형성하는 단계와, 상기 금속배선간 절연층 상에 상기 비아콘택 및 커패시터 콘택과 각각 연결되는 제2층 금속배선을 형성하는 단계를 포함하여 이루어진 반도체장치의 콘택 형성방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

0.13㎛ 이하의 DRAM 제조에 있어서 커패시터 형성방법은 종래와 달리 홀타입이 선호되고 있다. 이는 미세화로 인한 공정상의 문제를 해결하고 공정을 보다 간단하게 하기 위함이다. 그러나 이 경우, DRAM의 셀지역과 주변회로지역 사이에 산화막 단차가 없어져 이로 인한 커패시터 상부전극과 하부전극의 콘택홀 형성시 높은 식각단차가 자연스럽게 형성된다. 실리콘기판과 상부 금속배선을 연결시키기 위한 콘택 식각시 커패시터 상부전극을 금속배선에 연결하기 위한 콘택 식각도 동시에 실시된다. 그러나 상부전극은 비교적 높은 지역에 존재하고 실리콘기판은 매우 낮은 위치에 있기 때문에 이로 인하여 산화막 콘택식각시 상부전극에 과도한 식각이 가해져 결국 상부전극에 구멍이 형성된다. 본 발명은 이와 같은 현상을 방지하기 위하여 커패시터 상부전극에 도달하는 콘택의 식각시점을 종래와 달리 하는 것이다. 즉, 상부전극에 도달하는 콘택을 비아콘택(제1층 금속배선과 제2층 금속배선을 연결하는 콘택) 형성시에 형성된다. 비아콘택의 경우, 하부물질이 금속배선인 알루미늄이고 이 경우 산화막와 100:1 이상의 식각선택비를 확보하는 것은 매우 쉬우므로 상부전극까지 콘택을 형성하기 위하여 과도식각을 실시한다 하더라도 알루미늄 배선에 구멍이 뚫리는 일은 발생하지 않는다. 단차 측면에서 커패시터 상부전극과 실리콘기판 사이의 단차는 보통 2㎛ 이상이나 비아콘택 상부와 커패시터 상부 전극의 단차는 1㎛로 비교적 작아서 식각시 단차 극복을 위한 과도식각량을 줄일 수 있기 때문에 관통 현상은 발생하지 않는다.

도8 내지 도12를 참조하여 본 발명에 의한 반도체장치의 콘택 형성방법을 설명하면 다음과 같다.

먼저, 상술한 종래기술의 도1 및 도2의 공정과 동일한 공정을 통해 커패시터 상부전극(12)까지 형성하고, 그 전면에 산화막(14)을 형성한 다음, 도8에 나타낸 바와 같이 상기 산화막(14)을 선택적으로 식각하여 기판(1)과 후에 형성된 제1층 금속배선을 연결하기 위한 액티브콘택(18)을 형성한다.

이어서 도9에 나타낸 바와 같이 상기 산화막상부의 소정영역에 상기 액티브콘택(18)과 연결되도록 제1층 금속배선(20)을 형성한다.

다음에 도10에 나타낸 바와 같이 기판 전면에 금속배선간 절연층(22)을 형성한 후, 도11에 나타낸 바와 같이 상기 금속배선간 절연층(22)을 선택적으로 식각하여 상기 제1층 금속배선과 후에 형성할 제2층 금속배선을 연결하기 위한 비아콘택(24)과 상기 커패시터 상부전극(12)을 제2층 금속배선과 연결하기 위한 커패시터 콘택(16)을 동시에 형성한다. 이때, 비아콘택(24)은 제1층 금속배선(20)위에 형성되고 커패시터 콘택(16)은 커패시터 상부전극(12)위에 형성된다.

이어서 도12에 나타낸 바와 같이 상기 금속배선층간 절연막(22)상부의 소정영역에 상기 비아콘택(24)과 커패시터 콘택(16)과 연결되도록 제2층 금속배선(26)을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 커패시터 상부전극의 콘택형성시점을 비아콘택 식각시점으로 이동하여 비아콘택과 동시에 실시함으로써 상부전극과 기판 사이에 발생한 단차의 효과를 회피하여 상부전극의 관통을 방지하여 낮은 콘택저항을 확보할 수 있다.

Claims (1)

1. 반도체기판 상부에 커패시터의 하부전극을 형성하는 단계;

   상기 하부전극 상에 유전체막 및 커패시터의 상부전극을 차례로 형성하는 단계;

   상기 상부전극을 포함한 기판 전면에 상기 기판을 노출시키는 제1 콘택홀을 구비한 산화막을 형성하는 단계;

   상기 제1 콘택홀을 매립하는 액티브콘택을 형성하는 단계;

   상기 산화막 상에 상기 액티브콘택과 연결되는 제1층 금속배선을 형성하는 단계;

   상기 제1층 금속배선을 포함한 상기 산화막 상에 상기 제1층 금속배선 및 상기 상부전극을 각각 노출시키는 제2 및 제3 콘택홀을 구비한 금속배선간 절연층을 형성하는 단계;

   상기 제2 콘택홀을 매립하는 비아콘택과 상기 제3 콘택홀을 매립하는 커패시터 콘택을 동시에 형성하는 단계; 및

   상기 금속배선간 절연층 상에 상기 비아콘택 및 커패시터 콘택과 각각 연결되는 제2층 금속배선을 형성하는 단계

   를 포함하여 이루어진 반도체장치의 콘택 형성방법.

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