KR20070003033A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 패턴의 밀집도에서 차이가 나는 상태에서 종횡비가 큰 콘택플러그를 형성할 때 안정적으로 형성할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상의 제1 영역과 제2 영역에 각각 제1 및 제2 도전성 패턴을 형성하는 단계; 상기 제1 및 제2 도전성 패턴을 덮을 수 있는 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막상에 캐패시터 지지대용 제2 층간절연막을 형성하는 단계; 상기 제1 영역의 상기 제2 층간절연막을 선택적으로 제거하는 단계; 상기 제2 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 제2 도전성 패턴과 전극막이 접합되는 캐패시터를 형성하는 단계; 상기 제2 영역의 캐패시터를 덮을 수 있도록 상기 기판 전면에 제3 층간절연막을 형성하는 단계; 및 상기 제3 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 제1 도전성 패턴과 접속되는 콘택플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체, 콘택, 실리콘질화막, 실리콘산화막.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도1a 내지 도1d은 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도.
도2는 종래기술에 의한 제조된 반도체 장치의 문제점을 나타내는 전자현미경사진.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타내는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판 31,32 : 게이트 패턴
33 : 콘택플러그 34 : 금속배선
35 : 실리콘질화막 36 : 실리콘산화막
37 : 실리콘질화막 38 : 감광막 패턴
39 : 캐패시터 40 : 실리콘산화막
41 : 콘택플러그 42 : 금속배선
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 콘택을 제조하는 방법에 관한 것이다.
반도체 장치를 제조하는 데 있어서, 금속배선을 형성하는 공정중 가장 어려운 공정중 하나는 높은 종횡비를 가지는 콘택플러그를 형성하는 방법이다.
특히 메모리 장치의 경우에는 셀영역과 주변회로영역의 패턴 밀집도에 큰 차이가 있는데, 셀영역은 각 층마다 도전체와 절연체가 계속 번갈아 가며 형성되지만, 주변회로영역의 경우에는 금속배선과 기판 사이에 별다른 도전체가 배치되지 않는다.
따라서 금속배선과 기판의 도전영역과 연결시키기 위해서는 필연적으로 종횡비가 매우 큰 콘택홀을 형성해아 하고, 형성된 콘택홀에 도전성 물질을 매립시키야 한다.
도1a 내지 도1d은 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.
도1a에 도시된 바와 같이, 종래기술에 의한 반도체 메모리 장치의 제조방법은 먼저 기판(10)상의 셀영역에 게이트 패턴(11,12)과 콘택플러그(13)을 형성하며, 주변회로영역에는 도전성 패턴(14)과, 실리콘질화막(15)을 형성한다.
이 때 기판(10)의 주변회로영역에는 도전성 패턴(14)과, 실리콘질화막(15)을 형성한다. 도전성 패턴(14)과 실리콘질화막(15)은 각각 셀영역의 게이트 패턴(11,12)를 형성할 때 같이 형성시키는 막들이다.
이어서 기판 전면에 실리콘산화막(16)을 형성한다.
이어서 도1b에 도시된 바와 같이, 셀영역에 형성될 캐패시터의 지지대 역할을 할 실리콘질화막(17)을 기판 전면에 형성한다.
이어서 도1c에 도시된 바와 같이, 셀영역에 캐패시터(18)을 형성하고, 기판 전면에 층간절연막으로 실리콘산화막(19)을 형성한다.
이어서 도1d에 도시된 바와 같이, 주변회로영역의 도전성 패턴(14)을 노출시키기 위해 실리콘산화막(19), 실리콘질화막(17), 실리콘산화막(13), 실리콘질화막(15)을 차례로 선택적으로 제거하여 콘택홀을 형성한 다음, 형성된 콘택홀에 도전성물질을 매립시켜 콘택플러그(20)을 형성한다.
이어서 콘택플러그(20)에 접합되는 금속배선(21)을 형성한다.
그러나, 주변회로영역의 콘택플러그(20)를 형성하기 위해서는 먼저 콘택홀을 형성해야 하는데, 이러한 콘택홀을 형성하기 위해서는 실리콘산화막(19), 실리콘질화막(17), 실리콘산화막(16), 실리콘산화막(15)이 적층된 종횡비(Aspect Ratio)가 높은 적층막을 차례로 식각해야하는데, 이 공정이 매우 어려운 공정이다.
즉, 콘택의 깊이가 깊어지면서 하단에 존재하는 실리콘질화막으로 인해 상대적으로 식각속도가 늦어지게 되어 콘택홀의 직경이 감소하게 된다.
실리콘질화막과 실리콘산화막이 다층으로 잇는 상태에서 하단부까지 일정한 직경이 확보된 안정적인 콘택홀을 형성하기가 매우 힘든 것이다.
도1d의 우측에는 하단부로 갈수록 콘택홀의 직경이 좁아지는 형태의 콘택플러그가 도시되어 있고, 이 경우 하단부로 갈수록 저항값은 높아지고, 심지어는 하단의 도전성 패턴과 연결되지 못하는 경우도 생긴다.
도2는 종래기술에 의한 제조된 반도체 장치의 문제점을 나타내는 전자현미경사진이다.
도2의 전자현미경사진을 살펴보면, 실리콘질화막과 실리콘산화막을 관통하는 콘택플러그의 단면이 하단부로 갈수록 좁아지는 것을 알 수 있다.
이렇게 하단부로 갈수록 좁아지는 콘택플러그 때문에 제조가 완료된 반도체 메모리 장치의 동작상의 신뢰성이 크게 저하된다.
본 발명은 전술한 문제점을 해결하기 위해 제안 된 것으로, 패턴의 밀집도에서 차이가 나는 상태에서 종횡비가 큰 콘택플러그를 형성할 때 이를 안정적으로 형성할 수 있는 반도체 장치의 제조방법을 제공함을 목적으로 한다.
본 발명은 기판상의 제1 영역과 제2 영역에 각각 제1 및 제2 도전성 패턴을 형성하는 단계; 상기 제1 및 제2 도전성 패턴을 덮을 수 있는 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막상에 캐패시터 지지대용 제2 층간절연막을 형성하는 단계; 상기 제1 영역의 상기 제2 층간절연막을 선택적으로 제거하는 단계; 상 기 제2 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 제2 도전성 패턴과 전극막이 접합되는 캐패시터를 형성하는 단계; 상기 제2 영역의 캐패시터를 덮을 수 있도록 상기 기판 전면에 제3 층간절연막을 형성하는 단계; 및 상기 제3 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 제1 도전성 패턴과 접속되는 콘택플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도3a 내지 도3d는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 공정단면도이다.
도3에 도시된 바와 같이, 먼저 본 실시예에 따른 반도체 메모리 장치의 제조방법은 기판(30)상의 셀영역에 게이트 패턴(31,32)과 콘택플러그(33)를 형성한다.
한편, 이 때 기판(30)의 주변회로영역에는 도전성 패턴(34)과, 실리콘질화막(35)을 형성한다. 도전성 패턴(34)과 실리콘질화막(35)은 각각 게이트 패턴(31,32)을 형성할 때 같이 형성시키는 막들이다.
이어서 기판 전면에 실리콘산화막(36)을 형성한다. 이어서 셀영역에 형성된 캐패시터의 지지대 역할을 할 실리콘질화막(37)을 기판 전면에 형성한다. 이 때 형성되는 실리콘질화막(37)은 셀영역의 캐패시터의 하단부 지지를 위해 필수적으로 형성되는 막이다.
이어서 도3b에 도시된 바와 같이, 주변회로영역의 실리콘질화막(37)을 패터닝하기 위한 감광막 패턴(38)을 형성한다.
이어서 도3c에 도시된 바와 같이, 감광막 패턴(38)을 식각마스크로 하여 주변영역의 실리콘질화막(37)을 선택적으로 제거한다. 이 때, 감광막 패턴하부에는 반사방지막(미도시)를 더욱 형성할 수도 있으며, 반사방지막을 실리콘질화막(37)과 같이 제거할 수도 있다.
이어서 도3d에 도시된 바와 같이, 셀영역에 캐패시터(39)을 형성하고, 기판 전면에 층간절연막으로 실리콘산화막(40)을 형성한다.
이어서 도3e에 도시된 바와 같이, 주변회로영역의 도전성 패턴(34)을 노출시키기 위해 실리콘산화막(40), 실리콘산화막(36), 실리콘질화막(35)을 차례로 선택적으로 제거하기 위한 콘택홀을 형성한 다음, 형성된 콘택홀에 도전성물질을 매립시켜 콘택플러그(41)을 형성한다.
이어서 콘택플러그(41)에 접합되는 금속배선(42)을 형성한다.
이상에서 살펴본 바와 같이, 본 실시예에 따른 반도체 제조방법은 셀영역에서 필수적으로 사용되는 캐패시터 지지대용 실리콘질화막(37)을 주변회로영역에서는 선택적으로 제거한 이후에 금속배선(42)과 그 하단의 도전성 패턴(34)을 연결하기 위한 콘택플러그(41)를 형성한다.
따라서 콘택플러그(41)를 형성하기 위한 콘택홀 형성시 실리콘산화막(40,36)을 선택적으로 제거하고, 그 이후에 실리콘질화막(35)를 선택적으로 제거하기 때문에 콘택홀의 단면 하단부가 캐패시터 지지대용 실리콘질화막(35)으로 인해 좁아지 지 않는다.
도3e의 우측단면에 도시된 바와 같이, 금속배선(42)과 그 하단의 도전성 패턴(34)을 연결하기 위한 콘택플러그(41)의 단면이 종래기술에 비해 하단부가 더 넓어진 것을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 반도체 장치의 식각율이 다른 다층의 적층막을 식각하여 콘택플러그를 형성할 때에, 식각율의 차이에 의하여 콘택홀이 직경이 좁아지는 것을 방지할 수 있다. 더욱이 콘택홀의 직경이 일정하도록 하여 콘택 저항이 상승하는 것을 개선할 수 있으며, 또한 하단의 도전성 패턴과 연결이 안되는 것을 개선할 수 있다.

Claims (7)

  1. 기판상의 제1 영역과 제2 영역에 각각 제1 및 제2 도전성 패턴을 형성하는 단계;
    상기 제1 및 제2 도전성 패턴을 덮을 수 있는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막상에 캐패시터 지지대용 제2 층간절연막을 형성하는 단계;
    상기 제1 영역의 상기 제2 층간절연막을 선택적으로 제거하는 단계;
    상기 제2 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 제2 도전성 패턴과 전극막이 접합되는 캐패시터를 형성하는 단계;
    상기 제2 영역의 캐패시터를 덮을 수 있도록 상기 기판 전면에 제3 층간절연막을 형성하는 단계; 및
    상기 제3 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 제1 도전성 패턴과 접속되는 콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 도전성 패턴을 모스트랜지스터의 소스/드레인 영역과 접합되는 콘 택플러그인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 층간절연막은 실리콘산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 제2 층간절연막은 실리콘질화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 제3 층간절연막은 실리콘산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 영역의 상기 제2 층간절연막을 선택적으로 제거하는 단계는
    상기 제1 영역의 상기 제2 층간절연막을 제거하기 위한 감광막 패턴을 상기 제2 층간절연막상에 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 하여 상기 제1 영역의 상기 제2 층간절연막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 감광막 패턴을 식각마스크로 하여 상기 제1 영역의 상기 제2 층간절연막을 선택적으로 제거하는 단계에서 상기 감광막 패턴도 같이 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.
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