KR19990015448A - 반도체 장치의 제조방법 - Google Patents

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Abstract

셀 영역과 주변회로 영역으로 구분된 반도체 장치의 제조방법에 있어서, 본 발명은 플레이트 전극, 게이트 전극, 비트 라인 및 반도체 기판 상의 불순물 영역 상에 형성되는 콘택홀들을 동시에 형성할 때, 상기 플레이트 전극이 손상되지 않도록 상기 플레이트 전극 상에 제1 층간절연막을 형성하는 단계를 포함한다. 그리고, 상기 제1 층간절연막 및 플레이트 전극을 패터닝하여 상기 셀 영역을 덮도록 플레이트 전극 및 제1 층간절연막 패턴을 형성한다. 상기 제1 층간절연막 패턴이 형성된 결과물 전면에 제2 층간절연막을 형성한 후 상기 주변회로 영역에 형성된 제2 층간절연막 및 제1 층간절연막 패턴을 식각하여 상기 플레이트 전극을 노출하는 플레이트 전극 콘택홀을 형성함과 동시에 상기 제2 게이트 전극을 노출하는 게이트 라인 콘택홀과, 상기 제2 비트라인을 노출하는 비트라인 콘택홀과, 상기 반도체 기판을 노출하는 액티브 콘택홀을 형성한다.

Description

반도체 장치의 제조방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 배선을 위한 콘택홀을 안정되게 형성할 수 있는 반도체 장치의 제조방법에 관한 것이다.
일반적으로, 캐패시터를 비트라인의 형성 후에 제조하는 COB(Capacitor On Bitline) 구조의 반도체 장치의 제조에 있어서, 금속 콘택홀 형성시 각기 다른 단차를 지니는 콘택홀들을 동시에 형성하여야 한다. 즉, 액티브 콘택(반도체 기판과 금속층 간의 콘택), 게이트 전극 콘택(게이트 전극과 금속층 간의 콘택), 비트라인 콘택(비트라인과 금속층 간의 콘택), 플레이트 전극 콘택(플레이트 전극과 금속층 간의 콘택)을 동시에 형성하여야 한다. 이때, 가장 깊은 액티브 콘택을 형성하기 위하여 층간절연막을 식각하는 동안 가장 단차가 낮은 플레이트 전극 콘택의 플레이트 전극용 폴리실리콘막도 식각되기 때문에 구조적으로 상기 플레이트 전극용 폴리실리콘막이 일정 두께 이상으로 두껍게 형성하여야 한다.
그러나, 상기 플레이트 전극용 폴리실리콘막을 저항으로 사용하는 경우에 있어서 상기 플레이트 전극용 폴리실리콘막의 두께는 저항을 결정하기 때문에 그 두께를 일정 이상 크게 형성할 수 없다. 더욱이, Ta2O5와 같은 고유전물질을 유전체로 사용하고 TiN막을 플레이트 전극으로 사용할 경우 TiN막의 스트레스 때문에 두께를 두껍게 형성할 수 없는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 반도체 장치의 제조방법을 제공하는 데 있다.
도 1 내지 도 5는 본 발명의 일예에 의한 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 9는 본 발명의 다른 예에 의한 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 셀 영역 및 주변회로영역의 반도체 기판 상에 각각 제1 게이트 전극과 제2 게이트 전극을 형성하는 단계와, 상기 셀 영역의 제1 게이트 전극들 사이 및 주변회로 영역의 반도체 기판 상에 불순물을 주입하여 불순물 영역을 형성하는 단계와, 상기 게이트 전극들이 형성된 반도체 기판의 전면에 상기 불순물 영역을 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성하는 단계와, 상기 비트라인 콘택홀에 매립되어 상기 셀 영역 및 주변회로영역의 불순물 영역과 접속하는 제1 비트라인과 제2 비트라인을 형성하는 단계와, 상기 비트라인들이 형성된 반도체 기판의 전면에 상기 셀 영역의 불순물 영역을 노출하는 스토리지 전극 콘택홀을 갖는 제2 층간절연막을 형성하는 단계와, 상기 스토리지 전극 콘택홀에 매립되면서 상기 제2 층간절연막 상에 스토리지 전극를 형성하는 단계와, 상기 스토리지 전극 및 제2 층간절연막 상에 유전체막 및 플레이트 전극을 형성하는 단계와, 상기 플레이트 전극 상에 제3 층간절연막을 형성하는 단계와, 상기 제3 층간절연막 및 플레이트 전극을 패터닝하여 상기 셀 영역을 덮도록 플레이트 전극 및 제3 층간절연막 패턴을 형성하는 단계와, 상기 제3 층간절연막 패턴이 형성된 결과물 전면에 제4 층간절연막을 형성하는 단계와, 상기 주변회로 영역에 형성된 제4 층간절연막 및 제3 층간절연막 패턴을 식각하여 상기 플레이트 전극을 노출하는 플레이트 전극 콘택홀을 형성함과 동시에 상기 제2 게이트 전극을 노출하는 게이트 라인 콘택홀과, 상기 제2 비트라인을 노출하는 비트라인 콘택홀과, 상기 반도체 기판을 노출하는 액티브 콘택홀을 형성하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1 내지 도 5는 본 발명의 일예에 의한 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 비활성영역(2:필드산화막)에 의하여 한정된 반도체 기판(1)의 활성영역 상에 제1 게이트 전극(3)과 상기 제1 게이트 전극(3)과 이격되어 제2 게이트 전극(5)을 형성한다. 상기 제1 게이트 전극(3)은 셀 영역에 형성되며, 상기 제2 게이트 전극(5)은 주변회로 영역에 형성된다. 이어서, 상기 셀 영역의 제1 게이트 전극(3)들 사이 및 주변회로 영역의 반도체 기판(1) 상에 불순물을 주입하여 불순물 영역(7)을 형성한다. 상기 불순물 영역(7)은 셀 영역에서 소오스/드레인 영역이 된다. 계속하여, 상기 제1 게이트 전극(3) 및 제2 게이트 전극(5)이 형성된 반도체 기판(1)의 전면에 제1 층간절연막(9)을 형성한다.
다음에, 상기 제1 층간절연막(9)을 식각하여 불순물 영역를 노출하는 비트라인 콘택홀(11)을 형성한다. 계속하여, 상기 비트라인 콘택홀(11)에 매립되면서 제1 층간절연막(9) 상에 형성되어 상기 불순물 영역과 접속하는 제1 비트라인(13)과 제2 비트라인(15)을 형성한다. 상기 제1 비트라인(13)은 셀 영역에 형성되며, 제2 비트라인(15)은 주변회로 영역에 형성된다.
다음에, 상기 제1 비트라인(13) 및 제2 비트라인(15)이 형성된 반도체 기판(1)의 전면에 제2 층간절연막(19)을 형성한다. 다음에, 상기 제2 층간절연막(17) 및 제1 층간절연막(9)을 식각하여 상기 셀 영역의 불순물 영역(7)을 노출하는 스토리지 노드 콘택홀(19)을 형성한다. 계속하여, 상기 스토리지 노드 콘택홀(21)에 매립되면서 상기 제2 층간절연막(17) 상에 스토리지 전극(21)를 형성한다.
도 2를 참조하면, 상기 스토리지 전극이 형성된 결과물 전면에 유전체막(도시 안함) 및 플레이트 전극(23)을 형성한다. 이때, 플레이트 전극(23)이 상기 제2 층간절연막(17) 상부에서 형성된다. 본 실시예에서, 상기 스토리지 전극(21) 및 플레이트 전극(23)은 TiN막으로 형성한다. 계속하여, 상기 플레이트 전극(23)이 형성된 반도체 기판의 전면에 제3 층간절연막(25)을 형성한다.
도 3를 참조하면, 상기 제2 게이트 전극(5), 제2 비트라인(15)등이 형성되어 있는 주변회로영역의 제3 층간절연막(25)을 식각하여 제3 층간절연막 패턴(25a)을 형성한다. 이때, 주변회로 영역의 제2 층간절연막(17) 및 플레이트 전극도 식각되어 리세스되어 상기 제3 층간절연막 패턴(25a) 및 플레이트 전극(23)은 거의 셀 영역만 덮도록 형성된다. 계속하여, 상기 제3 층간절연막 패턴(25a)이 형성된 결과물 전면에 제4 층간절연막(27)을 형성한다.
도 4를 참조하면, 상기 주변회로 영역에 형성된 제4 층간절연막(27) 및 제3 층간절연막 패턴(25a)을 식각하여 상기 플레이트 전극(23)을 노출하는 플레이트 전극 콘택홀(29)과, 상기 제4 층간절연막(27), 제2 층간절연막(17) 및 제1 층간절연막(19)을 식각하여 상기 제2 게이트 전극을 노출하는 게이트 라인 콘택홀(31)과, 상기 제4 층간절연막(27) 및 제2 층간절연막(17)을 식각하여 상기 제2 비트라인(15)을 노출하는 비트라인 콘택홀(33)과, 상기 제4 층간절연막(27), 제2 층간절연막(17) 및 제1 층간절연막(9)을 식각하여 상기 반도체 기판(1)을 노출하는 액티브 콘택홀(35)을 동시에 형성한다. 즉, 후공정에서 금속층과 접속시키기 위하여 단차가 서로 다른 상기 플레이트 전극 콘택홀(29), 액티브 콘택홀(35), 게이트 라인 콘택홀(31), 비트라인콘택홀(33)의 동시에 노출시킨다.
이때, 본 발명은 상기 주변회로 영역 상에 제3 층간절연막 패턴(25a)이 형성되어 있지 않고 상기 셀 영역에 제3 층간절연막 패턴(25a) 및 제4 층간절연막(27)이 형성되어 있어 플레이트 전극 콘택홀을 포함하는 콘택홀들의 형성시 플레이트 전극(23)이 손상되지 않는다. 더욱이, 본 발명은 상기 제2 층간절연막(17)이 리세스되어 있기 때문에 상기 플레이트 전극 콘택홀(29)을 더 신뢰성있게 형성할 수 있다.
도 5를 참조하면, 상기 플레이트 전극 콘택홀(29), 게이트 라인 콘택홀(31), 비트라인 콘택홀(33) 및 액티브 콘택홀(35)에 매립되도록 제1 금속층(37)을 형성한다. 이어서, 상기 제1 금속층(37)을 노출하는 금속 콘택홀을 갖는 제5 층간절연막(39)을 형성한다. 계속하여, 상기 금속 콘택홀에 매립되어 상기 제1 금속층(37)과 접속하는 제2 금속층(41)을 형성함으로써 반도체 장치를 제조한다.
도 6 내지 도 9는 본 발명의 다른 예에 의한 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 6 내지 도 9에서, 도 1 내지 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
먼저, 도 1에 도시한 바와 같이 스토리지 전극(21)을 형성한다. 다음에, 도 6을 참조하면, 상기 스토리지 전극(23) 상에 유전체막(도시 안됨) 및 플레이트 전극(51)을 형성한다. 이어서, 상기 플레이트 전극(51) 상에 제3 층간절연막을 형성한 후 상기 주변회로 영역에 형성된 제3 층간절연막을 식각하여 제3 층간절연막 패턴(53a)을 형성한다. 이때, 주변회로 영역의 제2 층간절연막(17)도 일부 식각되어 리세스된다. 상기 제3 층간절연막은 열처리하면 유동성이 있는 물질, 예컨대 BPSG(boro-phospho-silicate glass)나 SOG(spin-on-glass)등을 이용한다.
도 7을 참조하면, 상기 제3 층간절연막 패턴이 형성된 반도체 기판을 열처리하여 플로우된 제3 층간절연막 패턴(53b)을 형성한다.
도 8을 참조하면, 상기 주변회로 영역에 형성된 제3 층간절연막 패턴(53b)을 식각하여 상기 플레이트 전극(51)을 노출하는 플레이트 전극 콘택홀(54)과, 상기 제2 층간절연막(17) 및 제1 층간절연막(19)을 식각하여 상기 제2 게이트 전극을 노출하는 게이트 라인 콘택홀(55)과, 제2 층간절연막(17)을 식각하여 상기 제2 비트라인(15)을 노출하는 비트라인 콘택홀(57)과, 상기 제2 층간절연막(17) 및 제1 층간절연막(9)을 식각하여 상기 반도체 기판(1)을 노출하는 액티브 콘택홀(59)을 동시에 형성한다. 즉, 후공정에서 금속층과 접속시키기 위하여 단차가 서로 다른 상기 플레이트 전극 콘택홀(54), 액티브 콘택홀(59), 게이트 라인 콘택홀(55), 비트라인 콘택홀(57)을 동시에 노출시킨다.
이때, 본 발명은 상기 주변회로 영역 상에 제3 층간절연막 패턴(53b)이 형성되어 있지 않고 상기 셀 영역에 제3 층간절연막 패턴(53b)이 형성되어 있어 상기 플레이트 전극 콘택홀(54)을 포함하는 콘택홀들의 형성시 플레이트 전극(51)이 손상되지 않는다. 더욱이, 본 발명은 상기 제2 층간절연막(17)이 리세스되어 있기 때문에 플레이트 전극(51)이 손상되지 않고 콘택홀들을 더 신뢰성있게 형성할 수 있다.
도 9를 참조하면, 상기 플레이트 전극 콘택홀(54), 게이트 라인 콘택홀(55), 비트라인 콘택홀(57) 및 액티브 콘택홀(59)에 매립되도록 제1 금속층(61)을 형성한다. 이어서, 상기 제1 금속층(61)을 노출하는 금속 콘택홀을 갖는 제5 층간절연막(63)을 형성한다. 계속하여, 상기 금속 콘택홀에 매립되어 상기 제1 금속층(61)과 접속하는 제2 금속층(65)을 형성함으로써 반도체 장치를 제조한다.
상술한 바와 같이 본 발명의 반도체 장치의 제조방법에 의하면 주변회로 영역의 플레이트 전극 콘택홀이 형성되는 플레이트 전극 상에 층간절연막을 형성하고 주변회로의 게이트 라인, 비트라인, 불순물 영역의 상부에 층간절연막을 형성하지 않음으로써 플레이트 전극 콘택홀, 게이트 라인 콘택홀, 비트라인 콘택홀 및 액티브 콘택홀의 동시 형성시 플레이트 전극 콘택홀을 안정되게 형성할 수 있다.

Claims (1)

  1. 셀 영역 및 주변회로영역의 반도체 기판 상에 각각 제1 게이트 전극과 제2 게이트 전극을 형성하는 단계;
    상기 셀 영역의 제1 게이트 전극들 사이 및 주변회로 영역의 반도체 기판 상에 불순물을 주입하여 불순물 영역을 형성하는 단계;
    상기 게이트 전극들이 형성된 반도체 기판의 전면에 상기 불순물 영역을 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성하는 단계;
    상기 비트라인 콘택홀에 매립되어 상기 셀 영역 및 주변회로영역의 불순물 영역과 접속하는 제1 비트라인과 제2 비트라인을 형성하는 단계;
    상기 비트라인들이 형성된 반도체 기판의 전면에 상기 셀 영역의 불순물 영역을 노출하는 스토리지 전극 콘택홀을 갖는 제2 층간절연막을 형성하는 단계;
    상기 스토리지 전극 콘택홀에 매립되면서 상기 제2 층간절연막 상에 스토리지 전극를 형성하는 단계;
    상기 스토리지 전극 및 제2 층간절연막 상에 유전체막 및 플레이트 전극을 형성하는 단계;
    상기 플레이트 전극 상에 제3 층간절연막을 형성하는 단계;
    상기 제3 층간절연막 및 플레이트 전극을 패터닝하여 상기 셀 영역을 덮도록 플레이트 전극 및 제3 층간절연막 패턴을 형성하는 단계;
    상기 제3 층간절연막 패턴이 형성된 결과물 전면에 제4 층간절연막을 형성하는 단계; 및
    상기 주변회로 영역에 형성된 제4 층간절연막 및 제3 층간절연막 패턴을 식각하여 상기 플레이트 전극을 노출하는 플레이트 전극 콘택홀을 형성함과 동시에 상기 제2 게이트 전극을 노출하는 게이트 라인 콘택홀과, 상기 제2 비트라인을 노출하는 비트라인 콘택홀과, 상기 반도체 기판을 노출하는 액티브 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100319166B1 (ko) * 1999-12-28 2001-12-29 박종섭 반도체소자의 금속배선 형성방법
KR100386109B1 (ko) * 2000-11-08 2003-06-02 삼성전자주식회사 2단 메탈콘택구조를 가진 반도체 메모리 장치 및 그제조방법

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