KR970008611A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

COB형 DRAM셀의 형성시에 캐패시터 컨택트 및 비트선 컨택트의 애스펙트비를 저감할 수 있고, 또 접속어긋남의 영향을 받기 어렵고, 또한 여분 공정수의 증가를 초래하지 않는 메모리셀의 구조 및 제조 방법을 제공한다. COB형 DRAM셀에 있어서, MOS 트랜지스터의 소스·드레인의 한쪽 상부 및 소자 분리용 절연막 상부에 걸쳐 층간 절연막에 개구하여 형성된 제1플러그와, 소스·드레인의 다른쪽 상부에 층간 절연막에 개구하여 형성된 제1플러그와, 제1플러그와 동일층에서 형성된 제2플러그와, 층간 절연막 상에 형성되고 제1플러그에 접속된 비트선과, 비트선보다 더 위에 형성되고 제2플러그에 접속된 용량 소자를 구비한다.

Description

반도체 기억 장치 및 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 도시한 평면도.

Claims (21)

  1. 반도체 기판(11)과, 상기 반도체 기판에 형성된 소자 영역(14)을 구획하는 소자 분리산화막(13)과, 상기 소자 영역 및 소자 분리 산화막 상에 형성된 제1층간 절연막(22)과, 상기 제1층간 절연막에 형성되고, 상기 소자 영역 및 상기 소자 분리 산화막 상에 연장하여 상기 반도체 기판에 이르는 제1컨택트홀(24)과, 상기 소자 영역과 접속하고 상기 제1컨택트홀을 충전하는 제1도전체막(25)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1층간 절연막 및 제1도전체막 상에 형성된 제2층간 절연막(26)과, 상기 제2층간절연막에 형성되고, 상기 소자 분리 산화막의 상측에서 상기 제1도전체막에서 이르는 제2컨택홀(27)과, 상기 제2컨트홀을 통하여 상기 제1도전체막과 접속하는 배선층(33)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 제1층간 절연막에 형성되고, 상기 소자 영역 상에서 상기 반도체 기판에 이르는 제3컨택트홀(24)과 상기 제3컨택트홀을 충전하는 제2도전체막(25)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제1컨택트홀과 상기 제3컨택트홀 사이의 상기 소자 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 및 상기 소자 분리 산화막 상에 연장하는 게이트 전극(19)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 제2층간 절연막 및 상기 배선층 상에 형성된 제3층간 절연막(34)과, 상기 제3층간절연막 및 제2층간 절연막을 관통하여 형성되어 상기 제2도전체막에 이르는 제4컨택트홀과, 상기 제3층간 절연막 상에 형성되고 상기 제4컨택트홀을 통하여 상기 제2도전체막과 접속하는 제1전극(37)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 제1전극 상에 형성된 캐패시터 절연막(39)과, 상기 캐패시터 절연막 상에 형성된 제2전극(40)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  7. 반도체기판(11)과, 상기 반도체기판 상에 형성된 소자 영역을 구획하는 소자 분리 산화막(13)과, 상기 소자 영역상에 형성되고 게이트 전극(19)이 워드선에 접속된 데이타 전송용 MOSFET와, 상기 소자 분리 산화막 및 상기 MOSFET를 덮는 제1층간 절연막(22)과 상기 제1층간 절연막에 형성되고 상기 소자 영역 및 상기 소자 분리 산화막 상에 연장하여 상기 MOSFET의 한쪽 소스/드레인 확산층에 이르는 제1컨택트홀(24)과, 상기 제1층간 절연막에 형성되고 상기 소자 영역 상에서 상기 MOSFET의 다른쪽 소스/드레인 확산층에 이르는 제2컨택트홀(24)과, 상기 제1컨택트홀을 충전하는 제1도전체 플러그(25)와, 상기 제2컨택트홀을 충전하는 제2도전체 플러그(25)와, 상기 제1층간 절연막과, 상기 제1도전체 플러그와 제2도전체 플러그를 덮는 제2층간 절연막(26)과, 상기 제2층간 절연막에 형성되고 소자 분리 산화막의 상측에서 제1도전체 플러그에 이르는 비트선컨택트홀(27)과, 상기 비트선 컨택트홀을 증착하는 제3도전체 플러그(28)와, 상기 제2층간 절연막 및 제3도전체 플러그 상에 형성되는 비트선(33)과, 상기 제2층간 절연막 및 상기 비트선 상에 형성된 제3층간 절연막(34)과, 상기 제3층간 절연막 및 제2층간 절연막을 관통하여 형성되어 제2도전체 플러그에 이르는 스트레이지 노드컨택트(35)와, 상기 제3층간 절연막 및 스트레이지 노드 컨택트 상에 순차적으로 형성된 스트레이지 노드 전극(37)과, 캐패시터 절연막(39)과, 플레이트 전극(40)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  8. 반도체기판 상에 소자 영역(14)을 구획하는 소자 분리 산화막(13)을 형성하는 공정과, 상기 소자 영역및 상기 소자 분리 산화막 상에 1층간 절연막(22)을 형성하는 공정과, 상기 제1층간 절연막에 상기 소자 영역 및 소자 분리 산화막 상에 연장하는 상기 반도체 기판에 이르는 제1컨택트홀(24)을 형성하는 공정과, 상기 제1컨택트홀 내부에 제1도전체막(25)을 충전하는 공정을 구비하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1층간 절연막 및 제1도전체막 상에 제2층간 절연막(26)을 형성하는 공정과, 상기 제2층간 절연막에 소자 분리 산화막의 상측에서 제1도전체막에 이르는 제2컨택트홀(27)을 형성하는 공정과, 상기 제2층간 절연막 상에 상기 제2컨택트홀을 통하여 제1도전체막과 접속하는 배선층(33)을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1컨택트홀을 형성할 때, 상기 소자 영역 상에서 상기 반도체 기판에 이르는 제3컨택트홀(24)을 동시에 상기 제1층간 절연막에 형성하는 공정과, 상기 제1컨택트홀 내부를 상기 제1도전체막으로 충전할 때, 상기 제3컨택트홀 내부를 상기 제2도전체막(25)을 동시에 충전하는 공정을 구비하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1컨택트홀과 상기 제3컨택트홀 사이의 상기 소자 영역상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 및 상기 소자 분리 산화막 상에 연장하는 게이트 전극(19)을 형성하는 공정을 구비하고, 상기 제1컨택트홀 및 상기 제3컨택트홀은 상기 게이트 전극에 대하여 자기 정합적으로 형성되는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  12. 제11항에 있어서, 상기 제2층간 절연막 및 상기 배선층 상에 제3층간 절연막(34)을 형성하는 공정과, 상기 제3층간 절연막 및 상기 제2층간 절연막을 관통하여 상기 제2도전체막에 이르는 제4컨택트홀을 상기 배선층에 대하여 자기 정합적으로 형성하는 공정과, 상기 제3층간 절연막 상에 상기 제4콘택트홀을 통하여 제2도전체막과 접속하는 제1전극(37)을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1전극 상에 캐패시터 절연막(39)을 형성하는 공정과, 상기 캐패시터 절연막상에 제2전극(40)을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  14. 반도체기판(11)상에 소자 분리 산화막(13)을 형성하는 공정과, 상기 소자 분리 산화막에 의해 구획된 소자 영역 상에 게이트 전극(19)이 워드선에 접속된 데이타 전송용 MOSFET를 형성하는 공정과, 상기 MOSFET 및 상기 소자분리 산화막 상에 제1층간 절연막(22)을 형성하는 공정과, 상기 소자 영역 및 상기 소자 분리 산화막 상에 연장하여 상기 MOSFET의 한쪽 소스/드레인 확산층에 이르는 제1컨택트홀(24) 및 상기 소자 영역상에서 상기 MOSFET의 다른쪽 소스/드레인 확산층에 이르는 제2컨택트홀(24)을 상기 제1층간 절연막에 동시에 형성하는 공정과, 상기 제1컨택트홀을 충전하는 제1도전체 플러그(25)를 형성하는 공정과, 상기 제2컨택트홀을 충전하는 제2도전체 플러그(25)를 형성하는 공정과, 상기 제1층간 절연막과 및 상기 제1도전체 플러그 및 상기 제2도전체 플러그 상에 제2층간 절연막(26)을 형성하는 공정과, 상기 제2층간 절연막에 상기 소자 분리 산화막의 상측에서 제도전체 플러그에 이르는 비트선 컨택트홀(27)을 형성하는 공정과, 상기 비트선 컨택트홀을 충전하는 제3도전체 플러그(28)을 형성하는 공정과, 상기 제2층간 절연막 및 제3도전체 플러그 상에 비트선(33)을 형성하는 공정과, 상기 제2층간 절연막 및 상기 비트선 상에 제3층간 절연막(34)을 형성하는 공정과, 상기 제3층간 절연막 및 상기 제2층간 절연막을 관통하여 상기 제2도전체를 플러그에 이르는 스트레이지 노드 컨택트(35)를 형성하는 공정과, 상기 제3층간 절연막 및 스트레이지 노드 컨택트 상에 스트레이지 노드 전극(37), 캐패시터 절연막(39), 플레이트 전극(40)을 순차적으로 형성하여 캐패시터를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  15. 제14항에 있어서, 상기 제1도전 플러그 및 제2도전 플러그를 형성하는 공정은 도전체막을 전면에 퇴적하는 공정과, 도전체막을 케미칼 미케니칼 폴리싱법을 이용하여 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서, 상기 도전체막을 케미칼 미케니칼 폴리싱법을 이용하여 에칭할 때, 케미칼 미케니칼 폴리싱의 스토퍼가 되는절연막(17, 21)을 상기 게이트 전극의 상부 및 측벽에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  17. 반도체 기판(11)과, 상기 반도체 기판 표면에 형성되고 복수의 소자 영역(14)을구획하는 소자 분리용 산화막(13)과, 상기 소자 영역 내에 형성된 MOS 트랜지스터와, 상기 MOS 트랜지스터 상에 형성된 제1층간 절연막(22)과, 상기 MOS 트랜지스터의 소스·드레인의 한쪽 상부 및 상기 소자 분리용 절연막 상부에 걸쳐 상기 제1층간 절연막에 개구하여 형성된 제1플러그(25)와, 상기 MOS 트랜지스터의 소스·드레인의 다른쪽 상부에 상기 제1층간 절연막에 개구하여 형성된 상기 제1플러그와 동일층에서 형성된 제2플러그(25)와, 상기 제1층간 절연막 상에 형성되고 제1플러그에접속된 비트선(33)과, 상기 비트선 및 상기 제1층간 절연막 상에 형성된 제2층간 절연막(34)과, 상기 제2층간 절연막 상에 형성되고 상기 제2층간 절연막에 형성된 개구를 통하여 상기 제2플러그에 접속된 용량 소자(41)로 구성되는 메모리셀을 갖는 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서, 상기 반도체 기판과 상기 제1도전체 플러그가 상기 반도체 기판의 표면 및 측면에서 접하고 있는 것을 특징으로 하는 반도체 기억 장치.
  19. 제18항에 있어서, 상기 제3도전체플러그와 상기 제1도전체 플러그가 상기 제1도전체 플러그 상면 및 측면에서 접하고 있는 것을 특징으로 하는 반도체 기억 장치.
  20. 제18항에 있어서, 상기 제1도전체 플러그의 상기 게이트 전극에 연하는 방향의 치수가 상기 소자 영역의 상기 게이트 전극에 연하는 방향의 치수와 거의 같은 것을 특징으로 하는 반도체 기억 장치.
  21. 제18항에 있어서, 상기 제1반도체 플러그가 소자 분리 영역과 상기 소자 영역과의 경계 근방에서만 상기 소자 분리 영역 상에서 기판 표면보다 깊은 위치까지 연장되어 있는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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