KR100359757B1 - 반도체메모리장치 및 이를 위한 제조방법 및 마스크데이터준비 방법 - Google Patents

반도체메모리장치 및 이를 위한 제조방법 및 마스크데이터준비 방법 Download PDF

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Abstract

용량절연막 및 상부전극이 실린더형하부전극의 내표면에 형성되어 용량셀을 형성한다. 용량셀 근처에, 용량셀의 깊이와 동일한 깊이를 지닌 그루브들이 형성되고 전기전도층들은 그것들의 내표면에 형성된다. 전기전도층 및 상부전극은 상부전극연장부에 의해 연결되고, 그루브 안쪽 바닥에서 상부전극접촉이 전기전도층에 연결된다.

Description

반도체메모리장치 및 이를 위한 제조방법 및 마스크데이터 준비 방법{Semiconductor memory device and manufacturing method and mask data preparing method for the same}
본 발명은 하부전극들이 실린더형인 이른바 실린더형상으로된 용량전극들을 갖는 동적임의접근메모리(Dynamic Random Access Memory, DRAM)와 같은 반도체메모리장치, 이를 위한 제조방법 및 마스크데이터준비방법에 관한 것이다.
도 1은 실린더형 용량전극들을 갖는 종래기술의 DRAM의 구조를 보여주는 단면도이다. 반도체기판의 표면에 제1전기전도불순물층(1)이 형성되고, 확산층(2)은 불순물층(1) 내에 형성된다. 게다가, 불순물층(1) 및 확산층(2) 위에는 게이트전극(3) 및 게이트전극들(4)이 형성되고, 또 그 전체 표면상에 층간절연막(5)이 형성된다. 이 층간절연막(5) 상에는 배선층(6)이 형성된다. DRAM의 주변영역에는 각각이 큰 종횡비를 갖는 접촉(contact)들(7)이 층간절연막(5) 내에 형성되고, 이러한 접촉들(7)에 의해 불순물영역(1) 및 배선층(6)간의 연결 및 게이터전극(3) 및 배선층(6)간의 연결이 만들어진다. 또, 금속장벽들(8)이 접촉들(7)의 측면들 및 바닥면들에 형성된다.
한편, DRAM영역에서는, 각각이 바닥 및 실린더형상을 갖는 하부전극들(10)이층간절연막(5) 내에 삽입되도록 형성되고, 하부전극들(10)의 내표면들에는 얇은 용량절연막들(11)이 형성된다. 게다가, 상부전극들(12)은 하부전극들의 안쪽을 채우도록 형성되고, 상부전극들(12)은 기판표면에 평행하게 연장되어 상부전극들의 연장부들(13)을 형성한다. 하부전극들의 바닥면들 및 불순물영역(1)은 접촉들(25)에 의해 연결되고 각 접촉(25)의 양측에는 게이트전극들(4)이 형성된다. 그래서, 실린더형용량셀들은 상부전극들(12), 용량절연막들(11) 및 하부전극들(10)로 이루어진다.
그리고, DRAM영역의 한 쌍의 용량셀들 사이에는 접촉(20)이 배치된다. 이 접촉(20)은 두께방향으로 층간절연막(5)을 관통하고, 상부배선층(6) 및 기판상의 불순물영역(1)을 전기적으로 연결한다. 또, 접촉(20)의 측면에는 금속장벽(21)이 형성된다.
또, 상부전극(12)의 연장부(13) 및 상부배선층(6) 사이에는 접촉(22)이 형성되고, 금속장벽(23) 또한 이 접촉(22)의 측면에 형성된다. 이러한 접촉들(20 및 22)은 접촉홀들(20a 및 22a)이 층간절연막(5)에 식각된 이후에 Cu금속플러그들(20b 및 22b)을 접촉홀들(20a 및 22a)에 삽입함으로써 형성된다.
전술한 바와 같이 배치된 종래기술의 DRAM메모리장치에서, 접촉(20)에 연결된 배선층(6)은 비트라인으로서 기능하고, 게이트전극(4)은 워드라인으로서 기능한다. 그리고, 비트라인이 선택된 상황에서, 두 용량셀들중의 하나의 워드라인(게이트전극(4))이 하이가 되는 경우, 전기전하는 용량셀들로부터 추출되어 데이터가 읽혀진다.
도 2는 실린더형용량전극들을 갖는 다른 종래기술의 DRAM의 구조를 보여주는 단면도이다. 도 2에서, 도 1에서와 동일한 구성요소들은 동일한 심벌들이 붙여지며, 그것들의 상세한 설명은 생략되었다. 도 2에 보인 것처럼, 이 종래기술에서, 측벽절연막들(26)은 접촉들(20, 22 및 25)의 측벽들에 형성된다. 도 1에 보여진 종래기술의 DRAM은 접촉(20)과 상부전극(12)으로부터 옆으로 연장되는 연장부(13) 간에 단락이 쉽사리 일어난다는 점에서 문제가 있다. 그러므로, 도 2에 보여진 종래기술에서, 측벽절연막(26)을 접촉의 측면들에 제공함으로써, 접촉 및 다른 전기전도부분 간의 단락들이 방지된다.
그러나, 이러한 배치에 기인하여, 도 2에 보여진 종래기술에서는 상부전극(12)(연장부(13)) 및 접촉(22) 간의 접촉이 접촉(22)의 측벽에 만들어질 수 없다. 그러므로, 이 종래기술에서, 용량셀과 유사한 그루브는 상부전극접촉(22)의 바로 아래의 층간절연막(5)에 형성되고, 하부전극(10)이 형성되는 때에 동일한 전기전도물질이 이 그루브에 삽입 및 부착되어 전기전도층(27)을 형성하고, 게다가 상부전극(12)을 형성하는 때에 동일한 전기전도물질이 삽입 및 부착되어 전기전도층(28)을 형성하여, 전기전도물질은 그루브 속으로 삽입되어 채워진다. 그래서, 접촉(22)의 바닥면 및 전기전도층들(27 및 28) 사이의 전기적인 접촉들이 만들어진다.
또, 기존에는, 용량셀들이 고밀도 및 고집적도로 배치되고, 이러한 용량셀들 주변에는 상부전극들로부터 연장되는 상부배선에 연결하려는 접촉들이 제공된다. 상부전극연장부들의 접촉들을 위한 그러한 마스크설계는 CAD툴을 이용하여 하부층및 주변레이아웃 마진들을 고려하여 자동적으로 만들어지고, 마스크데이터가 생성된다. 이 경우, 접촉위치들은 상기 접촉들 및 주변용량셀들, 다른 배선, 및 접촉들 사이의 단락들을 방지하도록 마진들을 제공함으로써만 결정될 수 있다.
그러나, 전술한 종래기술의 DRAM메모리장치는 다음의 결점들을 갖는다. 즉, 도 1 및 도 2의 두 메모리장치들에서는, 하부전극들(10)의 전위들을 바깥쪽으로 이끌어내는 접촉들(20)과 상부전극들(12)의 전위들을 바깥쪽으로 이끌어내는 접촉들(22)은 종횡비에서 서로 다르다. 그러므로, 접촉들(22)에서, 식각에 기인한 관통이 발생하거나, 또는 접촉홀들의 바닥들에 형성하려는 금속장벽들(24)의 막두께가 달라지게 된다.
도 3은 수평축이 종횡비들을 보여주며 수직축이 식각율들을 보여주는 것으로, SiO2막 및 폴리실리콘막의 식각율들 및 종횡비들 사이의 관계, 그리고 SiO2/폴리실리콘 선택율들 및 종횡비들 간의 관계를 보여준다. 상부전극(12)의 연장부(13)는 통상 폴리실리콘으로 만들어지며 그 두께는 대략 1000Å이고, 층간절연막(5)은 통상 SiO2로 만들어지며 그 두께는 대략 3㎛이다. 또, 상부전극접촉(22)의 종횡비는 대략 1이고, 하부전극접촉(20)의 종횡비는 대략 10이다. 그래서, 도 3으로부터 알 수 있는 것처럼, 접촉홀들(20a 및 20b)이 동일한 공정으로 형성되면, 그들 사이의 식각율의 차이에 기인하여 두 접촉홀들(20a 및 22a)은 약 4분에 완성된다.
그러나, 식각선택율들이 다를지라도, 종래기술에서는, 종횡비가 접촉(20) 및 접촉(22) 간에 크게 다르므로, 접촉홀(20a) 및 접촉홀(22a)이 동일한 식각공정으로 형성되는 경우, 접촉홀(22a)은 도 1에 보인 것처럼 상부전극(12)의 연장부(13)를 관통할 것이다. 만약 그렇다면, 도 1에 보인 것처럼, 측벽절연막(26)이 접촉홀(22a)의 측면에 형성되는 때에, 전기적인 접촉이 접촉(22) 측면의 연장부와 는 만들어질 수 없다. 그러므로, 도 2에 보인 것처럼, 전기전도층들(27 및 28)은 접촉(22)의 하부 부분에 형성되어야 한다.
또, 접촉홀들(20a 및 22a)이 식각에 의하여 만들어진 이후에, 그것들의 내표면들에 금속장벽들(21 및 23)이 형성되나, 종횡비가 접촉홀들(20a 및 22a) 간에 크게 다르므로, 홀들의 내표면들에 형성된 금속장벽들의 막두께들은 제어하기 어렵고, 도 1에 보인 것처럼, 접촉(22)에서는 두꺼운 금속장벽(24)이 바닥에 형성될 것이다. 만약 그렇다면, 접촉(22)의 바닥면이 연장부(13) 내에 있는 경우에도, 접촉(22) 및 연장부(13)간의 접촉저항은 크게 바뀌어, 안정한 접촉저항이 얻어질 수 없다. 또, 도 2에 보여진 측벽절연막(26)을 갖는 접촉(22)의 경우, 바닥부분에서 연장부(13)와 전기적으로 접촉될 수 없으므로, 접촉의 바닥에서의 두꺼운 금속장벽(24)은 불안정한 접촉저항을 생성할 것이 분명하다.
본 발명의 목적은 신뢰할만한 반도체메모리장치 및 이를 위한 제조방법을 제공하여 이른바 실린더형상을 갖는 메모리셀에서의 접촉홀의 관통과 불안정한 접촉 저항이 방지되어질 수 있게 함에 있다.
도 1은 종래기술의 반도체메모리장치를 보여주는 단면도,
도 2는 다른 종래기술의 반도체메모리장치를 보여주는 단면도,
도 3은 수평축은 종횡비들을 보여주고, 수직축은 식각율들 및 SiO2/폴리실리콘선택율들을 보여줌으로써, SiO2막 및 폴리실리콘막의 식각율들과 SiO2/폴리실리콘선택율들의 관계들, 그리고 그 종횡비들을 보여주는 그래프,
도 4는 본 발명의 제1실시예에 관련한 반도체메모리장치를 보여주는 단면도,
도 5는 발명의 제2실시예에 관련한 반도체메모리장치를 보여주는 단면도, 그리고
도 6은 발명의 제3실시예에 관련한 반도체메모리장치를 보여주는 단면도이다.
*도면의 주요부분에 대한 부호의 설명
1 : 불순물층 4,45 : 게이트전극
5 : 층간절연막 6,46 : 배선층
10,43 : 하부전극 11,42 : 용량절연막
12,41 : 상부전극 13 : 상부전극연장부
20 : 하부전극접촉 26 : 측벽절연막
30, 31 : 전기전도층 32,47 : 상부전극접촉
본 발명에 따른 반도체메모리장치는, 층간절연막, 층간절연막 내에 형성된실린더형 하부전극들, 하부전극들의 내표면들에 형성된 용량절연막들, 하부전극들과 대향하도록 형성되어 용량절연막들이 그것들 사이에 끼이게 하는 상부전극들, 층간절연막 내에 형성된 실린더형 그루브들, 그루브들의 내표면들에 형성된 전기전도층들, 상부전극들 및 전기전도층들을 연결하는 상부전극연장부들, 층간절연막에 형성되며 그루브들의 바닥들에서 전기전도층들에 연결된 상부전극접촉들, 그리고 층간절연막에 형성되며 상부전극접촉들에 연결된 상부전극배선을 포함한다.
본 발명에 따른 다른 반도체메모리장치는, 반도체기판, 반도체기판의 표면에 형성된 확산층, 반도체기판에 형성된 층간절연막, 층간절연막 내에 형성되며 확산층에 연결된 실린더형 하부전극들, 하부전극들의 내표면에 형성된 용량절연막들, 용량절연막들을 사이에 끼이게 함으로써 하부전극들과 대향하도록 형성된 상부전극들, 층간절연막 내에 형성된 실린더형 그루브들, 그루브들의 내표면들에 형성된 전기전도층들, 상부전극들 및 전기전도층들을 연결하는 상부전극연장부들, 층간절연막에 형성되며 그루브들의 바닥들에서 전기전도층들에 연결된 상부전극접촉들, 층간절연막에 형성되며 상부전극접촉들에 연결된 상부전극배선, 그리고 층간절연막 내에 형성되며 확산층에 연결된 주변접촉을 포함한다.
이 반도체메모리장치는, 층간절연막을 관통하도록 형성된 하부전극접촉들, 하부전극들의 연결부들 및 하부전극접촉들 사이의 확산층의 표면에 제공된 워드라인게이트전극들, 그리고 층간절연막에 형성되며 하부전극접촉들과 접촉되는 하부전극배선을 포함하도록 배치될 수 있거나, 또는 층간절연막 내에서 하부전극들보다 하측에 형성된 하부전극배선, 그리고 하부전극배선 및 확산층을 연결하도록 층간절연막에 형성된 하부전극접촉들을 포함하도록 배치될 수 있다.
또, 측벽절연막들은 상부전극접촉들 및 하부전극접촉들의 측면들에 형성되고, 상부전극접촉들 및 하부전극접촉들의 바닥면들 및 측면들에는 금속장벽층들이 형성된다.
본 발명에 따른 반도체메모리장치를 위한 제조방법은, 반도체기판의 표면에 확산층 및 게이트전극들을 형성하는 단계, 반도체기판의 표면에 층간절연막을 형성하는 단계, 용량셀그루브들 및 상부전극접촉그루브들을 층간절연막에 동시에 형성하는 단계, 용량셀그루브들 및 상부전극접촉그루브들의 바닥면들 및 측면들에 전기전도물질들을 형성하여 하부전극들 및 제1전기전도층을 각각 형성하는 단계, 용량셀그루브들의 하부전극들의 내측면들 및 바닥면들에 용량절연막들을 형성하는 단계, 용량셀그루브들 및 상부전극접촉그루브들 내에 전기전도물질들을 형성하여 상부전극들 및 제2전기전도층을 형성하고, 동시에 상부전극들 및 제2전기전도층을 연결하는 상부전극연장부들을 형성하는 단계, 절연물질들을 상부전극접촉그루브들에 삽입하는 단계, 상부전극접촉홀들 및 하부전극접촉홀들을 상부전극접촉그루브들 및 층간절연막 내의 절연물질들에 동시에 형성하는 단계, 그리고 전기전도물질들을 상부전극접촉홀들 및 하부전극접촉홀들에 삽입하여 상부전극접촉들 및 하부전극접촉들을 형성하는 단계를 포함한다.
본 발명에 따른 반도체메모리장치를 위한 다른 제조방법은, 확산층 및 게이트전극들을 반도체기판의 표면에 형성하는 단계, 제1층간절연막을 반도체기판의 표면에 형성하는 단계, 하부전극접촉들을 제1층간절연막에 형성하고 상부전극배선을제1층간절연막 상에 형성하는 단계, 제2층간절연막을 제1층간절연막 상에 형성하는 단계, 용량셀그루브들 및 상부전극접촉그루브들을 제2층간절연막에 동시에 형성하는 단계, 용량셀그루브들 및 상부전극접촉그루브들의 바닥면들 및 측면들에 전기전도물질들을 형성하여 하부전극들 및 제1전기전도층을 형성하는 단계, 용량셀그루브들의 하부전극들의 내표면들 및 바닥면들에 용량절연막들을 형성하는 단계, 전기전도물질들을 용량셀그루브들에 삽입하여 상부전극들을 형성하는 단계, 제2전기전도층을 형성하도록 전기전도물질들을 상부전극접촉그루브들에 형성하고 동시에 상부전극들 및 제2전기전도층을 연결하는 상부전극연장부들을 형성하는 단계, 절연물질들을 상부전극접촉그루브들에 삽입하는 단계, 상부전극접촉그루브들내의 절연물질들에 상부전극접촉홀들을 형성하는 단계, 및 전기전도물질들을 상부전극접촉홀들에 삽입하여 상부전극접촉들을 형성하는 단계를 포함한다.
본 발명에 따른 반도체메모리장치의 마스크데이터준비방법 및 레이아웃방법에서, 상부전극접촉데이터 및 상부전극연장부들의 적(product)을 결정함으로써 상부전극접촉데이터로부터 상부전극연장부들상에 형성된 상부전극접촉데이터만을 추출하는 단계가 수행된다. 다음으로, 추출된 상부전극접촉데이터는 상부전극연장부들의 실린더데이터를 준비하도록 그루브데이터에 더해지고, 증가된 데이터는 주변배선에 의해 접촉되어지지 않도록 하기 위한 마진을 갖게 배치된다.
본 발명의 전술한 및 다른 특징들 및 이점들은 첨부한 도면들을 고려한 다음의 상세한 설명을 참조하여 보다 잘 이해됨으로써 더 쉽사리 더 올바르게 인식될 것이다.
이하, 발명의 실시예들은 첨부된 도면들을 참조하여 설명될 것이다. 도 4는 발명의 제1실시예에 관련한 DRAM기기의 2개의 용량셀들을 구비한 부분을 보여주는 단면도이다. 반도체기판의 표면상에, 제1전기전도형 불순물영역(1)이 형성되고, 이불순물영역(1) 내에 확산층(2)이 형성된다. 그후, 불순물영역(1) 및 확산층(2) 상에, 게이트전극(3) 및 게이트전극들(4)이 형성되며, 게다가 층간절연막(5)이 전체 표면상에 형성되고, 층간절연막(5) 상에 배선층(6)이 형성된다. 또, DRAM의 주변영역에서는 각각이 큰 종횡비를 갖는 접촉들(7)이 층간절연막(5) 내에 형성되고, 접촉들(7)에 의해 불순물영역(1) 및 배선층(6) 사이 및 게이트전극(3) 및 배선층(6) 사이에 연결들이 만들어진다. 접촉들(7)을 포함하는 금속플러그들의 측면들에 금속장벽들(8) 및 측벽절연막들(26)이 형성된다.
한편, DRAM영역에서는, 층간절연막(5)상의 배선층(6) 및 불순물영역(1)을 연결하는 접촉(20)이 형성되고, 한 쌍의 실린더형용량셀들이 접촉(20)을 사이에 끼고 형성된다. 즉, 각각이 바닥면 및 실린더형상을 갖는 하부전극들(10)은 층간절연막(5) 내에 삽입되어지도록 형성되고, 하부전극들(10)의 내표면들에는 얇은 용량절연막들(11)이 형성된다. 게다가, 상부전극들(12)은 하부전극들(10)의 내부를 채우도록 형성되고, 상부전극연장부(13)는 상부전극(12)의 상부말단에서부터 기판면에 평행하게 연장되도록 형성된다. 하부전극들(10) 및 불순물영역(1)의 바닥면들은 접촉들(25)에 의해 연결되고, 각 접촉(25)의 양측에는 게이트전극들(4)이 형성된다. 실린더형용량셀들은 따라서 상부전극들(12), 용량절연막들(11) 및 하부전극들(10)로 이루어진다.
게이트전극들(4)은 워드라인들이며, 용량셀들에 축적된 전기전하들은 워드라인들로부터 제어에 의해 바깥으로 이끌어진다. 또, DRAM영역의 한 쌍의 용량셀들 사이에 배치된 접촉(20)은 두께방향으로 층간절연막(5)을 관통하는 접촉홀(20a) 및 접촉홀(20a)에 삽입된 금속플러그(20b)로 이루어지며, 이 실시예에서 접촉홀(20a)의 내표면에는 측벽절연막(26)이 형성되고, 게다가 내표면 및 바닥면에는 금속장벽(21)이 형성된다. 더욱이, 상부전극(12)의 상부말단에서부터 기판표면에 평행하게 연장되는 연장부(13)는 접촉(20)으로부터 약간 분리된 접촉(20)측말단부를 갖는다.
게다가, 상부전극(12)에서부터 연장하는 연장부(13)의 접촉(20)측에 대향하는 부분은, 하부전극(10), 용량절연막(11) 및 상부전극(12)으로 이루어진 용량셀의 그것과 동일한 실린더형구조를 갖는 전기전도층에 연결된다. 즉, 하부전극(10)은 예를 들면, 그루브의 바닥면 및 측면을 덮도록 층간절연막(5)에 형성된 사각형부분을 갖는 그루브(또는 요홈) 내부에 형성되나, 이 용량셀 근처에는, 예를 들면 용량셀의 하부전극이 형성된 그루브의 깊이와 동일한 깊이를 갖는 그루브가 형성되고, 이 그루브의 안쪽에는 전기전도층(31)이 형성된다. 이 그루브는 용량셀그루브를 형성하는 공정과 동일한 공정으로 형성되고, 전기전도층(31)은 하부전극(10)을 형성하는 공정과 동일한 공정으로 형성된다. 즉, 하부전극(10) 및 전기전도층(31)은 동일한 재료로 만들어진다. 바닥 및 실린더형상을 갖는 전기전도층(31)의 바닥면 및 측면에는, 상부전극형성공정과 동일한 공정으로, 즉, 동일한 재료로, 전기전도층(30)이 형성된다.
게다가, 전기전도층들(30 및 31)이 형성된 그루브의 중앙에는, 전도층(30)에 이르는 접촉홀(32a)이 형성되며, 측벽절연막(26)은 접촉홀(32a)의 내표면에 형성되고, 내표면 및 바닥면에는 금속장벽(33)이 형성되고, Cu금속플러그(32b)가 추가로 금속장벽 내부에 삽입되어 접촉(32)이 형성된다. 이 접촉(32)은 또한 층간절연막(5) 상의 배선층(6)에 연결된다.
그래서, 각 용량셀의 상부전극(12)은 연장부(13) 및 전기전도층(30)을 통해 접촉(32)에 연결되고, 또 접촉(32)을 통해 배선층(6)에 연결된다. 한편, 하부전극(10)은 불순물영역(1)을 통해 접촉(20)에 연결되고, 또 접촉(20)을 통해 배선층(6)에 연결된다. 그 때문에, 게이트전극들(4)로부터의 제어에 의해, 배선층(6)과 용량셀의 상부전극(12) 및 하부전극(10) 사이의 전위들이 제어되어, 전기전하들의 용량셀로의 축적 및 그로부터의 방전이 제어된다.
이 실시예에서, 상부전극접촉(32)은 하부전극접촉(20) 및 주변회로접촉(7)의 종횡비보다 비교적 큰 종횡비를 가지고, 접촉(20) 및 접촉(32) 사이의 종횡비의 차이는 작다. 그러므로, 예를 들어, 상부전극접촉(32)의 종횡비가 6이라면, 도 3에 보인 것처럼, SiO2및 폴리실리콘의 식각선택율은 35로 매우 크다. 그러므로, 접촉홀식각공정에서, 층간절연막(5)의 표면으로부터 층간절연막(5)을 포함하여 SiO2막 안쪽으로 식각됨으로써 형성된 접촉홀(32a)은 전기전도층(30)을 포함하는 폴리실리콘에 이르고, 식각율은 현저히 낮아진다. 그러므로, 접촉홀(32a)이 전도층(30)에 이르는 시간에, 접촉홀(20a)내의 식각이 여전히 계속됨에도 불구하고, 접촉홀(32a)에서의 식각의 진행정도는 접촉홀(20a)이 기판표면상의 불순물층(1)에 이르기 이전에 극히 작아진다. 그러므로, 접촉홀(32a)을 위해 식각하는 경우, 접촉홀(32a)은 전기전도층(30) 그리고 또 전기전도층(31)을 관통함으로부터 결함없이 보호된다. 또한, 모든 접촉홀들이 동일한 종횡비를 가지므로, 바닥면들에 형성하려는 금속장벽들의 막두께들은 쉽게 제어되어, 고른 두께를 갖는 금속장벽들이 형성될 수 있다. 따라서, 접촉저항은 일정하게 만들어질 수 있다.
도 5는 발명의 제2실시예에 관련한 DRAM기기의 2개의 용량셀들을 구비한 부분을 보여주는 단면도이다. 도 4에 보여진 실시예와 이 실시예의 차이점은 접촉(20) 근처에서 접촉(20)측의 연장부(13)가 측벽절연막(26)을 통해 접촉(20)과 접촉한다는 점이다. 즉, 이 실시예에서는, 상부전극(12) 및 연장부(13)을 형성하는 공정 이후에, 접촉(20) 근처의 연장부(13)를 선택적으로 제거하는 공정이 제공되지 않고, 접촉홀(20a)은 연장부(13)를 관통하도록 형성된다. 이 실시예에서, 측벽절연막(26)은 접촉(20)의 측면에 형성되므로, 접촉(20) 근처의 연장부(13) 부분이 식각 및 제거되지 않는 경우에서조차도, 연장부 및 접촉 사이에 단락이 일어나지 않는다.
이 실시예에서는 또한, 상부전극접촉(32)의 종횡비가 크므로, 도 4에 보여진 실시예에서와 동일한 효과가 얻어진다.
다음으로, 발명의 제3실시예가 설명될 것이다. 도 6은 발명의 제3실시예에 관련한 반도체메모리장치의 DRAM부분을 보여주는 단면도이다. 이 실시예는 용량셀의 구조 및 하부전극접촉의 형상에서 제1 및 제2실시예들과 다르다. 이 실시예에서, 각각이 바닥 및 실린더형상을 갖는 하부전극들(43)은 층간절연막(5) 내에 형성되고, 하부전극들(43)의 내측면들 및 내측바닥면들에는 용량절연막들(43)이 형성된다. 그리고, 하부전극들(43)의 안쪽에는 전기전도물질들이 삽입되어 상부전극들(41)을 형성한다. 상부전극들(41)은 상부말단면들에서 연장부(13)와 접촉하고, 그래서 상부전극들(41)은 상부말단면들로부터 연장부(13)를 통해 각각이 바닥 및 실린더형상을 갖는 전기전도층들(30 및 31)에 연결되고, 접촉(32)을 통해 배선층(6)에 이르게 된다. 그러므로, 상부전극들(41)을 위한 접촉(32)은 제1 및 제2실시예들에서처럼 실린더형구조들을 갖는 전도층들(30 및 31)의 바닥들에 연결되고, 그것의 종횡비는 종래기술의 종횡비에 비하여 극히 크게된다.
한편, 하부전극들(43)은 접촉들(44)에 의해 반도체기판표면 상의 불순물층(1)에 연결되고, 게이트전극들(42)은 양측에 형성되어 불순물층(1)의 표면에서 접촉들(44)을 사이에 끼이게 한다. 그리고, 한 쌍의 용량셀들 사이의 불순물층(1)의 표면에는 접촉(47)이 형성되고, 이 접촉(47)은 층간절연막(5) 내의 용량셀들보다 낮은 위치에 삽입된 비트배선층(46)에 연결된다.
전술한 바와 같이 배치된 이 실시예의 반도체메모리장치에서, 층간절연막(5) 내에 삽입된 배선층(46)은 비트라인으로서 기능하고, 워드라인들로 기능하는 게이트전극들(45)과 함께 용량셀들로의 및 그로부터의 전기전하들의 축적 및 방전을 제어한다.
그리고, 이 실시예에서, 하부전극들(43)은 층간절연막(5)상의 배선층으로부터 이끌어내어지지 않으나, 층간절연막(5) 내의 용량셀들 아래에 삽입된 배선층(46)으로부터 이끌어내어진다. 그러므로, 두꺼운 층간절연막(5)을 관통하는 접촉들을 형성하는 것이 필요하지 않다. 또, 제조공정에서는, 하부전극접촉들 및 상부전극연장부(13) 간의 단락들이 고려될 필요가 없게 된다. 이 실시예에서는 또, 주변 접촉들을 위한 개공들이 층간절연막(5)을 관통하게 형성되는 경우 상부전극접촉들(32)을 위한 개공들은 동시에 형성되지 않고, 접촉들(32)을 위한 이러한 개공들이 형성되는 경우 그것들은 전기전도층들(30 및 31)을 관통하지 않는다.
다음으로, 발명의 반도체메모리장치를 위한 제조방법이 설명될 것이다. 먼저, 도 4 및 도 5에 보여진 반도체메모리장치들을 위한 제조방법이 설명될 것이다. 용량셀의 하부전극(10)을 형성하기 위하여, 그루브는 층간절연막(5) 내에 형성되고, 하부전극그루브가 형성되는 때에 상기 그루브 근처에 전기전도층(31)을 위한 그루브가 형성된다. 그러므로, 전기전도층(31)을 위한 그루브는 하부전극그루브의 그것과 동일한 깊이를 갖는다. 그런 이후에, 하부전극(10)을 형성하는 공정에서, 전기전도층(31)은 동시에 형성된다. 또한, 용량절연막(11)을 형성하는 공정에서, 전기전도층(31) 상에 형성된 용량절연막은 다른 부분들의 용량절연막들을 제거하는 때에 제거될 수 있거나, 그대로 남겨질 수 있다. 그리고, 상부전극(12)을 형성하는 공정에서, 연장부(13) 및 전기전도층(30)은 동시에 형성된다. 그 다음에, SiO2등의 절연막들이 그루브들에 삽입된 이후에, 상부전극접촉홀(20a) 및 주변접촉들(7)을 위한 접촉홀들을 개방(opening)하는 공정에서 상부전극접촉(32)을 위한 접촉홀(32a)이 동시에 형성된다. 게다가, 모든 접촉홀들의 내표면들에 측벽절연막들(26), 금속장벽들(33) 및 금속플러그들(32b 및 20b)이 형성되어, 접촉들(32, 20 및 7)이 완성된다.
다음으로, 용량전극들 및 그루브들을 배치하기 위한 마스크데이터준비방법이 설명될 것이다. 상부전극접촉(32)을 형성하기 위한 그루브의 폭은 전기전도층들(30 및 31)이 그루브에 형성되는 경우에도 접촉홀(32a)의 직경보다 큰 공간을 확보하도록 결정되어야 한다.
그러므로, 전술한 형태를 갖는 실린더(그루브)를 형성하기 위하여, 실린더마스크데이터는 다음의 방법에 의해 준비된다. 마스크데이터의 자동적인 생성을 위해, 종래기술의 주변배선 및 접촉들 간의 마진들에 더하여, 접촉을 상부전극접촉그루브에 제공하는 작업이 요구된다.
그러므로, 접촉(32)의 단면의 직경이 x이고 전도층(30)의 두께가 y일 때, x×y의 적(product)을 결정함으로써, 상부전극전도층(30)상에 형성되는 접촉데이터만이 접촉데이터로부터 추출된다.
다음으로, 추출된 데이터를 실린더데이터에 더하기 위한 공정이 수행된다. 그래서, 실린더들이 상부전극전도층(30)상의 접촉형성영역에 미리 더해진 실린더데이터가 얻어질 수 있다.
실린더마스크데이터가 전술한 방법에 의해 준비되면, 설계자는 상부전극전도층(30) 상의 접촉에 신경 쓸 필요없이 실린더마스크데이터를 설계할 수 있다.
게다가, 전술의 실린더마스크데이터 준비방법에서, 전기전도층(30)에 대한 접촉데이터는 계산에 의해 자동적으로 생성된다. 그러나, 본 발명은 이것에 한정되지 않고, 설계자는 실린더데이터를 준비하는 때에 접촉데이터를 직접 입력할 수 있다.
다음으로, 도 6에 보여진 반도체메모리장치를 위한 제조방법이 설명될 것이다. 도 6에 보여진 반도체메모리장치의 경우, 먼저, 확산층 및 게이트전극들이 그위에 형성되는 반도체기판의 표면상에, 제1층간절연막이 형성되며, 하부전극(47)은 제1층간절연막속에 형성되고, 상부전극배선(46)은 제1층간절연막 상에 형성된다. 다음으로, 제2층간절연막이 제1층간절연막 상에 형성되고, 제1 및 제2유전체들에 의해 층간절연막(5)이 형성된다. 그런 이후에, 용량셀그루브들 및 상부전극접촉그루브들이 제2층간절연막속에 동시에 형성된다. 그후, 전기전도물질들이 용량셀그루브들 및 상부전극접촉그루브들의 바닥면들 및 측면들에 형성되어 하부전극들(43) 및 제1전기전도층(31)을 형성한다. 다음에, 하부전극들(43)의 내측면들 및 바닥면들에 용량절연막들(42)이 형성된다. 그런 이후에, 전기전도물질들이 용량셀그루브들에 삽입되어 상부전극들(41)을 형성하고, 게다가 상부전극접촉그루브 속에 제2전기전도층(30)을 형성하도록 전기전도물질층이 형성되고, 상부전극들(41) 및 제2전기전도층(30)을 연결하도록 상부전극연장부(13)가 동시에 형성된다. 다음으로, 상부전극접촉그루브는 절연물질로 채워지고, 게다가 상부전극접촉그루브의 절연물질 속에 상부전극접촉홀(32a)이 형성되고, 전기전도물질은 상부전극접촉홀(32a)에 삽입되어 상부전극접촉(32)을 형성한다.
상부전극연장부 상의 배선층(6) 및 접촉데이터간의 연결을 위한 상부전극접촉(32)의 데이터생성방법 및 배치방법의 경우, 상부전극접촉데이터 및 상부전극연장부의 적을 결정함으로써, 상부전극접촉데이터로부터 상부전극연장부상 형성된 상부전극접촉데이터만을 추출하기 위한 처리가 수행된다. 다음으로, 추출된 데이터를 상부전극접촉그르부데이터에 더하기 위한 처리가 수행되어, 상부전극연장부의 실린더데이터가 준비되고, 증가된 데이터는 주변배선과 접촉되지 않도록 하기 위한 마진들을 갖게끔 배치된다.
먼저, 상부전극접촉(32)이 상부전극연장부 상에 겹쳐지고, 접촉데이터만이 추출된다. 다음으로, 그루브에서 상부전극과의 단락을 방지하도록 층간절연막에서 개방시키려는 그루브들의 데이터를 준비하기 위하여, 접촉데이터는 측벽산화막(26)의 두께 및 층간절연막(5)의 두께에 더해진다.
또, 상부전극그루브(32a)의 치수들은 전술한 방법에 의해 결정되고, 그루브(32a)는 바깥둘레가 인접패턴과 접촉되는 것을 방지하는 위치, 예를 들면 최소기계가공치수인 대략 0.18㎛만큼 이격된 위치에 형성된다. 이 경우, 그루브(32a)의 전체 둘레가 인접패턴과 접촉되지 않게 해야 하는 것이 고려되어야 한다.
상술한 바와 같이, 본 발명에 의하면, 상부전극접촉의 종횡비는 하부전극접촉 및 주변회로접촉의 종횡비만큼 크고, 다른 접촉들의 종횡비와 크게 다르지 않다. 그러므로, 층간절연막 및 상부전극의 전도층의 식각선택율은 크져서, 상부전극접촉을 형성하는 때의 전도층의 관통이 방지되며, 금속장벽이 상부전극접촉의 바닥면에 형성되는 때에 금속두께는 균일해지게 조절될 수 있고, 접촉에서의 접촉저항은 일정해지게 제어될 수 있어, 신뢰성있는 반도체메모리장치가 제조될 수 있다.

Claims (18)

  1. 층간절연막;
    층간절연막 내에 형성된 실린더형 하부전극들;
    하부전극들의 내표면들에 형성된 용량절연막들;
    하부전극들과 대향하도록 형성되어 용량절연막들이 그것들 사이에 끼이도록 하는 상부전극들;
    층간절연막 내에 형성된 실린더형 그루브들;
    그루브들의 내표면들에 형성된 전기전도층들;
    상부전극들 및 전기전도층들을 연결하는 상부전극연장부들;
    층간절연막에 형성되며 그루브들의 바닥들에서 전기전도층들에 연결된 상부전극접촉들; 및
    층간절연막에 형성되며 상부전극접촉들에 연결된 상부전극배선을 포함하는 반도체메모리장치.
  2. 반도체기판;
    반도체기판의 표면에 형성된 확산층;
    반도체기판에 형성된 층간절연막;
    층간절연막 내에 형성되며 확산층에 연결된 실린더형 하부전극들;
    하부전극들의 내표면에 형성된 용량절연막들;
    용량절연막들을 사이에 끼이게 함으로써 하부전극들과 대향하도록 형성된 상부전극들;
    층간절연막 내에 형성된 실린더형 그루브들;
    그루브들의 내표면들에 형성된 전기전도층들;
    상부전극들 및 전기전도층들을 연결하는 상부전극연장부들;
    층간절연막에 형성되며 그루브들의 바닥들에서 전기전도층들에 연결된 상부전극접촉들;
    층간절연막에 형성되며 상부전극접촉들에 연결된 상부전극배선; 및
    층간절연막 내에 형성되며 확산층에 연결된 주변접촉들을 포함하는 반도체메모리장치.
  3. 제2항에 있어서,
    층간절연막을 관통하도록 형성된 하부전극접촉들;
    하부전극들의 연결부들 및 하부전극접촉들 사이의 확산층의 표면에 제공된 워드라인게이트전극들; 및
    층간절연막상에 형성되며 하부전극접촉들과 접촉되는 하부전극배선을 더 포함하는 반도체메모리장치.
  4. 제2항에 있어서,
    층간절연막 내에서 하부전극들보다 하측에 형성된 하부전극배선; 및
    하부전극배선 및 확산층을 연결하도록 층간절연막에 형성된 하부전극접촉들을 더 포함하는 반도체메모리장치.
  5. 제1항에 있어서, 상부전극접촉들 및 하부전극접촉들의 측면들에 형성된 측벽절연막들을 더 포함하는 반도체메모리장치.
  6. 제2항에 있어서, 상부전극접촉들 및 하부전극접촉들의 측면들에 형성된 측벽절연막들을 더 포함하는 반도체메모리장치.
  7. 제1항에 있어서, 상부전극접촉들 및 하부전극접촉들의 바닥면들 및 측면들에 형성된 금속장벽층들을 더 포함하는 반도체메모리장치.
  8. 제2항에 있어서, 상부전극접촉들 및 하부전극접촉들의 바닥면들 및 측면들에 형성된 금속장벽층들을 더 포함하는 반도체메모리장치.
  9. 반도체기판의 표면에 확산층 및 게이트전극들을 형성하는 단계;
    반도체기판의 표면에 층간절연막을 형성하는 단계;
    용량셀그루브들 및 상부전극접촉그루브들을 층간절연막에 동시에 형성하는 단계;
    용량셀그루브들 및 상부전극접촉그루브들의 바닥면들 및 측면들에 전기전도물질들을 형성하여 하부전극들 및 제1전기전도층을 각각 형성하는 단계;
    용량셀그루브들 및 하부전극들의 내측면들 및 바닥면들에 용량 절연막들을 형성하는 단계;
    용량셀그루브들 및 상부전극접촉그루브들 내에 전기전도물질들을 형성하여 상부전극들 및 제2전기전도층을 각각 형성하고, 동시에 상부전극들 및 제2전기전도층을 연결하는 상부전극연장부들을 형성하는 단계;
    절연물질들을 상부전극접촉그루브들에 삽입하는 단계;
    상부전극접촉홀들 및 하부전극접촉홀들을 상부전극접촉그루브들 및 층간절연막 각각 내의 절연물질들에 동시에 형성하는 단계; 및
    전기전도물질들을 상부전극접촉홀들 및 하부전극접촉홀들에 삽입하여 상부전극접촉들 및 하부전극접촉들을 형성하는 단계를 포함하는 반도체메모리장치를 위한 제조방법.
  10. 확산층 및 게이트전극들을 반도체기판의 표면에 형성하는 단계;
    제1층간절연막을 반도체기판의 표면에 형성하는 단계;
    하부전극접촉들을 제1층간절연막에 형성하고 상부전극배선을 제1층간절연막 상에 형성하는 단계;
    제2층간절연막을 제1층간절연막 상에 형성하는 단계;
    용량셀그루브들 및 상부전극접촉그루브들을 제2층간절연막에 동시에 형성하는 단계;
    용량셀그루브들 및 상부전극접촉그루브들의 바닥면들 및 측면들에 전기전도물질들을 형성하여 하부전극들 및 제1전기전도층을 각각 형성하는 단계;
    용량셀그루브들의 하부전극들의 내표면들 및 바닥면들에 용량절연막들을 형성하는 단계;
    전기전도물질들을 용량셀그루브들에 삽입하여 상부전극들을 형성하는 단계;
    전기전도물질들을 상부전극접촉그루브들에 형성하여 제2전기전도층을 형성하고 동시에 상부전극들 및 제2전기전도층을 연결하는 상부전극연장부들을 형성하는 단계;
    절연물질들을 상부전극접촉그루브들에 삽입하는 단계;
    상부전극접촉그루브들내의 절연물질들에 상부전극접촉홀들을 형성하는 단계; 및
    전기전도물질들을 상부전극접촉홀들에 삽입하여 상부전극접촉들을 형성하는 단계를 포함하는 반도체메모리장치를 위한 제조방법.
  11. 마스크데이터준비방법으로서, 제1항에 따른 반도체메모리장치의 상부전극연장부들 및 배선층을 연결하는 상부전극접촉들을 위한 그루브데이터를 준비하기 위한 방법에 있어서,
    상부전극접촉데이터 및 연장부들의 적(product)을 결정함으로써 상부전극연장부들에 대한 접촉데이터만을 추출하는 단계; 및
    최소절연치수를 추출된 상부전극접촉데이터에 더하는 단계를 포함하는 마스크데이터준비방법.
  12. 마스크데이터준비방법으로서, 제2항에 따른 반도체메모리장치의 상부전극연장부들 및 배선층을 연결하는 상부전극접촉들을 위한 그루브데이터를 준비하기 위한 방법에 있어서,
    상부전극접촉데이터 및 연장부들의 적을 결정함으로써 상부전극연장부들에 대한 접촉데이터만을 추출하는 단계; 및
    최소절연치수를 추출된 상부전극접촉데이터에 더하는 단계를 포함하는 마스크데이터준비방법.
  13. 제11항에 있어서, 상부전극들이 그루브데이터 및 접촉데이터를 사용하여 삽입된 상부전극연장부들에 그루브들을 배치하기 위한 방법에서, 전극삽입그루브들은 인접패턴에 기초하여 단락을 야기하지 않는 최소치수로 이격되고 메모리셀실린더에 가장 가까운 위치에 배치된 마스크데이터준비방법.
  14. 제12항에 있어서, 상부전극들이 그루브데이터 및 접촉데이터를 사용하여 삽입된 상부전극연장부들에 그루브들을 배치하기 위한 방법에서, 전극삽입그루브들은 인접패턴에 기초하여 단락을 야기하지 않는 최소치수로 이격되고 메모리셀실린더에 가장 가까운 위치에 배치된 마스크데이터준비방법.
  15. 층간절연막;
    층간절연막 내에 형성된 실린더형 하부전극들;
    하부전극들의 내표면들에 형성된 용량절연막들;
    하부전극들과는 용량절연막들을 사이에 끼고 대향하도록 형성된 상부전극들;
    층간절연막 내에 형성된 실린더형 그루브들;
    그루브들의 내표면들에 형성된 전기전도층들;
    상부전극들 및 전기전도층들을 연결하는 상부전극연장부들;
    층간절연막에 형성되고 그루브들의 바닥들에서만 전기전도층들에 물리적으로 연결되는 상부전극접촉들; 및
    층간절연막상에 형성되고 상부전극접촉들에 연결된 상부전극배선을 포함하고,
    상부전극접촉들은 그루브들의 깊이의 절반보다 더 많이 그루브들 속으로 연장되는 반도체메모리장치.
  16. 반도체기판;
    반도체기판의 표면에 형성된 확산층;
    반도체기판상에 형성된 층간절연막;
    층간절연막 내에 형성되고 확산층에 연결된 실린더형 하부전극들;
    하부전극들의 내표면들에 형성된 용량절연막들;
    하부전극들과는 용량절연막들을 사이에 끼고 대향하도록 형성된 상부전극들;
    층간절연막 내에 형성된 실린더형 그루브들;
    그루브들의 내표면에 형성된 전기전도층들;
    상부전극들 및 전기전도층들을 연결하는 상부전극연장부들;
    층간절연막에 형성되고 그루브들의 바닥들에서만 전기전도층들에 물리적으로 연결되는 상부전극접촉들;
    층간절연막들상에 형성되고 상부전극접촉들에 물리적으로 연결된 상부전극배선; 및
    층간절연막 내에 형성되고 확산층에 연결된 주변접촉을 포함하고,
    상부전극접촉들은 그루브들의 깊이의 절반보다 더 많이 그루브들속으로 연장되는 반도체메모리장치.
  17. 제1항에 있어서, 상부전극접촉의 종횡비(aspect ratio)와 거의 동일한 종횡비를 갖는 하부전극접촉을 더 포함하는 반도체메모리장치.
  18. 제2항에 있어서, 상부전극접촉의 종횡비와 거의 동일한 종횡비를 갖는 하부전극접촉을 더 포함하는 반도체메모리장치.
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