KR100753414B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀영역과 주변회로영역으로 구획되고, 상기 각 영역에 하부도전층이 형성된 반도체 기판을 마련하는 단계와, 하부도전층을 덮도록 기판 전면 상에 절연막을 형성하는 단계와, 셀영역의 절연막 부분을 식각하여 스토리지전극용 홀을 형성하는 단계와, 스토리지전극용 홀 표면 상에 스토리지전극을 형성하는 단계와, 스토리지전극 및 절연막 상에 유전막과 플레이트전극을 차례로 형성하여 셀영역에 오목형 캐패시터를 형성하는 단계와, 주변회로영역에 형성된 플레이트전극과 유전막 부분을 제거하는 단계와, 캐패시터를 덮도록 절연막 상에 층간절연막을 형성하는 단계와, 층간절연막 상에 셀영역 및 주변회로영역의 콘택 형성 영역을 각각 노출시키는 개구부를 갖되, 셀영역 개구부가 주변회로영역 개구부 보다 큰 크기를 갖는 마스크패턴을 형성하는 단계와, 마스크패턴을 식각마스크로 이용해서 셀영역의 층간절연막을 식각하여 플레이트전극을 노출시키는 제1콘택홀을 형성함과 아울러 주변회로영역의 층간절연막과 절연막을 식각하여 하부도전층을 노출시키는 제2콘택홀을 형성하는 단계와, 마스크패턴을 제거하는 단계와, 제1 및 제2콘택홀 내에 도전막을 매립하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따라 오목형 스토리지노드를 포함한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 오목형 스토리지노드를 포함한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 메탈1 콘택 형성을 위한 마스크패턴의 평면도.
도 4는 종래 기술의 메탈1 콘택 형성을 위한 마스크패턴의 평면도.
도 5는 본 발명의 잇점을 설명하기 위한 반도체 소자의 단면사진.
* 도면의 주요 부분에 대한 부호의 설명 *
C : 셀영역 P : 주변회로영역
CPR : 캐패시터 형성 영역 MCR : 배선용 콘택 형성 영역
200 : 반도체 기판 210 : 게이트
215 : 제1절연막 217 : 랜딩플러그
220 : 비트라인 225 : 제2절연막
227 : 스토리지노드용 콘택플러그 235 : 제3절연막
SH : 스토리지전극용 홀 240 : 제1도전막
SN : 스토리지전극 DL : 유전막
PN : 플레이트전극 CP : 캐패시터
245 : 층간절연막 H1, H1' : 제1콘택홀
H2, H2' : 제2콘택홀 247a : 제1콘택플러그
247b : 제2콘택플러그 250 : 마스크패턴
260 : 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 오목형 스토리지전극을 갖는 캐패시터의 플레이트전극과 배선용 콘택플러그간 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 크기도 점점 작아지고 있고, 이에 따라, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터의 폭(width) 또한 작아지고 있다. 상기 캐패시터는 스토리지전극(storage node)과 플레이트전극(plate node) 사이에 유전체(dielectric)막이 개재된 구조로서, 이러한 구조를 갖는 캐패시터의 저장용량(캐패시턴스)은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된 다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 한계가 있기 때문에, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 전극 표면적을 증가시키기 위한 방법으로는 스토리지전극을 오목(concave) 또는 실린더(cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 오목형 또는 실린더형 스토리전전극의 높이를 증가시킬수록 더 큰 전극 표면적을 얻을 수 있다.
이하에서는 상기 오목형 또는 실린더형 스토리지전극 중에서 오목형 스토리지전극을 갖는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a 내지 도 1e는 종래의 오목형 스토리지전극을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀영역(C)과 주변회로영역(P)으로 구획되고, 게이트(110)와 비트라인(120) 등 소정의 하부구조물들이 구비된 반도체 기판(100)을 마련한다. 여기서, 상기 셀영역(C)은 캐패시터 형성 영역(CPR)과 배선용 콘택 형성 영역(MCR)으로 구분된다. 그리고, 상기 배선용 콘택 형성 영역(MCR)에 형성된 비트라인(120)은 식각정지용 더미(dummy) 비트라인이다.
한편, 미설명된 도면부호 115은 제1절연막을, 117는 랜딩플러그를, 125는 제2절연막을, 그리고 127는 스토리지노드용 콘택플러그를 각각 나타낸다.
다음으로, 상기 기판 결과물 상에 제3절연막(135)을 형성한 후, 상기 제3절연막(135)을 식각하여 셀영역(C)의 스토리지노드용 콘택플러그(127)를 노출시키는 스토리지노드용 홀(SH)을 형성한다. 이어서, 상기 스토리지노드용 홀(SH) 표면 및 제3절연막(135) 상에 스토리지노드용 제1도전막(140)을 형성한다.
도 1b를 참조하면, 상기 제3절연막(135) 상에 형성된 제1도전막(140) 부분을 선택적으로 제거하여 스토리지노드용 홀(SH) 표면 상에 서로 분리된 오목형 스토리지전극(SN)들을 형성한다.
도 1c를 참조하면, 상기 스토리지전극(SN)을 포함한 제3절연막(135) 전면 상에 유전막(DL)과 플레이트전극(PN)을 차례로 형성한 후, 상기 주변회로영역(P) 상에 형성된 플레이트전극(PN)과 유전막(DL)을 식각하여 캐패시터 형성 영역(CPR) 상에 오목형 스토리지전극(SN)을 갖는 캐패시터(CP)를 형성한다.
도 1d를 참조하면, 상기 캐패시터(CP)가 형성된 기판 결과물의 전면 상에 층간절연막(145)을 형성하고, 상기 층간절연막(145) 상에 셀영역(C) 및 주변회로영역(P)의 콘택 형성 영역을 노출시키는 마스크패턴(150)을 형성한다.
그런 다음, 상기 마스크패턴(150)을 식각마스크로 사용해서 상기 배선용 콘택 형성 영역(MCR)의 층간절연막(145)과 플레이트전극(PN) 등을 식각하여 플레이트전극(PN)을 노출시키는 제1콘택홀(H1)을 형성함과 아울러, 상기 주변회로영역(P)의 층간절연막(145)과 제3절연막(135) 및 제2절연막(125)을 식각하여 비트라인(120)을 노출시키는 제2콘택홀(H2)을 형성한다. 여기서, 상기 제1콘택홀(H1) 부분에서는 도시된 바와 같이 유전막(DL) 및 제3절연막(135) 까지 식각될 수 있다.
도 1e를 참조하면, 마스크패턴을 제거한 상태에서, 상기 제1 및 제2콘택홀(H1, H2)를 매립하도록 결과물 전면 상에 텅스텐과 같은 플러그용 제2도전막을 증 착한 후, 상기 플러그용 제2도전막을 전면 식각하여 제1콘택홀(H1) 내에 제1콘택플러그(147a)를 형성함과 아울러 제2콘택홀(H2) 내에 제2콘택플러그(147b)를 형성한다. 여기서, 상기 제1 및 제2콘택플러그(147a, 147b)는 통상 메탈1 콘택(M1C)이라 부르며, 상기 메탈1 콘택은 게이트(110), 비트라인(120) 및 플레이트전극(PN) 등과 후속의 금속배선을 연결하는 전기적 연결 통로가 된다.
다음으로, 상기 결과물 전면 상에 알루미늄과 같은 금속배선용 제3도전막을 증착하고, 상기 금속배선용 제3도전막을 배선 형태로 식각하여 제1 및 제2콘택플러그(147a, 147b)와 접하는 금속배선(160)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에서는 제1콘택홀(H1)과 제2콘택홀(H2)을 형성하기위한 식각 공정을 동시에 수행하는데, 상기 제2콘택홀(H2)에 의해 노출되어야 하는 비트라인(120)이 제1콘택홀(H1)에 의해 노출되어야 하는 플레이트전극(PN) 보다 상대적으로 매우 낮은 위치에 형성되어 있으므로, 제1콘택홀(H1) 영역에서는 과도 시각(over-etch)이 이루어질 수 있다.
즉, 제1콘택홀(H1) 형성을 위한 식각시, 상기 식각 공정이 플레이트전극(PN)에서 정지되지 못하고, 그 아래의 유전막(DL) 및 상당 두께의 제3절연막(135) 부분까지 식각될 수 있다.
만약, 상기 제1콘택홀(H1) 형성시 유전막(DL)과 제3절연막(135)이 식각되지 않고 플레이트전극(PN)의 일부 두께 까지만 식각된다면, 플레이트전극(PN)의 측면 뿐만 아니라 그 저면부 까지도 제1콘택홀(H1)에 의해 노출되어, 이후 제1콘택플러그(147a)와 콘택될 것이다. 그러나, 종래 기술에서는, 앞서 설명한 이유로 인해, 상기 제1콘택홀(H1) 형성시 유전막(DL)과 제3절연막(135)이 과도 식각되어 플레이트전극(PN)의 측면만이 제1콘택플러그(147a)와 콘택될 수 있다.
이와 같이, 플레이트전극(PN)과 제1콘택플러그(147a)간 콘택 면적이 제한적이기 때문에 플레이트전극(PN)과 제1콘택플러그(147a)간 콘택 저항이 증가하고, 이에 따라, 배선의 신뢰성 및 소자의 동작 특성이 열화된다.
최근 반도체 소자의 고집적화로 콘택플러그 및 배선의 폭이 더욱 감소되고 있는 추세에서 상기한 플레이트전극(PN)과 제1콘택플러그(147a)간 콘택 저항 증가 문제는 무시할 수 없는 문제로 부각되고 있다.
또한, 전술한 종래 기술에서는 제1콘택홀(H1) 형성시 제2절연막(125) 부분까지 식각되는 것을 방지하기 위해, 일반적으로 배선용 콘택 형성 영역(MCR)에도, 도 1a 내지 도 1e에 도시된 바와 같이, 식각정지용 더미(dummy) 비트라인(120)을 형성하고 있는데, 이와 같은, 더미(dummy) 비트라인(120)을 별도로 형성해 주어야 하기 때문에 비트라인(120) 형성시 공정 마진이 감소한다는 문제가 있다.
부가해서, 종래 기술에서는 제1콘택홀(H1) 형성시 플레이트전극(PN)이 관통되는 경우와 관통되지 않는 경우가 혼재되어 나타나기도 하는데, 이 경우, 콘택 저항의 균일성이 나빠진다는 문제점이 부수적으로 발생한다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출 된 것으로서, 오목형의 스토리지전극을 갖는 반도체 소자를 형성함에 있어서 캐패시터의 플레이트전극과 배선용 콘택플러그간 콘택 특성을 개선할 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 주변회로영역으로 구획되고, 상기 각 영역에 하부도전층이 형성된 반도체 기판을 마련하는 단계; 하부도전층을 덮도록 기판 전면 상에 절연막을 형성하는 단계; 셀영역의 절연막 부분을 식각하여 스토리지전극용 홀을 형성하는 단계; 스토리지전극용 홀 표면 상에 스토리지전극을 형성하는 단계; 스토리지전극 및 절연막 상에 유전막과 플레이트전극을 차례로 형성하여 셀영역에 오목형 캐패시터를 형성하는 단계; 주변회로영역에 형성된 플레이트전극과 유전막 부분을 제거하는 단계; 캐패시터를 덮도록 절연막 상에 층간절연막을 형성하는 단계; 층간절연막 상에 셀영역 및 주변회로영역의 콘택 형성 영역을 각각 노출시키는 개구부를 갖되, 셀영역 개구부가 주변회로영역 개구부 보다 큰 크기를 갖는 마스크패턴을 형성하는 단계; 마스크패턴을 식각마스크로 이용해서 셀영역의 층간절연막을 식각하여 플레이트전극을 노출시키는 제1콘택홀을 형성함과 아울러 주변회로영역의 층간절연막과 절연막을 식각하여 하부도전층을 노출시키는 제2콘택홀을 형성하는 단계; 마스크패턴을 제거하는 단계; 및 제1 및 제2콘택홀 내에 도전막을 매립하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 마스크패턴은 셀영역에서는 바(bar) 타입 개구부를 갖고, 주변 회로영역에서는 홀(hole) 타입 개구부를 갖도록 형성한다.
또한, 상기 바(bar) 타입 개구부는 그의 단축이 홀(hole) 타입 개구부 지름의 1.2∼3배의 길이를 갖고, 그의 장축이 상기 단축의 2∼5배의 길이를 갖도록 형성한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략히 설명하도록 한다.
본 발명은 메탈1 콘택(M1C) 형성을 위한 식각시 콘택홀의 크기와 모양에 따라서 식각 정도가 달라지는 특성(reverse micro loading effect)을 활용한다.
즉, 본 발명은 메탈1 콘택(M1C) 형성을 위한 식각시 셀영역 개구부가 주변회로영역 개구부 보다 큰 마스크패턴을 사용한다. 종래에는 셀영역 및 주변회로영역에서 같은 크기의 홀(hole) 타입의 개구부를 갖는 마스크패턴을 사용하였지만, 본 발명에서는 주변회로영역에서는 홀(hole) 타입의 개구부를 갖고, 셀영역에서는 상기 주변회로영역의 개구부 보타 큰 크기를 갖는 바(bar) 타입의 개구부를 갖는 마스크패턴을 사용하는 것이다.
이 경우, 메탈1 콘택(M1C) 형성을 위한 식각시 주변회로영역에서는 종래와 동일한 식각 특성이 유지되고, 셀영역에서는 과도 식각이 방지되어 플레이트전극이 관통되지 않는다. 아울러 플레이트전극의 노출 면적이 증가하여 플레이트전극과 콘택플러그간 콘택 면적이 증가한다.
그러므로, 본 발명은 플레이트전극과 콘택플러그간의 콘택 저항을 낮출 수 있음은 물론 저항의 균일성을 용이하게 확보할 수 있어서, 배선의 신뢰성 및 소자의 동작 특성을 개선할 수 있다.
또한, 본 발명에서는 메탈1 콘택(M1C) 형성시 플레이트전극이 관통되는 현상이 방지할 수 있으므로, 종래와 같이 식각정지용 더미(dummy) 비트라인을 별도로 형성할 필요가 없어서 비트라인 형성시 공정 마진이 개선된다.
자세하게, 도 2a 내지 도 2e를 참조하여, 본 발명의 실시예에 따른 오목형 스토리지전극을 갖는 반도체 소자의 제조방법을 설명하도록 한다. 여기서, 도 2a 부터 도 2c 까지의 공정은 종래 기술과 동일하다.
도 2a를 참조하면, 셀영역(C)과 주변회로영역(P)으로 구획되고, 게이트(210)와 비트라인(220) 등 소정의 하부구조물들이 구비된 반도체 기판(200)을 마련한다. 여기서, 상기 셀영역(C)은 캐패시터 형성 영역(CPR)과 배선용 콘택 형성 영역(MCR)으로 구분된다. 이때, 본 발명에서는 종래와 달리 배선용 콘택 형성 영역(MCR)에 식각정지용 더미(dummy) 비트라인을 형성하지 않는다.
한편, 미설명된 도면부호 215은 제1절연막을, 217는 랜딩플러그를, 225는 제2절연막을, 그리고 227는 스토리지노드용 콘택플러그를 각각 나타낸다.
다음으로, 상기 기판 결과물 상에 제3절연막(235)을 형성한 후, 상기 제3막(235)을 식각하여 셀영역(C)의 스토리지노드용 콘택플러그(227)를 노출시키는 스토리지노드용 홀(SH)을 형성한다. 이어서, 상기 스토리지노드용 홀(SH) 표면 및 제3절연막(235) 상에 TiN막과 같은 스토리지노드용 제1도전막(240)을 형성한다.
도 2b를 참조하면, 상기 제3절연막(235) 상에 형성된 제1도전막(240) 부분을 선택적으로 제거하여 스토리지노드용 홀(SH) 표면 상에 서로 분리된 오목형 스토리지전극(SN)들을 형성한다.
도 2c를 참조하면, 상기 스토리지전극(SN)을 포함한 제3절연막(235) 전면 상에 유전막(DL)과 플레이트전극(PN)을 차례로 형성한 후, 상기 주변회로영역(P) 상에 형성된 플레이트전극(PN)과 유전막(DL)을 식각하여 캐패시터 형성 영역(CPR) 상에 오목형 스토리지전극(SN)을 갖는 캐패시터(CP)를 형성한다. 여기서, 상기 플레이트전극(PN)은 폴리실리콘막 단일층으로 형성할 수도 있고, TiN막과 폴리실리콘막의 적층막으로 형성할 수도 있다.
도 2d를 참조하면, 상기 캐패시터(CP)가 형성된 기판 결과물의 전면 상에 층간절연막(245)을 형성하고, 상기 층간절연막(245) 상에 셀영역(C) 및 주변회로영역(P)의 콘택 형성 영역을 노출시키되, 셀영역(C)의 개구부가 주변회로영역(P)의 개구부 보다 큰 마스크패턴(250)을 형성한다.
도 3은 도 2d에서 사용한 본 발명의 마스크패턴(250)의 평면도로서, 이를 참조하면, 상기 마스크패턴(250)은 셀영역(C)에서는 바(bar) 타입 개구부를 갖고, 주변회로영역(P)에서는 홀(hole) 타입 개구부를 갖는데, 이때, 상기 바(bar) 타입 개구부는 그의 단축이 홀(hole) 타입 개구부 지름의 적어도 1.2배 이상의 길이, 보다 구체적으로 1.2∼3배의 길이를 갖고, 그의 장축이 상기 단축의 적어도 2배 이상의 길이, 보다 구체적으로 2∼5배의 길이를 갖도록 형성하는 것이 바람직하다.
한편, 도 4는 종래 기술의 도면인 도 1d에서 이용된 마스크패턴(150)의 평면 도로서, 도 3과 도 4를 비교하면, 종래 기술 및 본 발명에서의 마스크패턴의 차이를 보다 잘 알 수 있다. 본 발명의 마스크패턴(250)은 주변회로영역(P)에서는 종래와 동일한 모양 및 크기의 개구부를 갖지만, 셀영역(C)에서는 종래의 그것 보다 크기가 큰 바(bar) 타입의 개구부를 갖는다.
다음으로, 상기 마스크패턴(250)을 식각마스크로 사용해서 상기 배선용 콘택 형성 영역(MCR)의 층간절연막(245)과 일부 두께의 플레이트전극(PN)을 식각하여 플레이트전극(PN)의 측면 및 저면을 노출시키는 제1콘택홀(H1')을 형성함과 아울러, 상기 주변회로영역(P)의 층간절연막(245)과 제3절연막(235) 및 제2절연막(225)을 식각하여 비트라인(220)을 노출시키는 제2콘택홀(H2')을 형성한다.
도 2e를 참조하면, 마스크패턴을 제거한 상태에서, 상기 제1 및 제2콘택홀(H1', H2')를 매립하도록 결과물 전면 상에 텅스텐과 같은 플러그용 제2도전막을 증착한 후, 상기 플러그용 제2도전막을 전면 식각하여 제1콘택홀(H1') 내에 제1콘택플러그(247a)를 형성함과 아울러 제2콘택홀(H2') 내에 제2콘택플러그(247b)를 형성한다.
다음으로, 상기 결과물 전면 상에 알루미늄과 같은 금속배선용 제3도전막을 증착하고, 상기 금속배선용 제3도전막을 배선 형태로 식각하여 제1 및 제2콘택플러그(247a, 247b)와 각각 접하는 금속배선(260)을 형성한다.
도 5는 본 발명과 종래 기술의 차이를 설명하기 위한 반도체 소자의 단면사진으로서, 이를 참조하면, 앞서 설명한 바와 같이, 종래 기술에서는 플레이트전극(PN)이 관통되지만 본 발명에서는 플레이트전극(PN)이 관통되지 않음을 확인할 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 단순히 마스크패턴의 모양을 변경하는 매우 간단한 방법으로 셀영역(C)의 배선용 콘택 형성시 플레이트전극(PN)이 관통되는 현상을 방지하여, 플레이트전극(PN)과 콘택플러그 간의 안정적이고 균일한 저항 특성을 확보할 수 있다. 그러므로, 본 발명은 추가적인 공정 비용 발생 없이 플레이트전극(PN)과 배선용 콘택플러그간 콘택 저항을 감소시키고 그 균일성을 향상시켜, 배선의 신뢰성 및 소자의 동작 특성이 개선된다.
또한, 본 발명의 방법에 따르면, 더미(dummy) 비트라인을 별도로 형성할 필요가 없으므로 더미(dummy) 비트라인 형성에 따른 공정 마진 감소 문제를 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 오목형 스토리지전극을 갖는 반도체 소자를 제조함에 있어서, 셀영역 및 주변회로영역의 메탈1 콘택(M1C) 형성을 위한 식각시 셀영역 개구부가 주변회로영역 개구부 보다 큰 식각마스크를 사용함으로써, 셀영역에 서 플레이트전극이 관통되어 그 하부막들이 과도 식각되는 현상을 방지할 수 있다. 따라서, 본 발명은 플레이트전극이 관통됨에 따른 저항의 증가 및 불균일성 문제를 억제하여 배선의 신뢰성 및 소자의 동작 특성을 개선할 수 있다.
또한, 본 발명은 단순히 식각마스크의 패턴을 변경하는 매우 간단한 방법으로 셀영역의 배선용 콘택 형성시 플레이트전극이 관통되는 현상을 방지할 수 있으므로, 추가적인 공정 비용 발생 없이 매우 용이하게 적용할 수 있다는 잇점이 있다.
부가해서, 본 발명은 셀영역의 배선용 콘택 형성 영역에 식각정지용 더미(dummy) 비트라인을 별도로 형성할 필요가 없으므로 더미(dummy) 비트라인 형성에 따른 공정 마진 감소 문제를 개선할 수 있다.

Claims (3)

  1. 셀영역과 주변회로영역으로 구획되고, 상기 각 영역에 하부도전층이 형성된 반도체 기판을 마련하는 단계;
    상기 하부도전층을 덮도록 기판 전면 상에 절연막을 형성하는 단계;
    상기 셀영역의 절연막 부분을 식각하여 스토리지전극용 홀을 형성하는 단계;
    상기 스토리지전극용 홀 표면 상에 스토리지전극을 형성하는 단계;
    상기 스토리지전극 및 절연막 상에 유전막과 플레이트전극을 차례로 형성하여 셀영역에 오목형 캐패시터를 형성하는 단계;
    상기 주변회로영역에 형성된 플레이트전극과 유전막 부분을 제거하는 단계;
    상기 캐패시터를 덮도록 절연막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 셀영역 및 주변회로영역의 콘택 형성 영역을 각각 노출시키는 개구부를 갖되, 셀영역 개구부가 주변회로영역 개구부 보다 큰 크기를 갖는 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각마스크로 이용해서 셀영역의 층간절연막을 식각하여 플레이트전극을 노출시키는 제1콘택홀을 형성함과 아울러 주변회로영역의 층간절연막과 절연막을 식각하여 하부도전층을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 마스크패턴을 제거하는 단계; 및
    상기 제1 및 제2콘택홀 내에 도전막을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 마스크패턴은 셀영역에서는 바(bar) 타입 개구부를 갖고, 주변회로영역에서는 홀(hole) 타입 개구부를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 바(bar) 타입 개구부는 그의 단축이 홀(hole) 타입 개구부 지름의 1.2∼3배의 길이를 갖고, 그의 장축이 상기 단축의 2∼5배의 길이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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