KR20090103058A - 반도체 소자 및 이의 제조 방법 - Google Patents
반도체 소자 및 이의 제조 방법Info
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판에 접합 영역 및 금속 영역을 형성하는 단계와, 상기 접합 영역 및 금속 영역을 포함하는 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 접합 영역 및 금속 영역이 노출되는 콘택홀을 형성하는 단계와, 노출되는 상기 접합 영역 및 상기 금속 영역 상에 보조 도전막을 형성하는 단계, 및 상기 보조 도전막을 포함한 상기 콘택홀 내부를 도전 물질로 채워 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자 및 이의 제조 방법을 개시한다.
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 폴리 플러그를 이용하여 금속 배선 또는 금속 게이트와 연결되는 콘택을 형성하는 반도체 소자의 콘택 및 이의 형성 방법에 관한 것이다.
일반적으로, 디램(dynamic random access memory)은 필드 산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고 그 소자형성영역에 모스 트랜지스터를 제조한 후, 모스 트랜지스터의 드레인에 저속되는 캐패시터를 형성함과 아울러 모스 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터 및 페리 트랜지스터를 포함하여 구성된다.
특히, 트랜지스터 및 캐패시터 제조시에 스토리지 노드 콘택, 비트라인 콘택, 랜딩플러그 콘택 등 콘택 형성 공정이 매우 다양해 졌으며, 콘택 형성 공정은 하부 구조물과 상부 구조물을 연결하기 위한 수단으로서 반도체 장치의 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 제조 공정에서 가장 중요한 위치를 점유하고 있다.
일반적으로, 하나의 웨이퍼에 반도체 소자를 제조함에 있어 동일 공정으로 다수의 콘택홀을 형성하고, 다수의 콘택홀에 콘택 플러그를 형성하는 경우가 있다. 예를 들어, 플래시 메모리의 랜딩 플러그와 메모리 셀의 게이트 패턴과 연결되는 금속 패드 상에 형성되는 콘택 플러그를 동시에 형성할 수 있다.
그러나 일반적으로 금속 패드로 사용되는 텅스텐막은 후속 콘택 플러그를 폴리 플러그로 형성할 경우 접촉면 부분에서 저항이 증가하게 된다. 이는 일반적으로 폴리 실리콘은 텅스텐과 접촉하면 실리사이드(silicide)가 발생되기 어려워 폴리 플러그와 텅스텐막 사이의 계면 저항이 증가하게 된다.
이를 방지하기 위하여 콘택 플러그를 금속 물질 예를 들어 텅스텐을 이용하여 형성할 수 있다.
도 1은 텅스텐을 이용하여 콘택 플러그를 형성할 경우의 문제점을 나타내는 소자의 사진이다.
도 1을 참조하면, 반도체 소자의 디자인 룰이 점차 감소함에 따라 점차 작은 피치의 콘택홀이 사용되며, 이에 따라 콘택홀을 텅스텐으로 매립하여 콘택 플러그를 형성할 경우 콘택 플러그 내에 심(seam)이 발생할 수 있고, 후속 세정 공정시 심 내부로 과수를 포함한 슬러리(slurry)가 유입되어 텅스텐이 부식되는 불량이 발생할 수 있다.
이는 소자의 콘택 플러그의 저항을 증가시키고, 심할 경우 콘택 플러그를 통한 신호 전달이 되지 않아 소자의 불량을 유발한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판 및 금속 패드(또는 금속 배선)가 노출되는 콘택홀을 형성한 후, 콘택홀 저면에 폴리 실리콘과 접촉시 실리사이드가 발생하기 쉽도록 금속 보조막을 형성하고, 후속 콘택홀을 폴리 실리콘막으로 채워 콘택을 형성함으로써, 저항이 낮고 소자의 불량률이 감소하는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자는 반도체 기판에 형성된 금속 영역과, 상기 금속 영역이 노출되는 콘택홀과, 상기 콘택홀 저면의 상기 금속 영역상에 형성된 보조 도전막, 및 상기 콘택홀 내에 상기 보조 도전막 상에 형성된 콘택 플러그를 포함한다.
상기 금속 영역은 텅스텐이며, 상기 보조 도전막은 니켈 또는 코발트이다. 상기 콘택 플러그는 폴리 실리콘이다.
상기 콘택 플러그와 상기 보조 도전막의 계면에 형성된 실리사이드막을 더 포함한다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판에 접합 영역 및 금속 영역을 형성하는 단계와, 상기 접합 영역 및 금속 영역을 포함하는 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 접합 영역 및 금속 영역이 노출되는 콘택홀을 형성하는 단계와, 노출되는 상기 접합 영역 및 상기 금속 영역 상에 보조 도전막을 형성하는 단계, 및 상기 보조 도전막을 포함한 상기 콘택홀 내부를 도전 물질로 채워 콘택 플러그를 형성하는 단계를 포함한다.
상기 금속 영역은 텅스텐으로 형성하며, 상기 보조 도전막은 니켈 또는 텅스텐으로 형성한다. 상기 보조 도전막은 스퍼터링, CVD, 및 ALD 증착 방식을 단독 또는 혼합하여 공정 방법을 이용하여 형성한다. 상기 콘택 플러그는 폴리 실리콘막을 이용하여 형성한다.
상기 콘택 플러그를 형성하는 단계 이후, 상기 보조 도전막과 상기 콘택 플러그 계면에 실리사이드막을 형성하기 위하여 급속 열처리 공정을 실시하는 단계를 더 포함한다.
본 발명의 일실시 예에 따르면, 반도체 기판 및 금속 패드(또는 금속 배선)가 노출되는 콘택홀을 형성한 후, 콘택홀 저면에 폴리 실리콘과 접촉시 실리사이드가 발생하기 쉽도록 금속 보조막을 형성하고, 후속 콘택홀을 폴리 실리콘막으로 채워 콘택을 형성함으로써, 저항이 낮고 소자의 불량률이 감소하는 콘택을 형성할 수 있다.
도 1은 텅스텐을 이용하여 콘택 플러그를 형성할 경우의 문제점을 나타내는 소자의 사진이다.
도 2 내지 도 4는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 접합 영역
102 : 금속 영역 103 : 절연막
104, 105 : 제1 및 제2 절연막
106 : 보조 도전막 107, 108 : 콘택 플러그
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 4는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100)에 이온 주입 공정을 실시하여 접합 영역(101)을 형성한다. 접합 영역은 소자의 드레인 또는 소스 영역인 것이 바람직하다. 이 후,반도체 기판(100) 상에 금속 영역(102)을 형성한다. 금속 영역(102)은 반도체 소자의 금속 게이트 또는 금속 게이트와 연결된 금속 패드인 것이 바람직하다. 금속 영역(102)은 텅스텐으로 형성하는 것이 바람직하다.
이 후, 접합 영역(101) 및 금속 영역(102)을 포함한 전체 구조 상에 절연막(103)을 형성한다. 절연막(103)은 산화막으로 형성하는 것이 바람직하다.
도 3을 참조하면, 식각 공정을 실시하여 접합 영역(101)이 노출되는 제1 콘택홀(104) 및 금속 영역(102)이 노출되는 제2 콘택홀(105)을 형성한다.
이 후, 제1 및 제2 콘택홀(104, 105)을 포함한 전체 구조 상에 보조 도전막(106)을 형성한다. 바람직하게는 제1 및 제2 콘택홀(104, 105)의 저면 즉, 노출되는 접합 영역(101) 및 금속 영역(102) 상에 보조 도전막(106)을 형성하는 것이 바람직하다.
보조 도전막(106)은 니켈 또는 코발트로 형성하는 것이 바람직하다. 보조 도전막(106)은 스퍼터링, CVD, 및 ALD 증착 방식을 단독 또는 혼합하여 공정 방법을 이용하여 형성하는 것이 바람직하다.
도 4를 참조하면, 제1 및 제2 콘택홀 저면에 형성된 보조 도전막(106)을 포함한 전체 구조 상에 도전물질을 채운 후 절연막(103)이 노출되도록 식각하여 콘택 플러그(107, 108)를 형성한다. 콘택 플러그(107, 108)는 폴리 실리콘으로 형성하는 것이 바람직하다. 보조 도전막(106)은 니켈 또는 코발트로 형성되어 폴리 실리콘막과 접촉하게 되면 NiSix 또는 CoSix로 변환되어 실리사이드화 된다. 이로 인하여 콘택 플러그(107, 108)를 폴리 플러그로 형성하여도 저항의 증가없이 금속 영역(102) 상에 형성할 수 있다.
이 후, 급속 열처리 공정을 실시하여 보조 도전막(106)의 실리사이드화를 최적화시키는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
Claims (11)
- 반도체 기판에 형성된 금속 영역;상기 금속 영역이 노출되는 콘택홀;상기 콘택홀 저면의 상기 금속 영역상에 형성된 보조 도전막; 및상기 콘택홀 내에 상기 보조 도전막 상에 형성된 콘택 플러그를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 금속 영역은 텅스텐인 반도체 소자.
- 제 1 항에 있어서,상기 보조 도전막은 니켈 또는 코발트인 반도체 소자.
- 제 1 항에 있어서,상기 콘택 플러그는 폴리 실리콘인 반도체 소자.
- 제 1 항에 있어서,상기 콘택 플러그와 상기 보조 도전막의 계면에 형성된 실리사이드막을 더 포함하는 반도체 소자.
- 반도체 기판에 접합 영역 및 금속 영역을 형성하는 단계;상기 접합 영역 및 금속 영역을 포함하는 전체 구조 상에 절연막을 형성하는 단계;상기 절연막을 식각하여 상기 접합 영역 및 금속 영역이 노출되는 콘택홀을 형성하는 단계;노출되는 상기 접합 영역 및 상기 금속 영역 상에 보조 도전막을 형성하는 단계; 및상기 보조 도전막을 포함한 상기 콘택홀 내부를 도전 물질로 채워 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 금속 영역은 텅스텐으로 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 보조 도전막은 니켈 또는 텅스텐으로 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 보조 도전막은 스퍼터링, CVD, 및 ALD 증착 방식을 단독 또는 혼합하여 공정 방법을 이용하여 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 콘택 플러그는 폴리 실리콘막을 이용하여 형성하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 콘택 플러그를 형성하는 단계 이후, 상기 보조 도전막과 상기 콘택 플러그 계면에 실리사이드막을 형성하기 위하여 급속 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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Cited By (2)
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2008
- 2008-03-27 KR KR1020080028402A patent/KR20090103058A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |