JP2013187398A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】従来のＤＲＡＭとＬｏｇｉｃ回路を混載した半導体装置の製造方法は、
シリンダー型蓄積容量の表面積を大きくするためにシリンダーのアスペクト比を大きくするとＬｏｇｉｃ回路のメタル配線層とトランジスタを接続するコンタクトのアスペクト比が大きくなりすぎてＬｏｇｉｃ回路の速度が低下し、歩留まりも悪化する。
【解決手段】
Ｌｏｇｉｃ回路のメタル配線層形成と同時に容量素子形成箇所にダミープラグ層を形成し、このダミープラグ層を除去して形成された凹部に前記容量素子を形成する工程を有するものである。
【選択図】図２

Description

本発明は、半導体装置に関し、特にスタック型容量素子を有するＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）タイプのＤＲＡＭとＬｏｇｉｃ回路を混載した半導体装置に関連する。

ＤＲＡＭとＬｏｇｉｃ回路を混載した半導体装置(以下ＤＲＡＭ混載Ｌｏｇｉｃと称する)におけるＤＲＡＭの容量素子は一般的にはＴｒの上に形成される３次元構造をしており、蓄積容量の電極をシリンダー形状で形成するため、シリンダー型蓄積容量と呼ばれる。

このシリンダー型蓄積容量の表面積を大きくするためにはシリンダーのアスペクト比を大きくするのが効果的であるが、通常ＤＲＡＭのシリンダー型蓄積容量はメタル層などから成る配線層より下側の層に形成されているため、配線層とトランジスタを接続するコンタクトのアスペクト比が大きくなりすぎてＬｏｇｉｃ回路の速度が低下し、歩留まりも悪化する。

このため、例えば、特開２００７−２０１１０１号公報（特許文献１）の図１６に示すような、配線層が形成される層間絶縁膜にＤＲＡＭのシリンダー型容量を埋め込む（形成する）技術が知られている。

特開２００７−２０１１０１号公報

前記した特開２００７−２０１１０１号公報の技術は、同公報の図１７に記
載されるように、複数の層間絶縁膜にシリンダー型容量（ＭＩＭ容量）を埋め込むためにアスペクト比の高い開口部を形成しなければならないため、プロセス世代が進むにつれてこの容量形成のための開口部を精度良く加工することが困難となる。

従って、高いアスペクト比の加工をしなくても容易に十分な表面積を有するシリンダー型容量（ＭＩＭ容量）を有するＤＲＡＭ混載Ｌｏｇｉｃを得ることができる新規な半導体装置及びその製造方法が要求される。

その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば下記の通りである。

１つの実施の形態による半導体装置の製造方法は、Ｌｏｇｉｃ回路のメタル配線層形成と同時に容量素子形成箇所にダミープラグ層を形成し、このダミープラグ層を除去して形成された凹部に前記容量素子を形成する工程を有するものである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、層間絶縁膜への金属から成るダミープラグ層の形成およびその除去を行うことにより、低アスペクト比の開口部を形成することができ、高いアスペクト比の加工をしなくても容易に十分な表面積を有するＭＩＭ容量を形成することができる。

実施の形態１に係わる半導体装置の断面を示す断面図である。 実施の形態１に係わる半導体装置の製造方法を示す工程断面図である。 図２に続く半導体装置の製造方法を示す工程断面図である。 図３に続く半導体装置の製造方法を示す工程断面図である。 図４に続く半導体装置の製造方法を示す工程断面図である。 図５に続く半導体装置の製造方法を示す工程断面図である。 図６に続く半導体装置の製造方法を示す工程断面図である。 図７に続く半導体装置の製造方法を示す工程断面図である。 図８に続く半導体装置の製造方法を示す工程断面図である。 図９に続く半導体装置の製造方法を示す工程断面図である。 図１０に続く半導体装置の製造方法を示す工程断面図である。 図１１に続く半導体装置の製造方法を示す工程断面図である。 図１２に続く半導体装置の製造方法を示す工程断面図である。 図１３に続く半導体装置の製造方法を示す工程断面図である。 図１４に続く半導体装置の製造方法を示す工程断面図である。 図１５に続く半導体装置の製造方法を示す工程断面図である。 図１６に続く半導体装置の製造方法を示す工程断面図である。 図１７に続く半導体装置の製造方法を示す工程断面図である。 図１８に続く半導体装置の製造方法を示す工程断面図である。 図１９に続く半導体装置の製造方法を示す工程断面図である。 図２０に続く半導体装置の製造方法を示す工程断面図である。 実施の形態２に係わる半導体装置の断面を示す断面図である。 実施の形態２に係わる半導体装置の製造方法を示す工程断面図である。 図２３に続く半導体装置の製造方法を示す工程断面図である。 図２４に続く半導体装置の製造方法を示す工程断面図である。 図２５に続く半導体装置の製造方法を示す工程断面図である。 図２６に続く半導体装置の製造方法を示す工程断面図である。 実施の形態３に係わる半導体装置の断面を示す断面図である。 実施の形態３に係わる半導体装置の製造方法を示す工程断面図である。 図２９に続く半導体装置の製造方法を示す工程断面図である。 図３０に続く半導体装置の製造方法を示す工程断面図である。 図３１に続く半導体装置の製造方法を示す工程断面図である。 図３２に続く半導体装置の製造方法を示す工程断面図である。

以下、図面を参照して実施の形態を詳細に説明する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。ただし、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除く。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、実質的にその形状等に近似または類似するもの等を含むものとする。ただし、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除く。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は原則省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

１．実施の形態１
図１は実施の形態１に係わるＤＲＡＭ混載Ｌｏｇｉｃの半導体装置の断面を示す断面図である。

同図に示すようにＬｏｇｉｃ領域にはＬｏｇｉｃ回路のためのＭＯＳ型素子のゲート電極４、ゲート酸化膜３、サイドウォール５、拡散層６、シリサイド層７が形成されている。

そして、このＭＯＳ型素子の上方には金属配線である第１銅配線１６、第２銅配線２６、第３銅配線４２及びこれら各層のバリアメタル層１７、２５、４１が形成されている。これら各層は、第１層間絶縁膜１３、第２層間絶縁膜１９、第３層間絶縁膜２９の各層間絶縁膜中に埋め込まれるように形成されている。

そして、例えばタングステン等の金属からなるロジック部コンタクトプラグ１１ｂによって前記第１銅配線１６と拡散層６とを接続する構造となっている。

又、ＤＲＡＭ領域には、下部電極３４、容量絶縁膜３５、上部電極３６、電位制御用配線４３、その下のバリア膜４１からなるシリンダー型のＭＩＭ容量部３８が形成されている。上部電極３６への電位供給は、前記電位制御用配線４３によって行われる。

そして、このＭＩＭ容量部３８の下部電極３４はＴｉＮ膜の電極が用いられ、かつ例えばタングステン等の金属からなるＤＲＡＭ容量コンタクトプラグ１１ａにより拡散層６に接続されている。

上部電極３６はＴｉＮ等の電極が用いられ、電位制御用配線４３はＣｕである。またＤＲＡＭ容量コンタクトプラグ１１ａやロジック部コンタクトプラグ１１ｂは前記したように例えばタングステンなどが用いられる。

次に本実施の形態１の半導体装置の製造方法を図２から図２１に基づき説明する。

図２には半導体基板１上にＳｉＯ_２膜からなる層間絶縁膜８−１、８−２を有し、その中には前記したようにＤＲＡＭ容量コンタクトプラグ１１ａ、ロジック部コンタクトプラグ１１ｂが形成されている。そして、これらプラグ１１ａ、１１ｂ、層間絶縁膜８−１、８−２上にＳｉＮ膜またはＳｉＣＮ膜からなる第１配線用のエッチングストッパー膜１２及び第１層間絶縁膜１３を形成する。

次に図３に示すようにＤＲＡＭのＭＩＭ容量素子３８とＤＲＡＭ容量コンタクトプラグ１１ａを接続するための開口領域１４を形成する。開口領域１４は前記第1配線用エッチングストッパー膜１２が露出しないように、第１層間絶縁膜１３の途中で止まって形成する。

そして、図４に示すように第１銅配線１６を形成するための配線埋め込み溝１５を第１層間絶縁膜１３に形成する。

次に、図５に示すように、前記開口領域１４に金属からなる第１のダミー銅プラグ１６´と第１のダミーバリア層１７´を、前記配線埋め込み溝１５に金属配線である第１銅配線１６とバリアメタル層１７をそれぞれ形成する。

続いて図６に示すように、前記第１のダミー銅プラグ１６´、第１銅配線１６、第１層間絶縁膜１３上にエッチングストッパー膜１８と第２層間絶縁膜１９を形成し、この第２層間絶縁膜１９にＤＲＡＭ容量形成用の開口部２０と第１スルーホール形成用の開口部２１を同時に形成する。

そして、図７に記載するように、第２配線形成用の溝２２を形成し、開口部２０、２１の底に露出しているストッパー膜１８をエッチバックしてＤＲＡＭ容量形成用の開口部２３と第１スルーホール２４を同時に形成する。

次に図８に示すように，前記ＤＲＡＭ容量形成用の開口部２３に金属からなる第２のダミー銅プラグ２７と第２のダミーバリア層２５´を、第２配線形成用の溝２２と第１スルーホール２４に金属配線である第２銅配線２６とバリアメタル層２５をそれぞれ形成する。

そして、図９に示すように、エッチングストッパー膜２８と第３層間絶縁膜２９を形成し、図１０のように、ＤＲＡＭ領域にデュアルダマシン法を用いて、前記ダミー銅プラグ２７を除去するための開口部３０と容量上部電極と電位制御配線用の溝３１を形成し、ＤＲＡＭ領域のダミーＣｕプラグ２７を露出させる。

そしてダミーＣｕプラグ２７を硝酸あるいはリン酸と硝酸の混合液を用いて除去し、ダミーバリア層２５´はドライエッチングで除去する。これらを繰り返すことによって、第２層間絶縁膜１９と第１層間絶縁膜１３に形成された第１、第２のダミー銅プラグ１６´、２７と第１、第２のダミーバリア層１７´、２５’を除去して図１１のような断面構造を得る。

次に、図１１の状態からエッチングストッパー膜１２が露出するまで、第１層間絶縁膜１３を全面エッチバックし、露出後に前記ストッパー膜１２をエッチングして図１２に示す形状とする。これによりＭＩＭ容量を形成するシリンダー領域とＭＩＭ容量コンタクトプラグ１１ａが接続できるようになる。

図１３〜図１６は下部電極３４の形成法を示す。図１３に示すように、ＴｉＮ膜の下部電極形成用膜３２をＣＶＤで形成する。そして、図１４のようにエッチバック保護用のレジストマスク３３を形成し、図１５のように下部電極形成用膜３２をエッチバックして、図１６のようにレジストマスク３３を除去してＴｉＮ膜の下部電極３４を形成する。

次に、容量絶縁膜３５と上部電極３６を形成してＭＩＭの蓄積容量を形成する工程と上部電極の電位制御用配線４３とＬｏｇｉｃ領域の第３銅配線４２を形成する方法について説明する。容量絶縁膜３５にはＺｒＯ２等が用いられ、上部電極３６には下部電極と同様にＴｉＮ電極を用いている。

図１７に示すように容量絶縁膜３５と上部電極３６を成膜した後、図１８のようにレジストマスク３７を塗布する。酸素プラズマアッシングにより図１９に示すようにＤＲＡＭ容量素子形成の溝部分内にのみレジストマスク３７を残す。そして図２０のように続けて上部電極３６と容量絶縁膜３５をエッチバックすることにより、ＤＲＡＭセル領域以外の容量絶縁膜３５と上部電極３６を除去することにより、ＤＲＡＭのＭＩＭ蓄積容量が完成する。レジストマスク３７は酸素プラズマ処理を行により、完全に除去する。

次に図２１に示すように、Ｌｏｇｉｃ領域に第２スルーホール形成用開口部３９と第３配線形成用溝４０を形成する。

その後バリアメタルの成膜と銅めっきを行い、ＣＭＰにより余分な領域を除去することによって、前記第２スルーホール形成用開口部３９と第３配線形成用溝４０に第３銅配線４２とバリアメタル層４１を及び上部電極３６上に電位制御用配線４３とバリアメタル層４１をそれぞれ形成する。これにより、図１に示す半導体装置が完成する。

このような実施の形態１では、高いアスペクト比の加工をしなくても容易に十分な表面積を有するシリンダー型容量（ＭＩＭ容量）を有するＤＲＡＭ混載Ｌｏｇｉｃを形成することができる。

又、シリンダー型容量形成のための開口部を精度良く加工することができ、特に微細な加工寸法が必要なプロセス世代において有効である。

さらに、ＴｉＮの上部電極によりリーク電流が少なくＭＩＭ容量の電気特性が向上する。

また、容量素子の上部電極はＣｕからなる電位制御用配線を有するため低抵抗のＣｕ配線による安定した電位供給が達成できる。

さらに、ＴｉＮの上部電極上にＣｕからなる電位制御用配線を積層することにより前記したＭＩＭ容量の電気特性向上と安定した電位供給を同時に実現することができる。

２．実施の形態２
次に実施の形態２について説明する。図２２は実施の形態２に係わるＤＲＡＭ混載Ｌｏｇｉｃの半導体装置の断面を示す断面図である。本実施の形態２が先の実施の形態１と異なるのは、実施の形態１ではダミープラグ、ダミーバリア層として除去していた箇所を接続用銅プラグ４４及び接続用バリアメタル４５として残して、ＤＲＡＭ容量コンタクトプラグ１１ａとシリンダー型容量（ＭＩＭ容量）３８との電気的な接続に用いる点である。

図２３〜図２７に基づき実施の形態２における製造方法を説明する。

図２３の第１層間絶縁膜１３までの形成はこれまでと同様である。そして第１層間絶縁膜内にＭＩＭ容量と容量コンタクトプラグ１１ａを接続するための開口領域１４及び配線埋め込み溝１５を形成する。続けて図２４のようにエッチバックによりエッチングストッパー膜１２を除去する。

そして、図２５のように第１銅配線１６とバリアメタル層１７を前記配線埋め込み溝１５に形成し、それとともにＤＲＡＭ領域の前記開口領域１４に接続用銅プラグ４４と接続用バリアメタル４５を形成する。

次に実施の形態１の図６〜図８と同様な方法により、図２６に示すように、エッチングストッパー膜１８及び第２層間絶縁膜１９を形成し、このエッチングストッパー膜１８及び第２層間絶縁膜１９のＤＲＡＭ領域には第２のダミー銅プラグ２７及び容量部バリアメタル４６を形成する。又、Ｌｏｇｉｃ領域には、第２銅配線２６と第１スルーホール及びバリアメタル層２５を形成する。

次に実施の形態１の図９〜１１と同様な製法で図２７に示すようにエッチングストッパー膜２８、第３層間絶縁膜２９を成膜して、ＤＲＡＭ領域の第２のダミー銅プラグ２７及び容量部バリアメタル４６上に開口部３０及び上部電極と電位制御配線用溝３１を形成する。

前記第２のダミー銅プラグ２７が露出している状態で硝酸またはリン酸・硝酸混合液により前記ダミー銅プラグ２７をウェットエッチングで除去する。このときバリアメタル４６はエッチング耐性があるため、エッチングがそこで止まり図２７のような形状となる。すなわち、実施の形態１では、第２のダミー銅プラグ２７、第２のダミーバリア層２５´さらに’第１のダミー銅プラグ１６´、第１のダミーバリア層１７´を全て除去しているが、実施の形態２では、第２のダミーバリア層２５´を容量部バリアメタル４６として、さらに第１のダミー銅プラグ１６´は接続用銅プラグ４４として、また、第１のダミーバリア層１７´は接続用バリアメタル４５としてそれぞれ残すものである。

そして、図２７以降は実施の形態１の図１３〜２１と同じような製法により、下部電極３４、容量絶縁膜３５、上部電極３６をそれぞれ形成し、レジストマスク３７を用いて上部電極３６と容量絶縁膜３５をエッチバックすることにより、ＤＲＡＭセル領域以外の容量絶縁膜３５と上部電極３６を除去することにより、ＤＲＡＭのＭＩＭ蓄積容量を完成する。レジストマスク３７は酸素プラズマ処理を行により、完全に除去する。そして、Ｌｏｇｉｃ領域に第２スルーホール形成用開口部３９と第３配線形成用溝４０を形成し、その後バリアメタルの成膜と銅めっきを行う。そして、ＣＭＰにより余分な領域を除去することによって、Ｌｏｇｉｃ領域の前記第２スルーホール形成用開口部３９と第３配線形成用溝４０に第３銅配線４２とバリアメタル層４１を及びＤＲＡＭ領域の上部電極３６上に電位制御用配線４３とバリアメタル層４１をそれぞれ形成する。
これにより、図２２に示す半導体装置が完成する。

このような実施の形態２によれば、ダミー銅プラグを除去する工程数を減らせるため、製造コストを削減できる。

また、実施の形態１と同様な効果を得ることができる。

３．実施の形態３
次に実施の形態３について説明する。

図２８は実施の形態３に係わるＤＲＡＭ混載Ｌｏｇｉｃの半導体装置の断面を示す断面図である。

実施の形態３における製造方法を図２９〜図３３に基づき説明する。

図２９は第１銅配線１６、バリアメタル層１７、第１のダミー銅プラグ１６´、第１のダミーバリア層１７´の形成後の断面図である。第１のダミー銅プラグ１６´、第１のダミーバリア層１７´はＤＲＡＭ容量コンタクトプラグ１１ａに接触して形成される。

ここまでの形成方法は前記した実施の形態２の図２３〜図２５とほぼ同様である。異なる点は、実施の形態２では接続用銅プラグ４４と接続用バリアメタル４５として形成しているが、実施の形態３ではこれらは、それぞれ第１のダミー銅プラグ１６´、第１のダミーバリア層１７´（後で除去する）としている点である。

そして図３０のように、エッチングストッパー膜１８及び第２層間絶縁膜１９を形成し、このエッチングストッパー膜１８及び第２層間絶縁膜１９のＤＲＡＭ領域には第２のダミー銅プラグ２７及び第２のダミーバリア層２５´を又、Ｌｏｇｉｃ領域には、第２銅配線２６と第１スルーホール及びバリアメタル層２５をそれぞれ形成する。この時、第２のダミー銅プラグ２７は円筒型のＭＩＭ蓄積容量を埋め込めるよう、十分な径の大きさにしておく。すなわち、シリンダー型ＭＩＭ蓄積容量のシリンダー径とほぼ同じ径の大きさとする。

さらに、エッチングストッパー膜２８と第３層間絶縁膜２９をこれらの上に形成し、これらエッチングストッパー膜２８と第３層間絶縁膜２９のＤＲＡＭ領域の第２のダミー銅プラグ２７及び第２のダミーバリア層２５´上に開口部３０及び上部電極と電位制御配線用溝３１を形成する。

そして、図３１に示すように、前記第２のダミー銅プラグ２７を除去する。
さらに、図３２に示すようにドライエッチバックにより第２のダミーバリア層２５´の底部を除去して第１のダミー銅プラグ１６´を露出させる。

そして、図３３のように、第１のダミーバリア層１７´を残して、第１のダミー銅プラグ１６´を除去する。これにより、シリンダー型ＭＩＭ蓄積容量形成用の凹部を形成する。

その後は、実施の形態１の図１３〜図２１と同じような製法により下部電極３４、容量絶縁膜３５、上部電極３６をそれぞれ形成し、レジストマスク３７を用いて上部電極３６と容量絶縁膜３５をエッチバックすることにより、ＤＲＡＭセル領域以外の容量絶縁膜３５と上部電極３６を除去することにより、ＤＲＡＭのＭＩＭ蓄積容量を完成する。レジストマスク３７は酸素プラズマ処理を行により、完全に除去する。

次に実施の形態１の図２１に示すような、Ｌｏｇｉｃ領域の第２スルーホール形成用開口部３９と第３配線形成用溝４０を形成し、その後バリアメタルの成膜と銅めっきを行う。そして、ＣＭＰにより余分な領域を除去することによって、前記第２スルーホール形成用開口部３９と第３配線形成用溝４０に第３銅配線４２とバリアメタル層４１を及び上部電極３６上に電位制御用配線４３とバリアメタル層４１をそれぞれ形成する。これにより、図２８に示す半導体装置が完成する。

この実施の形態３によれば、実施の形態１と同様な効果を得られるだけでなく、実施の形態１及び実施の形態２と比較してＭＩＭ蓄積容量の表面積を大きくすることが可能であり、長時間のデータ保持特性が要求される場合に有効である。

実施の形態３は第１銅配線１６、第２銅配線２６、第３銅配線４２が形成される第１層間絶縁膜１３から第３層間絶縁膜２９の３層に渡りそれら絶縁膜内に形成されるが、ダミー銅プラグを積層すれば、４層以上のより多層の層間絶縁膜内にＭＩＭ蓄積容量を形成することができ、データ保持特性の向上を図ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

１：半導体基板
２：素子分離部（ＳＴＩ部）
３：ゲート酸化膜
４：ゲート電極
５：サイドウォール
６：拡散層
７：シリサイド層
８−１、８−２：ゲート電極上の層間絶縁膜
９：ビット線コンタクトプラグ
１０：ビット線
１１ａ：ＤＲＡＭ容量コンタクトプラグ
１１ｂ：ロジック部コンタクトプラグ
１２、１８、２８：エッチングストッパー膜
１３：第１層間絶縁膜
１９：第２層間絶縁膜
２９：第３層間絶縁膜
１４：開口領域
１５：配線埋め込み溝
１６：第１銅配線
１７、２５、４１：バリアメタル層
１６´、２７：第１、第２のダミー銅プラグ
１７´、２５´： 第１、第２のダミーバリア層
２０、２３：容量素子形成用開口部
２１：第１スルーホール形成用開口部
２２：第２配線形成用溝
２４：第１スルーホール
２６：第２銅配線
３０：開口部
３１：上部電極と電位制御配線用溝
３２：下部電極形成用膜
３３、３７：レジストマスク
３４：下部電極
３５：容量絶縁膜
３６：上部電極
３８：ＭＩＭ容量部
３９：第２スルーホール形成用開口部
４０：第３配線形成用溝
４２：第３銅配線
４３：電位制御用配線
４４：接続用銅プラグ
４５：接続用バリアメタル
４６：容量部バリアメタル

Claims (9)

1. ＤＲＡＭとＬｏｇｉｃ回路を混載した半導体装置の製造方法であって、Ｌｏｇｉｃ回路の金属配線層を形成する複数の層間絶縁層内で前記ＤＲＡＭの容量素子形成箇所に、前記Ｌｏｇｉｃ回路の金属配線層形成と同時にダミープラグを形成し、このダミープラグを除去して形成された凹部に前記ＤＲＡＭの容量素子を形成する工程を有するＤＲＡＭとＬｏｇｉｃ回路を混載した半導体装置の製造方法。
2. 前記ダミープラグは、第１のダミープラグとこの第１のダミープラグ上に積層される第２のダミープラグからなる請求項１記載の半導体装置の製造方法。
3. 前記ダミープラグはその下にバリア層を有し、前記ダミープラグ除去後該バリア層も除去する請求項１記載の半導体装置の製造方法。
4. 前記ダミープラグはその下にバリア層を有し、前記ダミープラグ除去後該バリア層は残し、ダミープラグを除去して形成された凹部内に前記バリア層を有する状態で、前記ＤＲＡＭの容量素子を形成する請求項１記載の半導体装置の製造方法。
5. 前記ダミープラグの前記第２のプラグを除去し、これにより形成された凹部に前記ＤＲＡＭの容量素子を形成し、前記第１のプラグは、前記ＤＲＡＭ容量素子の接続用プラグとして用いる請求項２記載の半導体装置の製造方法。
6. 前記ダミープラグは金属からなる請求項１記載の半導体装置の製造方法。
7. 前記第１のダミープラグは前記Ｌｏｇｉｃ回路の第１層金属配線層形成と同時に形成され、前記第２のダミープラグは前記Ｌｏｇｉｃ回路の第２層金属配線層形成と同時に形成される請求項２記載の半導体装置の製造方法。
8. 前記請求項１に記載の製造方法によって形成されたＤＲＡＭとＬｏｇｉｃ回路を混載した半導体装置。
9. 前記請求項４に記載の製造方法によって形成されたＤＲＡＭとＬｏｇｉｃ回路を混載した半導体装置。

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