JP2009135217A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】容量素子を備える半導体装置の製造安定性を向上させる。
【解決手段】半導体装置１００は、シリコン基板１０１、下部電極１３３、容量絶縁膜１３５、ＴｉＮ膜１３７およびＷ膜１３９を含む容量素子、および下部電極１３３の端部と上面の一部とを覆い、下部電極１３３に対応する位置に凹部が設けられた層間絶縁膜１０７を含む。下部電極１３３は、凹部の底部に選択的に設けられるとともに、凹部の形成領域において下部電極１３３の上面が層間絶縁膜１０７から露出しており、層間絶縁膜１０７の凹部側壁が、下部電極１３３の端部よりも下部電極１３３の内側に位置し、容量絶縁膜１３５が、下部電極１３３の上面を覆うとともに凹部側壁から層間絶縁膜１０７の上面にわたって層間絶縁膜１０７を覆うように設けられている。
【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に容量素子を備える半導体装置に関する。
容量素子を有する半導体装置に関する技術として、特許文献１〜４に記載のものがある。
特許文献１および２には、シリンダ型のＭＩＭ（Metal Insulator Metal）容量を有する半導体装置が記載されている。シリンダ型のＭＩＭ容量では、下部電極が層間絶縁膜の凹部内壁全体を覆うように形成されている。
また、特許文献３および４には、プレーナ型のＭＩＭ容量が記載されている。
特許文献３には、以下の手順でプレーナ型のＭＩＭ容量を形成することが記載されている。すなわち、Ｗからなるコンタクトプラグを覆うように導電膜を形成し、これをパターニングしてＷプラグ上にキャパシタの下部電極を形成する。このとき、高濃度不純物拡散層と上方の配線とを接続するコンタクトプラグ上にも下部電極を形成しておく。次に、層間絶縁膜上に、下部電極を覆うように誘電体材料を含む絶縁膜を形成し、これをパターニングして下部電極上に誘電体容量絶縁膜を形成する。そして、酸素アニールにより誘電体材料を焼結して結晶化を行う。次いで、上部電極となる導電膜の形成およびパターニングにより上部電極を形成する。そして、高濃度不純物拡散層と上方の配線とを接続するコンタクトプラグをリソグラフィーとドライエッチを用いることで除去する。その後、層間絶縁膜上に絶縁膜を積層する。同文献によれば、以上の工程中、下部電極に含まれる酸素障壁層により、容量素子が上方に形成されるコンタクトプラグおよび高濃度不純物拡散層と上方の配線とを接続するコンタクトプラグにおいて、Ｗプラグが酸化することを防止できるとされている。
特開２００３−７８５４号公報 特開２００４−２７４０５１号公報 特開２００１−２１０７９８号公報 特開２００４−３２７６２７号公報
背景技術の項で前述したように、容量素子の下部電極の直下の層に形成されるコンタクトプラグの材料としては、通常、Ｗが用いられていた。このため、容量コンタクトプラグの抵抗を十分下げることができず、メモリセルの動作速度の点で改善の余地があった。
また、プレーナ型のＭＩＭ容量は、特許文献３を参照して前述した方法でプレーナ型のＭＩＭ容量を形成する場合、容量素子の下層となる層間絶縁膜を形成した後、容量素子の下部電極を形成し、その後、容量素子と同一水準に位置する層間絶縁膜が形成される。このため、下部電極の底面に接続するコンタクトプラグと同層に形成されるコンタクトプラグの表面の露出回数が多い工程となっており、酸化の影響を受けやすい。また、コンタクトプラグの表面が露出する度に、ドライエッチングによるダメージを受けることも問題となる。
以下、プレーナ型のＭＩＭ容量の形成時のコンタクトプラグの露出回数が多い点について、図９〜図１１を参照してより具体的に説明する。
図９は、プレーナ型の容量素子を有する半導体装置１２０の構成を示す断面図であり、図１０および図１１は、その製造工程を示す断面図である。
図９に示した半導体装置１２０においては、容量素子が、下部電極１６９、容量絶縁膜１７１、ＴｉＮ膜１７３およびＷ膜１７５によって構成された平行平板型の容量素子であり、容量素子が層間絶縁膜１０９に埋設されている。
半導体装置１２０は、たとえば以下の手順で製造される。まず、図１０（ａ）に示したように、シリコン基板１０１の素子形成面の所定の位置に、素子分離領域１０２およびトランジスタを形成する。そして、シリコン基板１０１の素子形成面全面に、ＳｉＮ膜１０３および層間絶縁膜１０５を順次形成し、拡散層１１３の上部においてこれらの絶縁膜を選択的に除去し、これらの絶縁膜を貫通する第一および第二の接続孔を形成する。そして、層間絶縁膜１０５の上部全面にバリアメタル膜およびＷ膜を形成する。Ｗ膜は、各接続孔を埋め込むように形成する。そして、各接続孔外部に形成されたＷ膜およびバリアメタル膜を除去することにより、各拡散層１１３に接続するＷプラグ１９１、Ｗプラグ１９２およびＷプラグ１９３を形成する。
次に、Ｗプラグ１９２上に下部電極１６９を形成する。このとき、Ｗプラグ１９３の上面が露出する。その後、層間絶縁膜１０５の上部全面に、高誘電率膜１７７、ＴｉＮ膜１７９およびＷ膜１８１を形成し、これらを所定の平面形状に加工して、容量素子を得る（図１０（ｂ））。高誘電率膜１７７、ＴｉＮ膜１７９およびＷ膜１８１の加工工程で、Ｗプラグ１９３の上面が再度露出する。そして、層間絶縁膜１０５上に層間絶縁膜１０９を形成し、接続孔１８３および接続孔１８５を形成し（図１１）、これらを埋めるように、Ｗプラグ１９４およびＷプラグ１９５をそれぞれ形成する。また、ロジック部の接続孔を埋めるように、Ｗプラグ１９６を形成する。接続孔１８５の形成時に、Ｗプラグ１９３の上面が再び露出する。
以上の手順では、Ｗプラグ１９３の上面が合計３回露出することになる。
本発明によれば、
半導体基板の上部の同一水準に、第一および第二接続プラグを形成する工程と、
前記第一接続プラグの上面を覆う下部電極を形成する工程と、
前記下部電極および前記第二接続プラグの上部を覆う第一絶縁膜を形成する工程と、
前記第一絶縁膜を選択的に除去して前記下部電極の上面の一部を露出させることにより、前記下部電極の前記上面を底面とするとともに前記第一絶縁膜の側面を側壁とする凹部を形成する工程と、
前記凹部が形成された前記第一絶縁膜上に、前記凹部の底部から前記凹部の外部にわたって、前記下部電極の前記上面、前記第一絶縁膜の前記側壁および前記第一絶縁膜の上面を覆う容量絶縁膜を形成する工程と、
前記凹部の内部を埋め込むように、前記下部電極に対向し前記容量絶縁膜に接する上部電極を形成する工程と、
上部電極を形成する前記工程の後、前記第二接続プラグの上部における前記第一絶縁膜を選択的に除去して接続孔を形成し、該接続孔を埋め込むように第一導電膜を形成し、接続孔外部に設けられた前記第一導電膜を除去することにより、前記第二接続プラグに接続する第三接続プラグを形成する工程と、
を含む、半導体装置の製造方法が提供される。
本発明の製造方法においては、下部電極および第二接続プラグの上部を覆う第一絶縁膜を形成し、下部電極に接続する容量素子を形成した後、第二接続プラグの上部における第一絶縁膜を選択的に除去して接続孔を形成する。これにより、容量素子の容量絶縁膜または上部電極を形成する工程で、第二接続プラグの上面が露出しないようにすることができる。よって、第二接続プラグの材料を銅含有金属等とする場合であっても、第二接続プラグの上面の酸化やプラグ上面の接続抵抗の増大を効果的に抑制することができる。よって、この製造方法によれば、容量素子の下部電極に接続する第一接続プラグと同層に形成される第二接続プラグの材料の選択の自由度に優れた半導体装置を安定的に製造することが可能となる。
また、本発明によれば、
半導体基板と、
前記半導体基板の上部に設けられ、下部電極、上部電極および前記上部電極と下部電極との間に設けられた容量絶縁膜を含む容量素子と、
前記下部電極の端部と上面の一部とを覆い、前記下部電極に対応する位置に凹部が設けられた第一絶縁膜と、
を含み、
前記下部電極が前記凹部の底部に選択的に設けられるとともに、前記凹部の形成領域において前記下部電極の上面が前記第一絶縁膜から露出しており、
前記第一絶縁膜の凹部側壁が、前記下部電極の前記端部よりも前記下部電極の内側に位置し、
前記容量絶縁膜が、前記下部電極の上面を覆うとともに前記凹部側壁から前記第一絶縁膜の上面にわたって前記第一絶縁膜を覆うように設けられた、半導体装置が提供される。
本発明の半導体装置は、上述した本発明の半導体装置の製造方法によって製造することができるため、容量素子の下部電極に接続するプラグと同層に形成される接続プラグの材料の選択の自由度に優れる。このため、製造安定性に優れるとともにメモリセルの動作速度を向上させることが可能な構成となっている。
以上説明したように、本発明によれば、容量素子を備える半導体装置の製造安定性を向上させることができる。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態における半導体装置の構成を示す断面図である。なお、図１中の３つの断面図のうち、中央の図は、メモリ部のワード線と垂直な方向の断面図であり、左の図は、メモリ部のビット線と垂直な方向の断面図である。また、右の図は、ロジック部の断面図である。また、後述する図２〜図１１においても、これら３つの断面図を一組で示す。
図１に示した半導体装置１００は、メモリ部とロジック部が混載された装置であって、半導体基板（シリコン基板１０１）、容量素子および第一絶縁膜（層間絶縁膜１０７）を含む。
容量素子は、シリコン基板１０１の上部に設けられ、下部電極１３３、上部電極（ＴｉＮ膜１３７、Ｗ膜１３９）およびＴｉＮ膜１３７と下部電極１３３との間に設けられた容量絶縁膜１３５を含む。
層間絶縁膜１０７は、下部電極１３３の端部と上面の一部とを覆い、下部電極１３３に対応する位置に凹部１６３（図３（ａ））が設けられている。凹部１６３は、層間絶縁膜１０７を貫通しており、層間絶縁膜１０７の凹部側壁は、下部電極１３３の上記端部よりも下部電極１３３の内側に位置している。
下部電極１３３は、凹部１６３の底部に選択的に設けられるとともに、凹部１６３の形成領域において下部電極１３３の上面が層間絶縁膜１０７から露出している。下部電極１３３は、下面において、バリアメタル膜１２５および第一Ｃｕプラグ１２７からなる第一接続プラグに接している。
凹部側壁を構成する層間絶縁膜１０７の側面は、下部電極１３３に覆われておらず、容量絶縁膜１３５に接して設けられている。容量絶縁膜１３５は、下部電極１３３の上面を覆うとともに凹部側壁から層間絶縁膜１０７の上面にわたって層間絶縁膜１０７を覆うように設けられている。
ＴｉＮ膜１３７およびＷ膜１３９から構成される上部電極は、凹部１６３を埋めるように設けられている。ＴｉＮ膜１３７は、容量絶縁膜１３５の上面に接し容量絶縁膜１３５に対向して設けられている。また、ＴｉＮ膜１３７は、容量絶縁膜１３５の内側面を覆っている。また、Ｗ膜１３９は、ＴｉＮ膜１３７と同じ平面形状を有する。Ｗ膜１３９は、上面において、バリアメタル膜１４５およびＣｕプラグ１４７からなる接続プラグに接している。
また、メモリ部およびロジック部に、トランジスタが設けられている。トランジスタは、シリコン基板１０１の上部に設けられたゲート電極１２２、ゲート電極１２２の両脇においてシリコン基板１０１に設けられた第一および第二不純物拡散層領域（拡散層１１３）を含む。なお、図１中、ポリシリコン電極１２１およびシリサイド層１１５がゲート電極１２２を構成する。また、ゲート電極１２２は、ワード線として機能する。
第一接続プラグは、第一不純物拡散領域（一方の拡散層１１３）と下部電極１３３を接続し、銅含有金属（本実施形態では、銅（Ｃｕ））により構成される。また、第二接続プラグは、第二不純物拡散領域（他方の拡散層１１３）に接続し、銅含有金属（本実施形態では、Ｃｕ）により構成される。
トランジスタが設けられたシリコン基板１０１上に、ＳｉＮ膜１０３、層間絶縁膜１０５、層間絶縁膜１０７、層間絶縁膜１０９および層間絶縁膜１１１が下からこの順に積層されている。このうち、層間絶縁膜１０５には、上述した第一接続プラグ、バリアメタル膜１２９および第二Ｃｕプラグ１３１からなる第二接続プラグ、およびバリアメタル膜１１７およびＣｕプラグ１１９からなるロジック部の接続プラグが設けられている。これらの接続プラグは、メモリ部またはロジック部において、シリコン基板１０１の拡散層１１３に接続している。また、第二接続プラグは、上面においてバリアメタル膜１４１および第三Ｃｕプラグ１４３からなる第三接続プラグに接しており、ロジック部の接続プラグは、上面において、バリアメタル膜１４９およびＣｕプラグ１５１からなる接続プラグに接している。第三Ｃｕプラグ１４３およびＣｕプラグ１５１は、いずれも、層間絶縁膜１０７から層間絶縁膜１０９にわたって設けられているとともに、これらの絶縁膜を貫通して設けられている。
Ｃｕプラグ１４７および第三Ｃｕプラグ１４３は、上面において、層間絶縁膜１１１中に埋設された配線１８９に接続している。第三Ｃｕプラグ１４３に接続する配線１８９は、ロジック部の第一配線１５５と同層に設けられている。配線１８９およびバリアメタル膜１８７は、ビット線１９０として機能する。配線１８９は、ロジック部の第一配線１５５と同層に設けられている。ビット線１９０は、第三Ｃｕプラグ１４３を介して第二Ｃｕプラグ１３１の上部に接続する。また、Ｃｕプラグ１５１は、層間絶縁膜１１１中に埋設された配線１８９に接続している。
次に、図２〜図４を参照して、図１に示した半導体装置１００の製造方法を説明する。図２〜図４は、半導体装置１００の製造工程を示す断面図である。
本実施形態における半導体装置１００の製造方法は、以下の工程を含む。
ステップ１１：シリコン基板１０１の上部の同一水準に、第一接続プラグ（バリアメタル膜１２５、第一Ｃｕプラグ１２７）および第二接続プラグ（バリアメタル膜１２９、第二Ｃｕプラグ１３１）を形成する工程、
ステップ１２：第一接続プラグの上面を覆う下部電極１３３を形成する工程、
ステップ１３：下部電極１３３および前記第二接続プラグの上部を覆う層間絶縁膜１０７を形成する工程、
ステップ１４：層間絶縁膜１０７を選択的に除去して下部電極１３３の上面の一部を露出させることにより、下部電極１３３の上面を底面とするとともに層間絶縁膜１０７の側面を側壁とする凹部１６３を形成する工程、
ステップ１５：凹部１６３が形成された層間絶縁膜１０７上に、凹部１６３の底部から凹部１６３の外部にわたって、下部電極１３３の上面、層間絶縁膜１０７の側壁および層間絶縁膜１０７の上面を覆う容量絶縁膜１３５を形成する工程、
ステップ１６：凹部１６３の内部を埋め込むように、下部電極１３３に対向し容量絶縁膜１３５に接する上部電極（ＴｉＮ膜１３７、Ｗ膜１３９）を形成する工程、
および
ステップ１７：ステップ１６の後、第二接続プラグの上部における層間絶縁膜１０７を選択的に除去して接続孔１６５（図４）を形成し、接続孔１６５を埋め込むように第一導電膜（Ｃｕ膜）を形成し、接続孔外部に設けられたＣｕ膜を除去することにより、第二接続プラグに接続する第三接続プラグ（バリアメタル膜１４１、第三Ｃｕプラグ１４３）を形成する工程。
以下、半導体装置１００の製造方法をさらに具体的に説明する。
まず、図２（ａ）に示したように、シリコン基板１０１の素子形成面の所定の位置に、素子分離領域１０２およびトランジスタを形成する。この工程は、シリコン基板１０１の上部にゲート絶縁膜（不図示）、ポリシリコン電極１２１を形成する工程、ポリシリコン電極１２１の両脇に拡散層１１３を形成する工程、ポリシリコン電極１２１の両側に側壁絶縁膜１２３を形成する工程、および拡散層１１３とポリシリコン電極１２１の上に、それぞれシリサイド層１１２、およびシリサイド層１１５を形成する工程を含む。その後、シリコン基板１０１の素子形成面全面に、ＳｉＮ膜１０３および第二絶縁膜（層間絶縁膜１０５）を順次形成する。そして、拡散層１１３の上部においてこれらの絶縁膜を選択的に除去し、これらの絶縁膜を貫通する第一および第二の接続孔を形成する。そして、層間絶縁膜１０５の上部全面にバリアメタル膜およびＣｕ膜を形成する。Ｃｕ膜は、各接続孔を埋め込むように形成する。そして、各接続孔外部に形成されたＣｕ膜およびバリアメタル膜を除去することにより、各拡散層１１３に接続する第一および第二の接続プラグを同一水準に形成する。ここで、「同一水準」とは、具体的には同層に設けられていることを意味する。第一および第二の接続プラグは、拡散層１１３上のシリサイド層１１２を介して拡散層１１３に接して設けられる。
次に、層間絶縁膜１０５の上部全面に下部電極１３３となるＴｉＮ膜を形成し、バリアメタル膜１２５および第一Ｃｕプラグ１２７からなる第一接続プラグの上部およびその近傍以外の領域を選択的に除去し、下部電極１３３を形成する（図２（ｂ））。この工程で、第二Ｃｕプラグ１３１の上面が露出する。そして、下部電極１３３を覆うように層間絶縁膜１０５に接して層間絶縁膜１０７を形成する（図２（ｃ））。
続いて、下部電極１３３の形成領域において層間絶縁膜１０７を選択的に除去して凹部１６３を形成する。凹部１６３の側壁は層間絶縁膜１０７によって構成されるとともに、底面は下部電極１３３によって構成される（図３（ａ））。
そして、凹部１６３が形成されたシリコン基板１０１の上部に、高誘電率膜１５７、ＴｉＮ膜１５９およびＷ膜１６１を順に形成し（図３（ｂ））、これらを所定の平面形状に加工することにより、容量絶縁膜１３５、ＴｉＮ膜１３７およびＷ膜１３９を形成する（図３（ｃ））。
こうして容量素子が形成された層間絶縁膜１０７の上部全面を覆うように層間絶縁膜１０９を形成する。そして、Ｗ膜１３９、第二Ｃｕプラグ１３１およびＣｕプラグ１１９に対応する位置において層間絶縁膜１０９を選択的に除去し、接続孔１６５および接続孔１６７およびロジック部の接続孔を形成する（図４）。この工程で、第二Ｃｕプラグ１３１の上面が露出する。その後、これらの接続孔を埋めるようにバリアメタル膜およびＣｕ膜を形成し、接続孔外部に形成されたＣｕ膜およびバリアメタル膜を除去することにより、Ｃｕプラグ１４７、第三Ｃｕプラグ１４３およびＣｕプラグ１５１を形成する。
そして、層間絶縁膜１０９上に層間絶縁膜１１１を形成し、所定の位置に配線溝を設け、メモリ部の配線溝中にバリアメタル膜１８７および配線１８９を形成し、ロジック部の配線溝中にバリアメタル膜１５３および第一配線１５５を形成する。この工程は、第三Ｃｕプラグ１４３に接続するビット線１９０を形成する工程に対応する。以上の手順により、図１に示した半導体装置１００が得られる。なお、以上の手順において、第二Ｃｕプラグ１３１の上面が合計２回露出する。また、以上の手順の後、シリコン基板１０１の上部にさらに配線を積層してもよい。
次に、本実施形態の作用効果を説明する。
本実施形態においては、下部電極１３３を形成した後、容量絶縁膜１３５および上部電極を形成する前に、層間絶縁膜１０７を形成する。そして、容量絶縁膜１３５および上部電極を形成する際には、容量素子の下部電極１３３に対応する領域において層間絶縁膜１０７を選択的に除去する。こうすることによって、第二Ｃｕプラグ１３１の上面が容量素子の形成工程中に露出しないようにすることができるため、第二Ｃｕプラグ１３１の上面の酸化を抑制することができる。よって、拡散層１１３に直接接続する接続プラグの材料としてＣｕを用いた場合にも、表面の酸化による接続抵抗の増加を効果的に抑制することができる。
この点を、発明が解決しようとする課題の項で図９を参照して前述したプレーナ型の容量素子を有する半導体装置１２０と比較して説明する。
なお、半導体装置１２０においては、容量素子が、下部電極１６９、容量絶縁膜１７１、ＴｉＮ膜１７３およびＷ膜１７５によって構成された平行平板型の容量素子であり、容量素子が層間絶縁膜１０９に埋設されており、層間絶縁膜１０７が設けられていない点で、図１に示した半導体装置１００と異なる。
半導体装置１２０を製造しようとした場合、図１０および図１１を参照して前述したように、下部電極１６９の形成時、高誘電率膜１７７、ＴｉＮ膜１７９およびＷ膜１８１を容量絶縁膜１７１および上部電極の形状に加工するエッチング工程（図１０（ｂ））、および接続孔１８５の形成時の合計３回、Ｗプラグ１９３の上面が露出してしまう。このため、プラグ表面が酸化されやすく、接続抵抗が上昇する懸念がある。このため、拡散層１１３に接続するプラグとしてＷプラグを用いることになり、容量素子直下の層にＣｕプラグを設けることは困難であった。
これに対し、本実施形態においては、図３（ａ）〜図３（ｃ）を参照して前述したように、容量素子の容量絶縁膜１３５および上部電極の形成中に第二Ｃｕプラグ１３１の上面を露出させることなく製造できる構成となっている。このため、図９〜図１１の場合に比べて、第二Ｃｕプラグ１３１の上面が露出する回数が、下部電極１３３の形成時（図２（ｂ））および接続孔１６５の形成時（図４）の合計２回と少ない工程となっている。よって、容量素子の直下の層にＣｕプラグを用いた場合にも、表面の酸化による接続抵抗の増加を抑制することができる。よって、Ｃｕを用いることによるプラグの抵抗の低減とあいまって、メモリセルの動作速度を向上させることができる。また、第二Ｃｕプラグ１３１表面の酸化が抑制されるため、接続抵抗の低減に加えて、装置の製造安定性を向上させることもできる。さらに、ロジック部についても、トランジスタの拡散層１１３に接続する接続プラグ（Ｃｕプラグ１１９）の材料をＣｕとすることができるため、トランジスタの動作特性を向上させることができる。
以下、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
図５は、本実施形態における半導体装置１１０の構成を示す断面図である。半導体装置１１０の基本構成は第一の実施形態で前述した半導体装置１００（図１）と同様であるが、第二Ｃｕプラグ１３１上にも下部電極１３３が設けられている点が異なる。
半導体装置１１０は、半導体装置１００の製造方法を用いて得ることができる。図６〜図８は、半導体装置１１０の製造工程を示す断面図である。
まず、図２（ａ）を参照して前述した手順によりシリコン基板１０１上に層間絶縁膜１０５を形成し、層間絶縁膜１０５中に第二Ｃｕプラグ１３１、第一Ｃｕプラグ１２７およびＣｕプラグ１１９を形成する（図６（ａ））。
続いて、図２（ｂ）を参照して前述した手順を用いて下部電極１３３を形成する。このとき、第一Ｃｕプラグ１２７上の下部電極１３３から離隔して設けられ第二Ｃｕプラグ１３１の上面を覆う電極（下部電極１３３）を同一水準に同時に形成する（図６（ｂ））。下部電極１３３の材料としては、たとえばＴｉＮ膜等の導電体膜を用いることができる。そして、図２（ｃ）を参照して前述したように、層間絶縁膜１０５の上部全面に下部電極１３３を覆う層間絶縁膜１０７を形成する（図６（ｃ））。
その後、図３（ａ）〜図３（ｃ）を参照して前述した手順を用いて、凹部１６３およびこれを埋める容量素子を形成する（図７（ａ）〜図７（ｃ））。
そして、図４を参照して前述した手順を用いて各接続孔を形成し、接続孔中に接続プラグを形成する。このとき、第二Ｃｕプラグ１３１に接続する接続孔の底面は、下部電極１３３により構成されるため、バリアメタル膜１４１および第三Ｃｕプラグ１４３からなる第三接続プラグは、下部電極１３３の上面に接して形成される。その後、第一の実施形態で前述した手順により、配線層を形成することにより、図５に示した半導体装置１１０が得られる。なお、以上の手順において、第二Ｃｕプラグ１３１の上面は１回も露出しない。
本実施形態においては、第二Ｃｕプラグ１３１上にも下部電極１３３が形成されているため、第二Ｃｕプラグ１３１が形成された後、その上面が製造工程中で露出することが１回もない。このため、第一の実施形態で得られる作用効果に加えて、第二Ｃｕプラグ１３１の上面の酸化をより一層確実に抑制することができる。よって、拡散層１１３の直上の接続プラグの材料をＣｕとした場合にも、上面の酸化による接触抵抗の増加をさらに効果的に抑制することができる。よって、メモリセルの動作速度をさらに向上させることができる。
さらに、ロジック部についても、Ｃｕプラグ１１９上に下部電極１３３が形成されているため、容量素子の形成時にＣｕプラグ１１９の上面が露出することがない。このため、Ｃｕプラグ１１９の酸化についても、さらに確実に抑制できるため、ロジック部のトランジスタの動作特性をさらに向上させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、ＣＵＢ（capacitor under bit line）構造を例に説明したが、ビット線と容量素子の位置関係はこれには限られず、ＣＯＢ（capacitor over bit line）構造としてもよい。
また、以上の実施形態においては、拡散層の直上の接続プラグがＣｕプラグである場合を例に説明したが、接続プラグの材料は、これには限られず、銅含有金属であってもよいし、他の導電材料であってもよい。
また、以上の実施形態において、各層間絶縁膜の材料に特に制限はないが、たとえばシリコン酸化膜とすることができる。また、各バリアメタルの材料としては、たとえば、ＴｉＮ、Ｔａ、ＴａＮ等が挙げられる。
実施形態における半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 図５の半導体装置の製造工程を示す断面図である。 図５の半導体装置の製造工程を示す断面図である。 図５の半導体装置の製造工程を示す断面図である。 半導体装置の構成を示す断面図である。 図９の半導体装置の製造工程を示す断面図である。 図９の半導体装置の製造工程を示す断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０２ 素子分離領域
１０３ ＳｉＮ膜
１０５ 層間絶縁膜
１０７ 層間絶縁膜
１０９ 層間絶縁膜
１１０ 半導体装置
１１１ 層間絶縁膜
１１２ シリサイド層
１１３ 拡散層
１１５ シリサイド層
１１７ バリアメタル膜
１１９ Ｃｕプラグ
１２０ 半導体装置
１２１ ポリシリコン電極
１２２ ゲート電極（ワード線）
１２３ 側壁絶縁膜
１２５ バリアメタル膜
１２７ 第一Ｃｕプラグ
１２９ バリアメタル膜
１３１ 第二Ｃｕプラグ
１３３ 下部電極
１３５ 容量絶縁膜
１３７ ＴｉＮ膜
１３９ Ｗ膜
１４１ バリアメタル膜
１４３ 第三Ｃｕプラグ
１４５ バリアメタル膜
１４７ Ｃｕプラグ
１４９ バリアメタル膜
１５１ Ｃｕプラグ
１５３ バリアメタル膜
１５５ 第一配線
１５７ 高誘電率膜
１５９ ＴｉＮ膜
１６１ Ｗ膜
１６３ 凹部
１６５ 接続孔
１６７ 接続孔
１６９ 下部電極
１７１ 容量絶縁膜
１７３ ＴｉＮ膜
１７５ Ｗ膜
１７７ 高誘電率膜
１７９ ＴｉＮ膜
１８１ Ｗ膜
１８３ 接続孔
１８５ 接続孔
１８７ バリアメタル膜
１８９ 配線
１９０ ビット線
１９１ Ｗプラグ
１９２ Ｗプラグ
１９３ Ｗプラグ
１９４ Ｗプラグ
１９５ Ｗプラグ
１９６ Ｗプラグ

Claims (10)

  1. 半導体基板の上部の同一水準に、第一および第二接続プラグを形成する工程と、
    前記第一接続プラグの上面を覆う下部電極を形成する工程と、
    前記下部電極および前記第二接続プラグの上部を覆う第一絶縁膜を形成する工程と、
    前記第一絶縁膜を選択的に除去して前記下部電極の上面の一部を露出させることにより、前記下部電極の前記上面を底面とするとともに前記第一絶縁膜の側面を側壁とする凹部を形成する工程と、
    前記凹部が形成された前記第一絶縁膜上に、前記凹部の底部から前記凹部の外部にわたって、前記下部電極の前記上面、前記第一絶縁膜の前記側壁および前記第一絶縁膜の上面を覆う容量絶縁膜を形成する工程と、
    前記凹部の内部を埋め込むように、前記下部電極に対向し前記容量絶縁膜に接する上部電極を形成する工程と、
    上部電極を形成する前記工程の後、前記第二接続プラグの上部における前記第一絶縁膜を選択的に除去して接続孔を形成し、該接続孔を埋め込むように第一導電膜を形成し、接続孔外部に設けられた前記第一導電膜を除去することにより、前記第二接続プラグに接続する第三接続プラグを形成する工程と、
    を含む、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    下部電極を形成する前記工程において、前記下部電極を形成するともに、前記下部電極から離隔して設けられ前記第二接続プラグの上面を覆う電極を形成し、
    第三接続プラグを形成する前記工程が、前記電極の上面に接する前記第三接続プラグを形成する工程である、半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記第二接続プラグが、前記半導体基板に設けられた不純物拡散領域に接して設けられた、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記半導体基板の上部にゲート電極を形成する工程と、
    前記ゲート電極の両脇に第一および第二不純物拡散領域を形成する工程と、
    前記半導体基板を覆う第二絶縁膜を形成する工程と、
    をさらに含み、
    第一および第二接続プラグを形成する前記工程が、
    前記第一および第二不純物拡散領域の上部における前記第二絶縁膜を選択的に除去して第一および第二接続孔を形成する工程と、
    前記第一および第二接続孔を埋め込むように、銅含有金属膜からなる第二導電膜を形成し、接続孔外部に設けられた前記第二導電膜を除去することにより、前記第一および第二不純物拡散領域に接続する前記第一および第二接続プラグを形成する工程と、
    を含む、半導体装置の製造方法。
  5. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
    前記第三接続プラグの上部において前記第三接続プラグに接続するビット線を形成する工程をさらに含む、半導体装置の製造方法。
  6. 請求項１乃至５いずれかに記載の半導体装置の製造方法において、前記第一導電膜が銅含有金属からなる、半導体装置の製造方法。
  7. 半導体基板と、
    前記半導体基板の上部に設けられ、下部電極、上部電極および前記上部電極と下部電極との間に設けられた容量絶縁膜を含む容量素子と、
    前記下部電極の端部と上面の一部とを覆い、前記下部電極に対応する位置に凹部が設けられた第一絶縁膜と、
    を含み、
    前記下部電極が前記凹部の底部に選択的に設けられるとともに、前記凹部の形成領域において前記下部電極の上面が前記第一絶縁膜から露出しており、
    前記第一絶縁膜の凹部側壁が、前記下部電極の前記端部よりも前記下部電極の内側に位置し、
    前記容量絶縁膜が、前記下部電極の上面を覆うとともに前記凹部側壁から前記第一絶縁膜の上面にわたって前記第一絶縁膜を覆うように設けられた、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記半導体基板の上部に設けられたゲート電極と、
    前記ゲート電極の両脇において前記半導体基板に設けられた第一および第二不純物拡散層領域と、
    前記第一不純物拡散層領域と前記下部電極とを接続し、銅含有金属により構成された第一接続プラグと、
    をさらに含む、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第二不純物拡散層領域に接続し、銅含有金属により構成された第二接続プラグと、
    前記第二接続プラグの上部において前記第二接続プラグに接続するビット線と、
    をさらに含む、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第二接続プラグの上面を覆い、前記下部電極と同一水準に、前記下部電極と隔離して設けられた電極と、
    前記電極と前記ビット線とを接続する第三接続プラグと、
    をさらに含む、半導体装置。
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