JP2000150810A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title abstract description 40
- 239000003990 capacitor Substances 0.000 claims abstract description 217
- 239000010410 layer Substances 0.000 claims abstract description 214
- 239000011229 interlayer Substances 0.000 claims abstract description 145
- 238000009792 diffusion process Methods 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 21
- 238000010030 laminating Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 23
- 238000000034 method Methods 0.000 abstract description 19
- 238000003860 storage Methods 0.000 abstract description 12
- 239000000126 substance Substances 0.000 abstract description 9
- 238000005498 polishing Methods 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 6
- 238000005459 micromachining Methods 0.000 abstract 1
- 238000000206 photolithography Methods 0.000 description 27
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 229910052697 platinum Inorganic materials 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000002411 adverse Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000002269 spontaneous effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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Abstract
(57)【要約】
【課題】 メモリ部のキャパシタに強誘電体膜又は高誘
電体膜を使用したスタック型半導体記憶装置におけるキ
ャパシタ特性に劣化を生ずることがなく、高集積化のた
めの微細化が妨げられることもない構成の半導体装置及
びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置及びその製造方
法は、キャパシタ上部電極からの配線引き出しを、キャ
パシタ上部電極上の層間絶縁膜を異方性エッチングする
ことによるコンタクトホール開口と金属配線の埋め込み
とで形成せずに、化学機械研磨（ＣＭＰ）により層間絶
縁膜を平坦化してキャパシタ上部電極全面を露出させ、
その上に金属配線層を堆積し、金属配線層を異方性エッ
チングして配線層を形成するものである。
電体膜を使用したスタック型半導体記憶装置におけるキ
ャパシタ特性に劣化を生ずることがなく、高集積化のた
めの微細化が妨げられることもない構成の半導体装置及
びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置及びその製造方
法は、キャパシタ上部電極からの配線引き出しを、キャ
パシタ上部電極上の層間絶縁膜を異方性エッチングする
ことによるコンタクトホール開口と金属配線の埋め込み
とで形成せずに、化学機械研磨（ＣＭＰ）により層間絶
縁膜を平坦化してキャパシタ上部電極全面を露出させ、
その上に金属配線層を堆積し、金属配線層を異方性エッ
チングして配線層を形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に、メモリ部のキャパシタに強誘電
体膜又は高誘電体膜を使用したスタック型半導体記憶装
置及びその製造方法に関する。
製造方法に係り、特に、メモリ部のキャパシタに強誘電
体膜又は高誘電体膜を使用したスタック型半導体記憶装
置及びその製造方法に関する。
【０００２】
【従来の技術】図８は、キャパシタに強誘電体膜又は高
誘電体膜を使用した従来のスタック型半導体記憶装置に
おけるメモリ部の断面構造図である。
誘電体膜を使用した従来のスタック型半導体記憶装置に
おけるメモリ部の断面構造図である。
【０００３】図８に示した従来のスタック型半導体記憶
装置におけるメモリ部の構造は、以下の通りである。シ
リコン基板１の表面近傍には、記憶素子一単位ごとに素
子領域を分離する素子分離膜２が形成され、記憶素子一
単位あたり３個のゲート拡散層４が所定間隔ごとに形成
されている。シリコン基板１の各ゲート拡散層４間のチ
ャネル領域となる各部分上にはＭＯＳトランジスタ素子
のゲート３がその両側の各ゲート拡散層４に端部が重な
るように形成されている。ゲート３が形成されたシリコ
ン基板１上に第１の層間絶縁膜５が形成されており、第
１の層間絶縁膜５の各ゲート拡散層４上の部分には第１
のコンタクトホール６’がそれぞれ開口されており、各
第１のコンタクトホール６’内には第１のコンタクト配
線層６が形成されている。
装置におけるメモリ部の構造は、以下の通りである。シ
リコン基板１の表面近傍には、記憶素子一単位ごとに素
子領域を分離する素子分離膜２が形成され、記憶素子一
単位あたり３個のゲート拡散層４が所定間隔ごとに形成
されている。シリコン基板１の各ゲート拡散層４間のチ
ャネル領域となる各部分上にはＭＯＳトランジスタ素子
のゲート３がその両側の各ゲート拡散層４に端部が重な
るように形成されている。ゲート３が形成されたシリコ
ン基板１上に第１の層間絶縁膜５が形成されており、第
１の層間絶縁膜５の各ゲート拡散層４上の部分には第１
のコンタクトホール６’がそれぞれ開口されており、各
第１のコンタクトホール６’内には第１のコンタクト配
線層６が形成されている。
【０００４】記憶素子一単位あたり３個のゲート拡散層
４のうち２個のＭＯＳトランジスタ素子に共用の１個の
ゲート拡散層４には第１のコンタクト配線層６を介して
第２の配線層８が接続されており、２個のＭＯＳトラン
ジスタ素子にそれぞれ専用の２個のゲート拡散層４には
第１のコンタクト配線層６を介して第１の配線層７が接
続されている。第１の配線層７及び第２の配線層８が形
成された第１の層間絶縁膜５上には第２の層間絶縁膜９
が形成されており、第２の層間絶縁膜９上には、キャパ
シタ下部電極１０，キャパシタ絶縁膜１１及びキャパシ
タ上部電極１２からなるキャパシタが、記憶素子一単位
あたり３個のゲート拡散層４のうち２個のＭＯＳトラン
ジスタ素子にそれぞれ専用の２個のゲート拡散層４にそ
れぞれ対応する数だけ形成されている。
４のうち２個のＭＯＳトランジスタ素子に共用の１個の
ゲート拡散層４には第１のコンタクト配線層６を介して
第２の配線層８が接続されており、２個のＭＯＳトラン
ジスタ素子にそれぞれ専用の２個のゲート拡散層４には
第１のコンタクト配線層６を介して第１の配線層７が接
続されている。第１の配線層７及び第２の配線層８が形
成された第１の層間絶縁膜５上には第２の層間絶縁膜９
が形成されており、第２の層間絶縁膜９上には、キャパ
シタ下部電極１０，キャパシタ絶縁膜１１及びキャパシ
タ上部電極１２からなるキャパシタが、記憶素子一単位
あたり３個のゲート拡散層４のうち２個のＭＯＳトラン
ジスタ素子にそれぞれ専用の２個のゲート拡散層４にそ
れぞれ対応する数だけ形成されている。
【０００５】各キャパシタが形成された第２の層間絶縁
膜９上には第３の層間絶縁膜１３が形成され、第１の配
線層７とキャパシタ上部電極１２とを接続するために、
第２の層間絶縁膜９及び第３の層間絶縁膜１３の第１の
配線層７上の各部分に第２のコンタクトホール１４’
が、第３の層間絶縁膜１３のキャパシタ上の各部分に第
３のコンタクトホール１５’が、それぞれ開口されてい
る。そして、各第２のコンタクトホール１４’，各第３
のコンタクトホール１５’内には、それぞれ第２のコン
タクト配線層１４，第３のコンタクト配線層１５が形成
されている。これらの第２のコンタクト配線層１４及び
第３のコンタクト配線層１５を介して第１の配線層７と
キャパシタ上部電極１２とを接続する多層配線層である
第３の配線層１６が、第３の層間絶縁膜１３上に形成さ
れている。さらに、第３の配線層１６が形成された第３
の層間絶縁膜１３上全面に配線保護絶縁膜１７が形成さ
れている。
膜９上には第３の層間絶縁膜１３が形成され、第１の配
線層７とキャパシタ上部電極１２とを接続するために、
第２の層間絶縁膜９及び第３の層間絶縁膜１３の第１の
配線層７上の各部分に第２のコンタクトホール１４’
が、第３の層間絶縁膜１３のキャパシタ上の各部分に第
３のコンタクトホール１５’が、それぞれ開口されてい
る。そして、各第２のコンタクトホール１４’，各第３
のコンタクトホール１５’内には、それぞれ第２のコン
タクト配線層１４，第３のコンタクト配線層１５が形成
されている。これらの第２のコンタクト配線層１４及び
第３のコンタクト配線層１５を介して第１の配線層７と
キャパシタ上部電極１２とを接続する多層配線層である
第３の配線層１６が、第３の層間絶縁膜１３上に形成さ
れている。さらに、第３の配線層１６が形成された第３
の層間絶縁膜１３上全面に配線保護絶縁膜１７が形成さ
れている。
【０００６】上述のようなスタック型半導体記憶装置
は、キャパシタ下部電極１０とキャパシタ上部電極１２
との間のキャパシタ絶縁膜１１が、電場を加えない状態
で自発的な誘電分極をもつ強誘電体で形成されている場
合にはＥＰＲＯＭ，ＥＥＰＲＯＭ等の不揮発性メモリと
して機能し、誘電率が大きい高誘電体で形成されている
場合にはＤＲＡＭ等の揮発性メモリとして機能する。
は、キャパシタ下部電極１０とキャパシタ上部電極１２
との間のキャパシタ絶縁膜１１が、電場を加えない状態
で自発的な誘電分極をもつ強誘電体で形成されている場
合にはＥＰＲＯＭ，ＥＥＰＲＯＭ等の不揮発性メモリと
して機能し、誘電率が大きい高誘電体で形成されている
場合にはＤＲＡＭ等の揮発性メモリとして機能する。
【０００７】図９乃至図１１は、図８に示した従来のス
タック型半導体記憶装置におけるメモリ部の製造工程の
一工程における断面構造図である。
タック型半導体記憶装置におけるメモリ部の製造工程の
一工程における断面構造図である。
【０００８】図８に示した従来のスタック型半導体記憶
装置におけるメモリ部は、以下のような製造方法により
製造される。
装置におけるメモリ部は、以下のような製造方法により
製造される。
【０００９】最初に、図９に示すように、記憶素子一単
位ごとにシリコン基板１表面近傍の素子領域を分離する
素子分離膜２を、熱酸化及び写真蝕刻法により例えば５
０００オングストローム程度の厚さに形成する。その
後、シリコン基板１上にＭＯＳトランジスタ素子のゲー
ト３のゲート酸化膜３ａを、熱酸化により例えば１００
オングストローム程度の厚さに形成し、その上に、ゲー
ト３のゲート配線層３ｂとなるタングステン・シリサイ
ドを、ＣＶＤ法により例えば２０００オングストローム
程度の厚さに堆積し、さらにその上に、ゲート３のゲー
ト保護膜３ｃとなる窒化シリコン膜を、ＣＶＤ法により
例えば１０００オングストローム程度の厚さに堆積す
る。ゲート酸化膜３ａ，ゲート配線層３ｂ及びゲート保
護膜３ｃを形成後、写真蝕刻法及び異方性エッチング
(ＲＩＥ)により、ＭＯＳトランジスタ素子のゲート３を
記憶素子一単位あたり２個形成する。ゲート３形成後、
ＭＯＳトランジスタ素子のソース及びドレインとなるゲ
ート拡散層４を、イオン注入及び熱拡散により記憶素子
一単位あたり３個形成する。
位ごとにシリコン基板１表面近傍の素子領域を分離する
素子分離膜２を、熱酸化及び写真蝕刻法により例えば５
０００オングストローム程度の厚さに形成する。その
後、シリコン基板１上にＭＯＳトランジスタ素子のゲー
ト３のゲート酸化膜３ａを、熱酸化により例えば１００
オングストローム程度の厚さに形成し、その上に、ゲー
ト３のゲート配線層３ｂとなるタングステン・シリサイ
ドを、ＣＶＤ法により例えば２０００オングストローム
程度の厚さに堆積し、さらにその上に、ゲート３のゲー
ト保護膜３ｃとなる窒化シリコン膜を、ＣＶＤ法により
例えば１０００オングストローム程度の厚さに堆積す
る。ゲート酸化膜３ａ，ゲート配線層３ｂ及びゲート保
護膜３ｃを形成後、写真蝕刻法及び異方性エッチング
(ＲＩＥ)により、ＭＯＳトランジスタ素子のゲート３を
記憶素子一単位あたり２個形成する。ゲート３形成後、
ＭＯＳトランジスタ素子のソース及びドレインとなるゲ
ート拡散層４を、イオン注入及び熱拡散により記憶素子
一単位あたり３個形成する。
【００１０】次に、図１０に示すように、第１の層間絶
縁膜５を、ＣＶＤ法により例えば６０００オングストロ
ーム程度堆積し、第１の層間絶縁膜５の各ゲート拡散層
４上の部分、即ち、第１のコンタクト配線層６が形成さ
れる部分に、第１のコンタクトホール６’を写真蝕刻法
及びＲＩＥにより開口する。第１のコンタクトホール
６’を開口後、第１のコンタクトホール６’を埋め込む
ように、タングステンを、ＣＶＤ法により例えば４００
０オングストローム程度の厚さに堆積し、等方性エッチ
ング(ＣＤＥ)により、第１のコンタクトホール６’上面
までエッチングして第１のコンタクト配線層６を形成す
る。第１のコンタクト配線層６を形成後、タングステン
を、ＣＶＤ法により例えば４０００オングストローム程
度の厚さに堆積し、記憶素子一単位あたり３個のゲート
拡散層４のうち２個のＭＯＳトランジスタ素子に共用の
１個のゲート拡散層４上の第１のコンタクト配線層６に
接続される第２の配線層８と、２個のＭＯＳトランジス
タ素子にそれぞれ専用の２個のゲート拡散層４上の第１
のコンタクト配線層６に接続される第１の配線層７と
を、写真蝕刻法及びＲＩＥにより形成する。
縁膜５を、ＣＶＤ法により例えば６０００オングストロ
ーム程度堆積し、第１の層間絶縁膜５の各ゲート拡散層
４上の部分、即ち、第１のコンタクト配線層６が形成さ
れる部分に、第１のコンタクトホール６’を写真蝕刻法
及びＲＩＥにより開口する。第１のコンタクトホール
６’を開口後、第１のコンタクトホール６’を埋め込む
ように、タングステンを、ＣＶＤ法により例えば４００
０オングストローム程度の厚さに堆積し、等方性エッチ
ング(ＣＤＥ)により、第１のコンタクトホール６’上面
までエッチングして第１のコンタクト配線層６を形成す
る。第１のコンタクト配線層６を形成後、タングステン
を、ＣＶＤ法により例えば４０００オングストローム程
度の厚さに堆積し、記憶素子一単位あたり３個のゲート
拡散層４のうち２個のＭＯＳトランジスタ素子に共用の
１個のゲート拡散層４上の第１のコンタクト配線層６に
接続される第２の配線層８と、２個のＭＯＳトランジス
タ素子にそれぞれ専用の２個のゲート拡散層４上の第１
のコンタクト配線層６に接続される第１の配線層７と
を、写真蝕刻法及びＲＩＥにより形成する。
【００１１】第１の配線層７及び第２の配線層８を形成
後、図１１に示すように、第１の配線層７及び第２の配
線層８が形成された第１の層間絶縁膜５上に、第２の層
間絶縁膜９を、ＣＶＤ法により例えば３０００オングス
トローム程度の厚さに堆積する。第２の層間絶縁膜９を
堆積後、キャパシタ下部電極１０となる白金（Ｐｔ）
を、スパッタ法により例えば２０００オングストローム
程度の厚さに堆積し、その上に、キャパシタ絶縁膜１１
となるＰＺＴ（Lead（Ｐｂ） Zirconate Titanate：鉛
・ジルコネート・タイタネート）膜を、スパッタ法によ
り例えば３０００オングストローム程度の厚さに堆積
し、さらにその上に、キャパシタ上部電極１２となる白
金を、スパッタ法により例えば２０００オングストロー
ム程度の厚さに堆積する。白金、ＰＺＴ膜、白金を順次
堆積後、写真蝕刻法及びＲＩＥによりキャパシタ上部電
極１２を形成し、その後さらに、写真蝕刻法及びＲＩＥ
によりキャパシタ絶縁膜１１及びキャパシタ下部電極１
０を形成する。
後、図１１に示すように、第１の配線層７及び第２の配
線層８が形成された第１の層間絶縁膜５上に、第２の層
間絶縁膜９を、ＣＶＤ法により例えば３０００オングス
トローム程度の厚さに堆積する。第２の層間絶縁膜９を
堆積後、キャパシタ下部電極１０となる白金（Ｐｔ）
を、スパッタ法により例えば２０００オングストローム
程度の厚さに堆積し、その上に、キャパシタ絶縁膜１１
となるＰＺＴ（Lead（Ｐｂ） Zirconate Titanate：鉛
・ジルコネート・タイタネート）膜を、スパッタ法によ
り例えば３０００オングストローム程度の厚さに堆積
し、さらにその上に、キャパシタ上部電極１２となる白
金を、スパッタ法により例えば２０００オングストロー
ム程度の厚さに堆積する。白金、ＰＺＴ膜、白金を順次
堆積後、写真蝕刻法及びＲＩＥによりキャパシタ上部電
極１２を形成し、その後さらに、写真蝕刻法及びＲＩＥ
によりキャパシタ絶縁膜１１及びキャパシタ下部電極１
０を形成する。
【００１２】キャパシタ上部電極１２，キャパシタ絶縁
膜１１及びキャパシタ下部電極１０からなるキャパシタ
を形成後、図８に示すように、キャパシタが形成された
第２の層間絶縁膜９上に、第３の層間絶縁膜１３を、Ｃ
ＶＤ法により例えば６０００オングストローム程度の厚
さに堆積する。第３の層間絶縁膜１３を堆積後、第３の
層間絶縁膜１３の第１の配線層７上の部分に第２のコン
タクトホール１４’を写真蝕刻法及びＲＩＥにより開口
し、さらに、第３の層間絶縁膜１３のキャパシタ上部電
極１２上の部分に第３のコンタクトホール１５’を写真
蝕刻法及びＲＩＥにより開口する。第２のコンタクトホ
ール１４’及び第３のコンタクトホール１５’を開口
後、第２のコンタクトホール１４’及び第３のコンタク
トホール１５’を埋め込むように、アルミニウムを、ス
パッタ法により例えば４０００オングストローム程度の
厚さに堆積する。アルミニウムを堆積後、第２のコンタ
クトホール１４’及び第３のコンタクトホール１５’内
の第２のコンタクト配線層１４及び第３のコンタクト配
線層１５と、第３の層間絶縁膜１３上の多層配線層であ
る第３の配線層１６とが形成されるように、写真蝕刻法
及びＲＩＥによりアルミニウムを加工する。その後、第
３の配線層１６が形成された第３の層間絶縁膜１３上
に、配線保護絶縁膜１７を、ＣＶＤにより例えば６００
０オングストローム程度の厚さに堆積すると、図８に示
した従来のスタック型半導体記憶装置におけるメモリ部
が完成する。
膜１１及びキャパシタ下部電極１０からなるキャパシタ
を形成後、図８に示すように、キャパシタが形成された
第２の層間絶縁膜９上に、第３の層間絶縁膜１３を、Ｃ
ＶＤ法により例えば６０００オングストローム程度の厚
さに堆積する。第３の層間絶縁膜１３を堆積後、第３の
層間絶縁膜１３の第１の配線層７上の部分に第２のコン
タクトホール１４’を写真蝕刻法及びＲＩＥにより開口
し、さらに、第３の層間絶縁膜１３のキャパシタ上部電
極１２上の部分に第３のコンタクトホール１５’を写真
蝕刻法及びＲＩＥにより開口する。第２のコンタクトホ
ール１４’及び第３のコンタクトホール１５’を開口
後、第２のコンタクトホール１４’及び第３のコンタク
トホール１５’を埋め込むように、アルミニウムを、ス
パッタ法により例えば４０００オングストローム程度の
厚さに堆積する。アルミニウムを堆積後、第２のコンタ
クトホール１４’及び第３のコンタクトホール１５’内
の第２のコンタクト配線層１４及び第３のコンタクト配
線層１５と、第３の層間絶縁膜１３上の多層配線層であ
る第３の配線層１６とが形成されるように、写真蝕刻法
及びＲＩＥによりアルミニウムを加工する。その後、第
３の配線層１６が形成された第３の層間絶縁膜１３上
に、配線保護絶縁膜１７を、ＣＶＤにより例えば６００
０オングストローム程度の厚さに堆積すると、図８に示
した従来のスタック型半導体記憶装置におけるメモリ部
が完成する。
【００１３】
【発明が解決しようとする課題】しかしながら、キャパ
シタに強誘電体膜又は高誘電体膜を使用した上述のよう
な従来のスタック型半導体記憶装置におけるメモリ部の
構成及び製造方法においては、キャパシタ形成後にキャ
パシタ上部電極１２に金属配線（第３のコンタクト配線
層１５）を用いてコンタクト接続をするための第３のコ
ンタクトホール１５’を開口するためのエッチング、特
に異方性エッチング（ＲＩＥ）による悪影響や、キャパ
シタ形成後の多層配線層（第３の配線層１６）形成工程
における還元性雰囲気による悪影響により、キャパシタ
の電荷保持特性、信頼性等の特性に著しい劣化が生ずる
という問題点があった。
シタに強誘電体膜又は高誘電体膜を使用した上述のよう
な従来のスタック型半導体記憶装置におけるメモリ部の
構成及び製造方法においては、キャパシタ形成後にキャ
パシタ上部電極１２に金属配線（第３のコンタクト配線
層１５）を用いてコンタクト接続をするための第３のコ
ンタクトホール１５’を開口するためのエッチング、特
に異方性エッチング（ＲＩＥ）による悪影響や、キャパ
シタ形成後の多層配線層（第３の配線層１６）形成工程
における還元性雰囲気による悪影響により、キャパシタ
の電荷保持特性、信頼性等の特性に著しい劣化が生ずる
という問題点があった。
【００１４】また、キャパシタ上部電極に金属配線を用
いてコンタクト接続するために、第３のコンタクトホー
ル１５’開口のためのエッチングを等方性エッチング
（ＣＤＥ）により行った場合には、キャパシタに与える
悪影響は小さくなる反面、コンタクト開口部が広くなる
ため、キャパシタ上部電極１２の大きさが小さい場合に
はキャパシタ絶縁膜１１近傍までエッチングが進み、加
工が困難である。従って、等方性エッチングにより第３
のコンタクトホール１５’開口を行う場合には、キャパ
シタ上部電極１２の大きさは十分に大きくしておく必要
があるが、高集積化のための微細化が妨げられることと
なる。
いてコンタクト接続するために、第３のコンタクトホー
ル１５’開口のためのエッチングを等方性エッチング
（ＣＤＥ）により行った場合には、キャパシタに与える
悪影響は小さくなる反面、コンタクト開口部が広くなる
ため、キャパシタ上部電極１２の大きさが小さい場合に
はキャパシタ絶縁膜１１近傍までエッチングが進み、加
工が困難である。従って、等方性エッチングにより第３
のコンタクトホール１５’開口を行う場合には、キャパ
シタ上部電極１２の大きさは十分に大きくしておく必要
があるが、高集積化のための微細化が妨げられることと
なる。
【００１５】本発明は上記問題点に鑑みてなされたもの
で、その目的は、メモリ部のキャパシタに強誘電体膜又
は高誘電体膜を使用したスタック型半導体記憶装置にお
けるキャパシタの電荷保持特性、信頼性等の特性に劣化
を生ずることがなく、高集積化のための微細化が妨げら
れることもない構成の半導体装置及びその製造方法を提
供することである。
で、その目的は、メモリ部のキャパシタに強誘電体膜又
は高誘電体膜を使用したスタック型半導体記憶装置にお
けるキャパシタの電荷保持特性、信頼性等の特性に劣化
を生ずることがなく、高集積化のための微細化が妨げら
れることもない構成の半導体装置及びその製造方法を提
供することである。
【００１６】
【課題を解決するための手段】本発明に係る半導体装置
及びその製造方法によれば、メモリ部のキャパシタに強
誘電体膜又は高誘電体膜を使用したスタック型半導体記
憶装置において、キャパシタ上部電極からの配線引き出
しを、キャパシタ上部電極上の層間絶縁膜を異方性エッ
チングすることによるコンタクトホール開口と金属配線
の埋め込みとで形成せずに、化学機械研磨（ＣＭＰ：Ch
emical Mechanical Polishing）により層間絶縁膜を平
坦化してキャパシタ上部電極全面を露出させ、その上に
金属配線層を堆積し、金属配線層を異方性エッチングし
て配線層を形成することにより行うこととしたので、キ
ャパシタ上部電極からの配線引き出し形成のためのコン
タクトホール開口のための異方性エッチングによりキャ
パシタ上部電極に悪影響を与えることなく、キャパシタ
上部電極からの配線引き出しを形成することができ、良
好なキャパシタ特性を得ることができる。コンタクトホ
ールを開口せずにキャパシタ上部電極からの配線引き出
し形成を行うので、キャパシタ上部電極より上層のコン
タクトホールによる段差が解消され、従来存在した段差
による多層構造の加工難が軽減される。
及びその製造方法によれば、メモリ部のキャパシタに強
誘電体膜又は高誘電体膜を使用したスタック型半導体記
憶装置において、キャパシタ上部電極からの配線引き出
しを、キャパシタ上部電極上の層間絶縁膜を異方性エッ
チングすることによるコンタクトホール開口と金属配線
の埋め込みとで形成せずに、化学機械研磨（ＣＭＰ：Ch
emical Mechanical Polishing）により層間絶縁膜を平
坦化してキャパシタ上部電極全面を露出させ、その上に
金属配線層を堆積し、金属配線層を異方性エッチングし
て配線層を形成することにより行うこととしたので、キ
ャパシタ上部電極からの配線引き出し形成のためのコン
タクトホール開口のための異方性エッチングによりキャ
パシタ上部電極に悪影響を与えることなく、キャパシタ
上部電極からの配線引き出しを形成することができ、良
好なキャパシタ特性を得ることができる。コンタクトホ
ールを開口せずにキャパシタ上部電極からの配線引き出
し形成を行うので、キャパシタ上部電極より上層のコン
タクトホールによる段差が解消され、従来存在した段差
による多層構造の加工難が軽減される。
【００１７】また、本発明に係る半導体装置及びその製
造方法の構成においては、キャパシタ上部電極全面で多
層配線層との接続が行われるので、キャパシタ上部電極
と多層配線層とのコンタクト抵抗の低抵抗化を図ること
ができる。さらに、製造工程における合わせ精度の許容
範囲が非常に大きくなり、キャパシタ上部電極より上層
のコンタクトホールによる段差も解消されるので、配線
加工が容易となり、半導体装置の高集積化に適したもの
となる。
造方法の構成においては、キャパシタ上部電極全面で多
層配線層との接続が行われるので、キャパシタ上部電極
と多層配線層とのコンタクト抵抗の低抵抗化を図ること
ができる。さらに、製造工程における合わせ精度の許容
範囲が非常に大きくなり、キャパシタ上部電極より上層
のコンタクトホールによる段差も解消されるので、配線
加工が容易となり、半導体装置の高集積化に適したもの
となる。
【００１８】
【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法の実施の形態について、図面を参照しな
がら説明する。
びその製造方法の実施の形態について、図面を参照しな
がら説明する。
【００１９】図１は、本発明の第１の実施の形態に係る
半導体装置の断面構造図、具体的には、キャパシタに強
誘電体膜又は高誘電体膜を使用した本発明の第１の実施
の形態に係るスタック型半導体記憶装置におけるメモリ
部の断面構造図である。
半導体装置の断面構造図、具体的には、キャパシタに強
誘電体膜又は高誘電体膜を使用した本発明の第１の実施
の形態に係るスタック型半導体記憶装置におけるメモリ
部の断面構造図である。
【００２０】図１に示した本発明の第１の実施の形態に
係るスタック型半導体記憶装置におけるメモリ部の構造
は、以下の通りである。シリコン基板１０１の表面近傍
には、記憶素子一単位ごとに素子領域を分離する素子分
離膜１０２が形成され、記憶素子一単位あたり３個のゲ
ート拡散層１０４が所定間隔ごとに形成されている。シ
リコン基板１の各ゲート拡散層１０４間のチャネル領域
となる各部分上にはＭＯＳトランジスタ素子のゲート１
０３がその両側の各ゲート拡散層１０４に端部が重なる
ように形成されている。ゲート１０３が形成されたシリ
コン基板１０１上に第１の層間絶縁膜１０５が形成され
ており、第１の層間絶縁膜１０５の各ゲート拡散層１０
４上の部分には第１のコンタクトホール１０６’がそれ
ぞれ開口されており、各第１のコンタクトホール１０
６’内には第１のコンタクト配線層１０６が形成されて
いる。
係るスタック型半導体記憶装置におけるメモリ部の構造
は、以下の通りである。シリコン基板１０１の表面近傍
には、記憶素子一単位ごとに素子領域を分離する素子分
離膜１０２が形成され、記憶素子一単位あたり３個のゲ
ート拡散層１０４が所定間隔ごとに形成されている。シ
リコン基板１の各ゲート拡散層１０４間のチャネル領域
となる各部分上にはＭＯＳトランジスタ素子のゲート１
０３がその両側の各ゲート拡散層１０４に端部が重なる
ように形成されている。ゲート１０３が形成されたシリ
コン基板１０１上に第１の層間絶縁膜１０５が形成され
ており、第１の層間絶縁膜１０５の各ゲート拡散層１０
４上の部分には第１のコンタクトホール１０６’がそれ
ぞれ開口されており、各第１のコンタクトホール１０
６’内には第１のコンタクト配線層１０６が形成されて
いる。
【００２１】記憶素子一単位あたり３個のゲート拡散層
１０４のうち２個のＭＯＳトランジスタ素子に共用の１
個のゲート拡散層１０４には第１のコンタクト配線層１
０６を介して第２の配線層１０８が接続されており、２
個のＭＯＳトランジスタ素子にそれぞれ専用の２個のゲ
ート拡散層１０４には第１のコンタクト配線層１０６を
介して第１の配線層１０７が接続されている。第１の配
線層１０７及び第２の配線層１０８が形成された第１の
層間絶縁膜１０５上には第２の層間絶縁膜１０９が形成
されており、第２の層間絶縁膜１０９上には、キャパシ
タ下部電極１１０，キャパシタ絶縁膜１１１及びキャパ
シタ上部電極１１２からなるキャパシタが、記憶素子一
単位あたり３個のゲート拡散層１０４のうち２個のＭＯ
Ｓトランジスタ素子にそれぞれ専用の２個のゲート拡散
層１０４にそれぞれ対応する数だけ形成されている。
１０４のうち２個のＭＯＳトランジスタ素子に共用の１
個のゲート拡散層１０４には第１のコンタクト配線層１
０６を介して第２の配線層１０８が接続されており、２
個のＭＯＳトランジスタ素子にそれぞれ専用の２個のゲ
ート拡散層１０４には第１のコンタクト配線層１０６を
介して第１の配線層１０７が接続されている。第１の配
線層１０７及び第２の配線層１０８が形成された第１の
層間絶縁膜１０５上には第２の層間絶縁膜１０９が形成
されており、第２の層間絶縁膜１０９上には、キャパシ
タ下部電極１１０，キャパシタ絶縁膜１１１及びキャパ
シタ上部電極１１２からなるキャパシタが、記憶素子一
単位あたり３個のゲート拡散層１０４のうち２個のＭＯ
Ｓトランジスタ素子にそれぞれ専用の２個のゲート拡散
層１０４にそれぞれ対応する数だけ形成されている。
【００２２】各キャパシタが形成された第２の層間絶縁
膜１０９上には第３の層間絶縁膜１１３が形成されてい
る。第３の層間絶縁膜１１３の表面は、キャパシタ上部
電極１１２の表面が露出し、キャパシタ上部電極１１２
の表面とともにほぼ同一平面を形成するように平坦化さ
れている。また、第１の配線層１０７とキャパシタ上部
電極１１２とを接続するために、第２の層間絶縁膜１０
９及び第３の層間絶縁膜１１３の第１の配線層１０７上
の各部分に第２のコンタクトホール１１４’がそれぞれ
開口されている。そして、各第２のコンタクトホール１
１４’内には、それぞれ第２のコンタクト配線層１１４
が形成されている。第２のコンタクト配線層１１４を介
して第１の配線層１０７とキャパシタ上部電極１１２と
を接続する第３の配線層１１５が、第３の層間絶縁膜１
１３上に形成されている。
膜１０９上には第３の層間絶縁膜１１３が形成されてい
る。第３の層間絶縁膜１１３の表面は、キャパシタ上部
電極１１２の表面が露出し、キャパシタ上部電極１１２
の表面とともにほぼ同一平面を形成するように平坦化さ
れている。また、第１の配線層１０７とキャパシタ上部
電極１１２とを接続するために、第２の層間絶縁膜１０
９及び第３の層間絶縁膜１１３の第１の配線層１０７上
の各部分に第２のコンタクトホール１１４’がそれぞれ
開口されている。そして、各第２のコンタクトホール１
１４’内には、それぞれ第２のコンタクト配線層１１４
が形成されている。第２のコンタクト配線層１１４を介
して第１の配線層１０７とキャパシタ上部電極１１２と
を接続する第３の配線層１１５が、第３の層間絶縁膜１
１３上に形成されている。
【００２３】第３の配線層１１５が形成された第３の層
間絶縁膜１１３上に、第４の層間絶縁膜１１６が形成さ
れている。第４の層間絶縁膜１１６の第３の配線層１１
５上の各部分には、第３のコンタクトホール１１７’が
それぞれ開口され、各第３のコンタクトホール１１７’
内には、それぞれ第３のコンタクト配線層１１７が形成
されている。第３のコンタクト配線層１１７が形成され
た第４の層間絶縁膜１１６上には、多層配線層である第
４の配線層１１８が形成されている。さらに、第４の配
線層１１８が形成された第４の層間絶縁膜１１６上全面
に配線保護絶縁膜１１９が形成されている。
間絶縁膜１１３上に、第４の層間絶縁膜１１６が形成さ
れている。第４の層間絶縁膜１１６の第３の配線層１１
５上の各部分には、第３のコンタクトホール１１７’が
それぞれ開口され、各第３のコンタクトホール１１７’
内には、それぞれ第３のコンタクト配線層１１７が形成
されている。第３のコンタクト配線層１１７が形成され
た第４の層間絶縁膜１１６上には、多層配線層である第
４の配線層１１８が形成されている。さらに、第４の配
線層１１８が形成された第４の層間絶縁膜１１６上全面
に配線保護絶縁膜１１９が形成されている。
【００２４】図１に示した本発明の第１の実施の形態に
係るスタック型半導体記憶装置は、従来のスタック型半
導体記憶装置と同様に、キャパシタ下部電極１１０とキ
ャパシタ上部電極１１２との間のキャパシタ絶縁膜１１
１が、電場を加えない状態で自発的な誘電分極をもつ強
誘電体で形成されている場合にはＥＰＲＯＭ，ＥＥＰＲ
ＯＭ等の不揮発性メモリとして機能し、誘電率が大きい
高誘電体で形成されている場合にはＤＲＡＭ等の揮発性
メモリとして機能する。
係るスタック型半導体記憶装置は、従来のスタック型半
導体記憶装置と同様に、キャパシタ下部電極１１０とキ
ャパシタ上部電極１１２との間のキャパシタ絶縁膜１１
１が、電場を加えない状態で自発的な誘電分極をもつ強
誘電体で形成されている場合にはＥＰＲＯＭ，ＥＥＰＲ
ＯＭ等の不揮発性メモリとして機能し、誘電率が大きい
高誘電体で形成されている場合にはＤＲＡＭ等の揮発性
メモリとして機能する。
【００２５】図２乃至図６は、本発明の第１の実施の形
態に係る半導体装置の製造方法の製造工程の一工程にお
ける断面構造図、具体的には、図１に示した本発明の第
１の実施の形態に係るスタック型半導体記憶装置におけ
るメモリ部の製造工程の一工程における断面構造図であ
る。
態に係る半導体装置の製造方法の製造工程の一工程にお
ける断面構造図、具体的には、図１に示した本発明の第
１の実施の形態に係るスタック型半導体記憶装置におけ
るメモリ部の製造工程の一工程における断面構造図であ
る。
【００２６】図１に示した本発明の第１の実施の形態に
係るスタック型半導体記憶装置におけるメモリ部は、以
下のような本発明の第１の実施の形態に係る半導体装置
の製造方法により製造される。
係るスタック型半導体記憶装置におけるメモリ部は、以
下のような本発明の第１の実施の形態に係る半導体装置
の製造方法により製造される。
【００２７】最初に、図２に示すように、記憶素子一単
位ごとにシリコン基板１０１表面近傍の素子領域を分離
する素子分離膜１０２を、熱酸化及び写真蝕刻法により
例えば５０００オングストローム程度の厚さに形成す
る。その後、シリコン基板１０１上にＭＯＳトランジス
タ素子のゲート１０３のゲート酸化膜１０３ａを、熱酸
化により例えば１００オングストローム程度の厚さに形
成し、その上に、ゲート１０３のゲート配線層１０３ｂ
となるタングステン・シリサイドを、ＣＶＤ法により例
えば２０００オングストローム程度の厚さに堆積し、さ
らにその上に、ゲート１０３のゲート保護膜１０３ｃと
なる窒化シリコン膜を、ＣＶＤ法により例えば１０００
オングストローム程度の厚さに堆積する。ゲート酸化膜
１０３ａ，ゲート配線層１０３ｂ及びゲート保護膜１０
３ｃを形成後、写真蝕刻法及び異方性エッチング(ＲＩ
Ｅ)により、ＭＯＳトランジスタ素子のゲート１０３を
記憶素子一単位あたり２個形成する。ゲート１０３形成
後、ＭＯＳトランジスタ素子のソース及びドレインとな
るゲート拡散層１０４を、イオン注入及び熱拡散により
記憶素子一単位あたり３個形成する。
位ごとにシリコン基板１０１表面近傍の素子領域を分離
する素子分離膜１０２を、熱酸化及び写真蝕刻法により
例えば５０００オングストローム程度の厚さに形成す
る。その後、シリコン基板１０１上にＭＯＳトランジス
タ素子のゲート１０３のゲート酸化膜１０３ａを、熱酸
化により例えば１００オングストローム程度の厚さに形
成し、その上に、ゲート１０３のゲート配線層１０３ｂ
となるタングステン・シリサイドを、ＣＶＤ法により例
えば２０００オングストローム程度の厚さに堆積し、さ
らにその上に、ゲート１０３のゲート保護膜１０３ｃと
なる窒化シリコン膜を、ＣＶＤ法により例えば１０００
オングストローム程度の厚さに堆積する。ゲート酸化膜
１０３ａ，ゲート配線層１０３ｂ及びゲート保護膜１０
３ｃを形成後、写真蝕刻法及び異方性エッチング(ＲＩ
Ｅ)により、ＭＯＳトランジスタ素子のゲート１０３を
記憶素子一単位あたり２個形成する。ゲート１０３形成
後、ＭＯＳトランジスタ素子のソース及びドレインとな
るゲート拡散層１０４を、イオン注入及び熱拡散により
記憶素子一単位あたり３個形成する。
【００２８】次に、図３に示すように、第１の層間絶縁
膜１０５を、ＣＶＤ法により例えば６０００オングスト
ローム程度堆積し、第１の層間絶縁膜１０５の各ゲート
拡散層１０４上の部分、即ち、第１のコンタクト配線層
１０６が形成される部分に、第１のコンタクトホール１
０６’を写真蝕刻法及びＲＩＥにより開口する。第１の
コンタクトホール１０６’を開口後、第１のコンタクト
ホール１０６’を埋め込むように、タングステンを、Ｃ
ＶＤ法により例えば４０００オングストローム程度の厚
さに堆積し、等方性エッチング(ＣＤＥ)により、第１の
コンタクトホール１０６’上面までエッチングして第１
のコンタクト配線層１０６を形成する。第１のコンタク
ト配線層１０６を形成後、タングステンを、ＣＶＤ法に
より例えば４０００オングストローム程度の厚さに堆積
し、記憶素子一単位あたり３個のゲート拡散層１０４の
うち２個のＭＯＳトランジスタ素子に共用の１個のゲー
ト拡散層１０４上の第１のコンタクト配線層１０６に接
続される第２の配線層１０８と、２個のＭＯＳトランジ
スタ素子にそれぞれ専用の２個のゲート拡散層１０４上
の第１のコンタクト配線層１０６に接続される第１の配
線層１０７とを、写真蝕刻法及びＲＩＥにより形成す
る。
膜１０５を、ＣＶＤ法により例えば６０００オングスト
ローム程度堆積し、第１の層間絶縁膜１０５の各ゲート
拡散層１０４上の部分、即ち、第１のコンタクト配線層
１０６が形成される部分に、第１のコンタクトホール１
０６’を写真蝕刻法及びＲＩＥにより開口する。第１の
コンタクトホール１０６’を開口後、第１のコンタクト
ホール１０６’を埋め込むように、タングステンを、Ｃ
ＶＤ法により例えば４０００オングストローム程度の厚
さに堆積し、等方性エッチング(ＣＤＥ)により、第１の
コンタクトホール１０６’上面までエッチングして第１
のコンタクト配線層１０６を形成する。第１のコンタク
ト配線層１０６を形成後、タングステンを、ＣＶＤ法に
より例えば４０００オングストローム程度の厚さに堆積
し、記憶素子一単位あたり３個のゲート拡散層１０４の
うち２個のＭＯＳトランジスタ素子に共用の１個のゲー
ト拡散層１０４上の第１のコンタクト配線層１０６に接
続される第２の配線層１０８と、２個のＭＯＳトランジ
スタ素子にそれぞれ専用の２個のゲート拡散層１０４上
の第１のコンタクト配線層１０６に接続される第１の配
線層１０７とを、写真蝕刻法及びＲＩＥにより形成す
る。
【００２９】第１の配線層１０７及び第２の配線層１０
８を形成後、図４に示すように、第１の配線層１０７及
び第２の配線層１０８が形成された第１の層間絶縁膜１
０５上に、第２の層間絶縁膜１０９を、ＣＶＤ法により
例えば３０００オングストローム程度の厚さに堆積す
る。第２の層間絶縁膜１０９を堆積後、キャパシタ下部
電極１１０となる白金（Ｐｔ）を、スパッタ法により例
えば２０００オングストローム程度の厚さに堆積し、そ
の上に、キャパシタ絶縁膜１１１となるＰＺＴ（Lead
（Ｐｂ） Zirconate Titanate：鉛・ジルコネート・タ
イタネート）膜を、スパッタ法により例えば３０００オ
ングストローム程度の厚さに堆積し、さらにその上に、
キャパシタ上部電極１１２となる白金を、スパッタ法に
より例えば２０００オングストローム程度の厚さに堆積
する。白金、ＰＺＴ膜、白金を順次堆積後、写真蝕刻法
及びＲＩＥによりキャパシタ上部電極１１２を形成し、
その後さらに、写真蝕刻法及びＲＩＥによりキャパシタ
絶縁膜１１１及びキャパシタ下部電極１１０を形成す
る。
８を形成後、図４に示すように、第１の配線層１０７及
び第２の配線層１０８が形成された第１の層間絶縁膜１
０５上に、第２の層間絶縁膜１０９を、ＣＶＤ法により
例えば３０００オングストローム程度の厚さに堆積す
る。第２の層間絶縁膜１０９を堆積後、キャパシタ下部
電極１１０となる白金（Ｐｔ）を、スパッタ法により例
えば２０００オングストローム程度の厚さに堆積し、そ
の上に、キャパシタ絶縁膜１１１となるＰＺＴ（Lead
（Ｐｂ） Zirconate Titanate：鉛・ジルコネート・タ
イタネート）膜を、スパッタ法により例えば３０００オ
ングストローム程度の厚さに堆積し、さらにその上に、
キャパシタ上部電極１１２となる白金を、スパッタ法に
より例えば２０００オングストローム程度の厚さに堆積
する。白金、ＰＺＴ膜、白金を順次堆積後、写真蝕刻法
及びＲＩＥによりキャパシタ上部電極１１２を形成し、
その後さらに、写真蝕刻法及びＲＩＥによりキャパシタ
絶縁膜１１１及びキャパシタ下部電極１１０を形成す
る。
【００３０】キャパシタ上部電極１１２，キャパシタ絶
縁膜１１１及びキャパシタ下部電極１１０からなるキャ
パシタを形成後、図５に示すように、キャパシタが形成
された第２の層間絶縁膜１０９上に、第３の層間絶縁膜
１１３を、ＣＶＤ法により例えば６０００オングストロ
ーム程度の厚さに堆積する。第３の層間絶縁膜１１３を
堆積後、例えばキャパシタ上部電極１１２をストッパと
して用いて化学機械研磨（ＣＭＰ）により、第３の層間
絶縁膜１１３の表面を、キャパシタ上部電極１１２の表
面とともにほぼ同一平面を形成するように平坦化し、キ
ャパシタ上部電極１１２の表面を露出させる。第３の層
間絶縁膜１１３の表面を平坦化後、第３の層間絶縁膜１
１３の第１の配線層１０７上の部分に第２のコンタクト
ホール１１４’を写真蝕刻法及びＲＩＥにより開口す
る。
縁膜１１１及びキャパシタ下部電極１１０からなるキャ
パシタを形成後、図５に示すように、キャパシタが形成
された第２の層間絶縁膜１０９上に、第３の層間絶縁膜
１１３を、ＣＶＤ法により例えば６０００オングストロ
ーム程度の厚さに堆積する。第３の層間絶縁膜１１３を
堆積後、例えばキャパシタ上部電極１１２をストッパと
して用いて化学機械研磨（ＣＭＰ）により、第３の層間
絶縁膜１１３の表面を、キャパシタ上部電極１１２の表
面とともにほぼ同一平面を形成するように平坦化し、キ
ャパシタ上部電極１１２の表面を露出させる。第３の層
間絶縁膜１１３の表面を平坦化後、第３の層間絶縁膜１
１３の第１の配線層１０７上の部分に第２のコンタクト
ホール１１４’を写真蝕刻法及びＲＩＥにより開口す
る。
【００３１】第２のコンタクトホール１１４’を開口
後、第２のコンタクトホール１１４’を埋め込むよう
に、アルミニウムを、スパッタ法により例えば４０００
オングストローム程度の厚さに堆積する。アルミニウム
を堆積後、第２のコンタクトホール１１４’内の第２の
コンタクト配線層１１４と、第３の層間絶縁膜１１３上
の第３の配線層１１５とが形成されるように、写真蝕刻
法及びＲＩＥによりアルミニウムを加工する。この際、
第３の層間絶縁膜１１３の表面が、キャパシタ上部電極
１１２の表面とともにほぼ同一平面を形成するように平
坦化されて段差がなく、キャパシタ上部電極１１２の表
面が露出しているので、合わせ精度の許容範囲が大きく
なり、第２のコンタクト配線層１１４及び第３の配線層
１１５の形成加工並びにより上層の多層配線層の形成加
工が容易になる。
後、第２のコンタクトホール１１４’を埋め込むよう
に、アルミニウムを、スパッタ法により例えば４０００
オングストローム程度の厚さに堆積する。アルミニウム
を堆積後、第２のコンタクトホール１１４’内の第２の
コンタクト配線層１１４と、第３の層間絶縁膜１１３上
の第３の配線層１１５とが形成されるように、写真蝕刻
法及びＲＩＥによりアルミニウムを加工する。この際、
第３の層間絶縁膜１１３の表面が、キャパシタ上部電極
１１２の表面とともにほぼ同一平面を形成するように平
坦化されて段差がなく、キャパシタ上部電極１１２の表
面が露出しているので、合わせ精度の許容範囲が大きく
なり、第２のコンタクト配線層１１４及び第３の配線層
１１５の形成加工並びにより上層の多層配線層の形成加
工が容易になる。
【００３２】その後、図１に示すように、第３の配線層
１１５及び第３の層間絶縁膜１１３上に、第４の層間絶
縁膜１１６を、ＣＶＤにより例えば３０００オングスト
ローム程度の厚さに堆積し、第４の層間絶縁膜１１６の
第３の配線層１１５上の部分に第３のコンタクトホール
１１７’を写真蝕刻法及びＲＩＥにより開口する。第３
のコンタクトホール１１７’を開口後、第３のコンタク
トホール１１７’を埋め込むように、アルミニウムを、
スパッタ法により例えば３０００オングストローム程度
の厚さに堆積する。アルミニウムを堆積後、第２のコン
タクト配線層１１４に電気的に接続されるように、第３
のコンタクト配線層１１７及び多層配線層１１８を写真
蝕刻法及びＲＩＥにより形成する。最後に、配線保護絶
縁膜１１９を、ＣＶＤにより例えば８０００オングスト
ローム程度の厚さに堆積すると、図１に示した本発明の
第１の実施の形態に係るスタック型半導体記憶装置にお
けるメモリ部が完成する。
１１５及び第３の層間絶縁膜１１３上に、第４の層間絶
縁膜１１６を、ＣＶＤにより例えば３０００オングスト
ローム程度の厚さに堆積し、第４の層間絶縁膜１１６の
第３の配線層１１５上の部分に第３のコンタクトホール
１１７’を写真蝕刻法及びＲＩＥにより開口する。第３
のコンタクトホール１１７’を開口後、第３のコンタク
トホール１１７’を埋め込むように、アルミニウムを、
スパッタ法により例えば３０００オングストローム程度
の厚さに堆積する。アルミニウムを堆積後、第２のコン
タクト配線層１１４に電気的に接続されるように、第３
のコンタクト配線層１１７及び多層配線層１１８を写真
蝕刻法及びＲＩＥにより形成する。最後に、配線保護絶
縁膜１１９を、ＣＶＤにより例えば８０００オングスト
ローム程度の厚さに堆積すると、図１に示した本発明の
第１の実施の形態に係るスタック型半導体記憶装置にお
けるメモリ部が完成する。
【００３３】以上のように、本発明の第１の実施の形態
に係る半導体装置及びその製造方法によれば、キャパシ
タ上部電極１１２からの配線引き出しをキャパシタ形成
後の異方性エッチングによるコンタクトホール開口と金
属配線の埋め込みとで形成せずに、化学機械研磨（ＣＭ
Ｐ）を用いてキャパシタ上部電極１１２全面を露出さ
せ、その上に金属配線層１１５を堆積し、金属配線層１
１５を異方性エッチングして配線層を形成することとし
たので、キャパシタ上部電極１１２からの配線引き出し
形成のためのコンタクトホール開口のための異方性エッ
チングによりキャパシタ上部電極１１２に悪影響を与え
ることなく、キャパシタ上部電極１１２からの配線引き
出しを容易に形成することができ、良好なキャパシタ特
性を得ることができる。コンタクトホールを開口せずに
キャパシタ上部電極１１２からの配線引き出し形成を行
うので、キャパシタ上部電極１１２より上層のコンタク
トホールによる段差が解消され、従来存在した段差によ
る多層構造の加工難が軽減される。
に係る半導体装置及びその製造方法によれば、キャパシ
タ上部電極１１２からの配線引き出しをキャパシタ形成
後の異方性エッチングによるコンタクトホール開口と金
属配線の埋め込みとで形成せずに、化学機械研磨（ＣＭ
Ｐ）を用いてキャパシタ上部電極１１２全面を露出さ
せ、その上に金属配線層１１５を堆積し、金属配線層１
１５を異方性エッチングして配線層を形成することとし
たので、キャパシタ上部電極１１２からの配線引き出し
形成のためのコンタクトホール開口のための異方性エッ
チングによりキャパシタ上部電極１１２に悪影響を与え
ることなく、キャパシタ上部電極１１２からの配線引き
出しを容易に形成することができ、良好なキャパシタ特
性を得ることができる。コンタクトホールを開口せずに
キャパシタ上部電極１１２からの配線引き出し形成を行
うので、キャパシタ上部電極１１２より上層のコンタク
トホールによる段差が解消され、従来存在した段差によ
る多層構造の加工難が軽減される。
【００３４】また、本発明の第１の実施の形態に係る半
導体装置及びその製造方法の構成においては、キャパシ
タ上部電極１１２全面で多層配線層との接続が行われる
ので、キャパシタ上部電極１１２と多層配線層とのコン
タクト抵抗の低抵抗化を図ることができる。さらに、製
造工程における合わせ精度の許容範囲が非常に大きくな
り、キャパシタ上部電極１１２より上層のコンタクトホ
ールによる段差も解消されるので、配線加工が容易とな
り、半導体装置の高集積化に適したものとなる。
導体装置及びその製造方法の構成においては、キャパシ
タ上部電極１１２全面で多層配線層との接続が行われる
ので、キャパシタ上部電極１１２と多層配線層とのコン
タクト抵抗の低抵抗化を図ることができる。さらに、製
造工程における合わせ精度の許容範囲が非常に大きくな
り、キャパシタ上部電極１１２より上層のコンタクトホ
ールによる段差も解消されるので、配線加工が容易とな
り、半導体装置の高集積化に適したものとなる。
【００３５】図７は、本発明の第２の実施の形態に係る
半導体装置の断面構造図、具体的には、キャパシタに強
誘電体膜又は高誘電体膜を使用した本発明の第２の実施
の形態に係るスタック型半導体記憶装置におけるメモリ
部の断面構造図である。
半導体装置の断面構造図、具体的には、キャパシタに強
誘電体膜又は高誘電体膜を使用した本発明の第２の実施
の形態に係るスタック型半導体記憶装置におけるメモリ
部の断面構造図である。
【００３６】図７に示した本発明の第２の実施の形態に
係るスタック型半導体記憶装置におけるメモリ部の構造
は、以下の通りである。シリコン基板１０１の表面近傍
には、記憶素子一単位ごとに素子領域を分離する素子分
離膜１０２が形成され、記憶素子一単位あたり３個のゲ
ート拡散層１０４が所定間隔ごとに形成されている。シ
リコン基板１の各ゲート拡散層１０４間のチャネル領域
となる各部分上にはＭＯＳトランジスタ素子のゲート１
０３がその両側の各ゲート拡散層１０４に端部が重なる
ように形成されている。ゲート１０３が形成されたシリ
コン基板１０１上に第１の層間絶縁膜１０５が形成され
ており、第１の層間絶縁膜１０５の各ゲート拡散層１０
４上の部分には第１のコンタクトホール１０６’がそれ
ぞれ開口されており、各第１のコンタクトホール１０
６’内には第１のコンタクト配線層１０６が形成されて
いる。
係るスタック型半導体記憶装置におけるメモリ部の構造
は、以下の通りである。シリコン基板１０１の表面近傍
には、記憶素子一単位ごとに素子領域を分離する素子分
離膜１０２が形成され、記憶素子一単位あたり３個のゲ
ート拡散層１０４が所定間隔ごとに形成されている。シ
リコン基板１の各ゲート拡散層１０４間のチャネル領域
となる各部分上にはＭＯＳトランジスタ素子のゲート１
０３がその両側の各ゲート拡散層１０４に端部が重なる
ように形成されている。ゲート１０３が形成されたシリ
コン基板１０１上に第１の層間絶縁膜１０５が形成され
ており、第１の層間絶縁膜１０５の各ゲート拡散層１０
４上の部分には第１のコンタクトホール１０６’がそれ
ぞれ開口されており、各第１のコンタクトホール１０
６’内には第１のコンタクト配線層１０６が形成されて
いる。
【００３７】記憶素子一単位あたり３個のゲート拡散層
１０４のうち２個のＭＯＳトランジスタ素子に共用の１
個のゲート拡散層１０４には第１のコンタクト配線層１
０６を介して第２の配線層１０８が接続されており、２
個のＭＯＳトランジスタ素子にそれぞれ専用の２個のゲ
ート拡散層１０４には第１のコンタクト配線層１０６を
介して第１の配線層１０７が接続されている。第１の配
線層１０７及び第２の配線層１０８が形成された第１の
層間絶縁膜１０５上には第２の層間絶縁膜１０９が形成
されており、第２の層間絶縁膜１０９表面は平坦化され
ている。第２の層間絶縁膜１０９の第１の配線層１０７
上の部分には第２のコンタクトホール１１４’がそれぞ
れ開口されており、各第２のコンタクトホール１１４’
内には第２のコンタクト配線層１１４が形成されてい
る。
１０４のうち２個のＭＯＳトランジスタ素子に共用の１
個のゲート拡散層１０４には第１のコンタクト配線層１
０６を介して第２の配線層１０８が接続されており、２
個のＭＯＳトランジスタ素子にそれぞれ専用の２個のゲ
ート拡散層１０４には第１のコンタクト配線層１０６を
介して第１の配線層１０７が接続されている。第１の配
線層１０７及び第２の配線層１０８が形成された第１の
層間絶縁膜１０５上には第２の層間絶縁膜１０９が形成
されており、第２の層間絶縁膜１０９表面は平坦化され
ている。第２の層間絶縁膜１０９の第１の配線層１０７
上の部分には第２のコンタクトホール１１４’がそれぞ
れ開口されており、各第２のコンタクトホール１１４’
内には第２のコンタクト配線層１１４が形成されてい
る。
【００３８】各第２のコンタクトホール１１４’内に第
２のコンタクト配線層１１４が形成された第２の層間絶
縁膜１０９の第２のコンタクト配線層１１４上の部分に
は、キャパシタ下部電極１１０，キャパシタ絶縁膜１１
１及びキャパシタ上部電極１１２からなるキャパシタ
が、記憶素子一単位あたり３個のゲート拡散層１０４の
うち２個のＭＯＳトランジスタ素子にそれぞれ専用の２
個のゲート拡散層１０４にそれぞれ対応する数だけ形成
されている。従って、各キャパシタのキャパシタ下部電
極１１０は、第２のコンタクト配線層１１４を介して第
１の配線層１０７に接続されている。
２のコンタクト配線層１１４が形成された第２の層間絶
縁膜１０９の第２のコンタクト配線層１１４上の部分に
は、キャパシタ下部電極１１０，キャパシタ絶縁膜１１
１及びキャパシタ上部電極１１２からなるキャパシタ
が、記憶素子一単位あたり３個のゲート拡散層１０４の
うち２個のＭＯＳトランジスタ素子にそれぞれ専用の２
個のゲート拡散層１０４にそれぞれ対応する数だけ形成
されている。従って、各キャパシタのキャパシタ下部電
極１１０は、第２のコンタクト配線層１１４を介して第
１の配線層１０７に接続されている。
【００３９】各キャパシタが形成された第２の層間絶縁
膜１０９上には第３の層間絶縁膜１１３が形成されてい
る。第３の層間絶縁膜１１３の表面は、キャパシタ上部
電極１１２の表面が露出し、キャパシタ上部電極１１２
の表面とともにほぼ同一平面を形成するように平坦化さ
れている。
膜１０９上には第３の層間絶縁膜１１３が形成されてい
る。第３の層間絶縁膜１１３の表面は、キャパシタ上部
電極１１２の表面が露出し、キャパシタ上部電極１１２
の表面とともにほぼ同一平面を形成するように平坦化さ
れている。
【００４０】平坦化された第３の層間絶縁膜１１３上
に、第４の層間絶縁膜１１６が形成されている。第４の
層間絶縁膜１１６上には、多層配線層である第４の配線
層１１８が形成されている。キャパシタ上部電極１１２
は、例えば、キャパシタ形成領域外で第４の配線層１１
８に接続され、又は、キャパシタ形成領域外まで延長し
て他の配線層に接続されているものとしてよい。さら
に、第４の配線層１１８が形成された第４の層間絶縁膜
１１６上全面に配線保護絶縁膜１１９が形成されてい
る。
に、第４の層間絶縁膜１１６が形成されている。第４の
層間絶縁膜１１６上には、多層配線層である第４の配線
層１１８が形成されている。キャパシタ上部電極１１２
は、例えば、キャパシタ形成領域外で第４の配線層１１
８に接続され、又は、キャパシタ形成領域外まで延長し
て他の配線層に接続されているものとしてよい。さら
に、第４の配線層１１８が形成された第４の層間絶縁膜
１１６上全面に配線保護絶縁膜１１９が形成されてい
る。
【００４１】図７に示した本発明の第２の実施の形態に
係るスタック型半導体記憶装置は、本発明の第１の実施
の形態に係るスタック型半導体記憶装置又は従来のスタ
ック型半導体記憶装置と同様に、キャパシタ下部電極１
１０とキャパシタ上部電極１１２との間のキャパシタ絶
縁膜１１１が、電場を加えない状態で自発的な誘電分極
をもつ強誘電体で形成されている場合にはＥＰＲＯＭ，
ＥＥＰＲＯＭ等の不揮発性メモリとして機能し、誘電率
が大きい高誘電体で形成されている場合にはＤＲＡＭ等
の揮発性メモリとして機能する。
係るスタック型半導体記憶装置は、本発明の第１の実施
の形態に係るスタック型半導体記憶装置又は従来のスタ
ック型半導体記憶装置と同様に、キャパシタ下部電極１
１０とキャパシタ上部電極１１２との間のキャパシタ絶
縁膜１１１が、電場を加えない状態で自発的な誘電分極
をもつ強誘電体で形成されている場合にはＥＰＲＯＭ，
ＥＥＰＲＯＭ等の不揮発性メモリとして機能し、誘電率
が大きい高誘電体で形成されている場合にはＤＲＡＭ等
の揮発性メモリとして機能する。
【００４２】図７に示した本発明の第２の実施の形態に
係るスタック型半導体記憶装置におけるメモリ部は、以
下のような本発明の第２の実施の形態に係る半導体装置
の製造方法により製造される。
係るスタック型半導体記憶装置におけるメモリ部は、以
下のような本発明の第２の実施の形態に係る半導体装置
の製造方法により製造される。
【００４３】本発明の第２の実施の形態に係る半導体装
置の製造方法において、第１の配線層７及び第２の配線
層８を形成するまでの工程は、本発明の第１の実施の形
態に係る半導体装置の製造方法と同様である。
置の製造方法において、第１の配線層７及び第２の配線
層８を形成するまでの工程は、本発明の第１の実施の形
態に係る半導体装置の製造方法と同様である。
【００４４】第１の配線層１０７及び第２の配線層１０
８を形成後、第１の配線層１０７及び第２の配線層１０
８が形成された第１の層間絶縁膜１０５上に、第２の層
間絶縁膜１０９を、ＣＶＤ法により例えば３０００オン
グストローム程度の厚さに堆積し、堆積した第２の層間
絶縁膜１０９の表面を、化学機械研磨（ＣＭＰ）により
平坦化する。第２の層間絶縁膜１０９の表面を平坦化
後、第２の層間絶縁膜１０９の第１の配線層１０７上の
部分に第２のコンタクトホール１１４’を写真蝕刻法及
びＲＩＥにより開口する。
８を形成後、第１の配線層１０７及び第２の配線層１０
８が形成された第１の層間絶縁膜１０５上に、第２の層
間絶縁膜１０９を、ＣＶＤ法により例えば３０００オン
グストローム程度の厚さに堆積し、堆積した第２の層間
絶縁膜１０９の表面を、化学機械研磨（ＣＭＰ）により
平坦化する。第２の層間絶縁膜１０９の表面を平坦化
後、第２の層間絶縁膜１０９の第１の配線層１０７上の
部分に第２のコンタクトホール１１４’を写真蝕刻法及
びＲＩＥにより開口する。
【００４５】第２のコンタクトホール１１４’を開口
後、第２のコンタクトホール１１４’を埋め込むよう
に、アルミニウムを、スパッタ法により例えば４０００
オングストローム程度の厚さに堆積する。アルミニウム
を堆積後、第２のコンタクトホール１１４’内の第２の
コンタクト配線層１１４が形成されるように、写真蝕刻
法及びＲＩＥによりアルミニウムを加工する。この際、
第２の層間絶縁膜１０９の表面が平坦化されているの
で、第２のコンタクト配線層１１４の形成加工及びより
上層の多層配線層の形成加工が容易になる。
後、第２のコンタクトホール１１４’を埋め込むよう
に、アルミニウムを、スパッタ法により例えば４０００
オングストローム程度の厚さに堆積する。アルミニウム
を堆積後、第２のコンタクトホール１１４’内の第２の
コンタクト配線層１１４が形成されるように、写真蝕刻
法及びＲＩＥによりアルミニウムを加工する。この際、
第２の層間絶縁膜１０９の表面が平坦化されているの
で、第２のコンタクト配線層１１４の形成加工及びより
上層の多層配線層の形成加工が容易になる。
【００４６】第２のコンタクト配線層１１４を形成後、
第２の層間絶縁膜１０９上に、キャパシタ下部電極１１
０となる白金（Ｐｔ）を、スパッタ法により例えば２０
００オングストローム程度の厚さに堆積し、その上に、
キャパシタ絶縁膜１１１となるＰＺＴ（Lead（Ｐｂ） Z
irconate Titanate：鉛・ジルコネート・タイタネー
ト）膜を、スパッタ法により例えば３０００オングスト
ローム程度の厚さに堆積し、さらにその上に、キャパシ
タ上部電極１１２となる白金を、スパッタ法により例え
ば２０００オングストローム程度の厚さに堆積する。白
金、ＰＺＴ膜、白金を順次堆積後、第２のコンタクト配
線層１１４上の部分に、写真蝕刻法及びＲＩＥによりキ
ャパシタ上部電極１１２を形成し、その後さらに、写真
蝕刻法及びＲＩＥによりキャパシタ絶縁膜１１１及びキ
ャパシタ下部電極１１０を形成する。
第２の層間絶縁膜１０９上に、キャパシタ下部電極１１
０となる白金（Ｐｔ）を、スパッタ法により例えば２０
００オングストローム程度の厚さに堆積し、その上に、
キャパシタ絶縁膜１１１となるＰＺＴ（Lead（Ｐｂ） Z
irconate Titanate：鉛・ジルコネート・タイタネー
ト）膜を、スパッタ法により例えば３０００オングスト
ローム程度の厚さに堆積し、さらにその上に、キャパシ
タ上部電極１１２となる白金を、スパッタ法により例え
ば２０００オングストローム程度の厚さに堆積する。白
金、ＰＺＴ膜、白金を順次堆積後、第２のコンタクト配
線層１１４上の部分に、写真蝕刻法及びＲＩＥによりキ
ャパシタ上部電極１１２を形成し、その後さらに、写真
蝕刻法及びＲＩＥによりキャパシタ絶縁膜１１１及びキ
ャパシタ下部電極１１０を形成する。
【００４７】キャパシタ上部電極１１２，キャパシタ絶
縁膜１１１及びキャパシタ下部電極１１０からなるキャ
パシタを形成後、キャパシタが形成された第２の層間絶
縁膜１０９上に、第３の層間絶縁膜１１３を、ＣＶＤ法
により例えば６０００オングストローム程度の厚さに堆
積する。第３の層間絶縁膜１１３を堆積後、例えばキャ
パシタ上部電極１１２をストッパとして用いて化学機械
研磨（ＣＭＰ）により、第３の層間絶縁膜１１３の表面
を、キャパシタ上部電極１１２の表面とともにほぼ同一
平面を形成するように平坦化し、キャパシタ上部電極１
１２の表面を露出させる。
縁膜１１１及びキャパシタ下部電極１１０からなるキャ
パシタを形成後、キャパシタが形成された第２の層間絶
縁膜１０９上に、第３の層間絶縁膜１１３を、ＣＶＤ法
により例えば６０００オングストローム程度の厚さに堆
積する。第３の層間絶縁膜１１３を堆積後、例えばキャ
パシタ上部電極１１２をストッパとして用いて化学機械
研磨（ＣＭＰ）により、第３の層間絶縁膜１１３の表面
を、キャパシタ上部電極１１２の表面とともにほぼ同一
平面を形成するように平坦化し、キャパシタ上部電極１
１２の表面を露出させる。
【００４８】その後、平坦化された第３の層間絶縁膜１
１３上に、第４の層間絶縁膜１１６を、ＣＶＤにより例
えば３０００オングストローム程度の厚さに堆積する。
第４の層間絶縁膜１１６を堆積後、アルミニウムを、ス
パッタ法により例えば３０００オングストローム程度の
厚さに堆積し、多層配線層１１８を写真蝕刻法及びＲＩ
Ｅにより形成する。最後に、配線保護絶縁膜１１９を、
ＣＶＤにより例えば８０００オングストローム程度の厚
さに堆積すると、図７に示した本発明の第２の実施の形
態に係るスタック型半導体記憶装置におけるメモリ部が
完成する。
１３上に、第４の層間絶縁膜１１６を、ＣＶＤにより例
えば３０００オングストローム程度の厚さに堆積する。
第４の層間絶縁膜１１６を堆積後、アルミニウムを、ス
パッタ法により例えば３０００オングストローム程度の
厚さに堆積し、多層配線層１１８を写真蝕刻法及びＲＩ
Ｅにより形成する。最後に、配線保護絶縁膜１１９を、
ＣＶＤにより例えば８０００オングストローム程度の厚
さに堆積すると、図７に示した本発明の第２の実施の形
態に係るスタック型半導体記憶装置におけるメモリ部が
完成する。
【００４９】以上のように、本発明の第２の実施の形態
に係る半導体装置及びその製造方法によれば、キャパシ
タ電極からの配線引き出しを異方性エッチングによるコ
ンタクトホール開口と金属配線の埋め込みとで形成せず
に、化学機械研磨（ＣＭＰ）を用いて層間絶縁膜１０９
を平坦化し、層間絶縁膜１０９中のコンタクト配線１１
４上の部分にキャパシタ下部電極１１０を形成すること
としたので、キャパシタ上部電極１１２からの配線引き
出し形成のためのコンタクトホール開口のための異方性
エッチングによりキャパシタ上部電極１１２に悪影響を
与えることなく、キャパシタ下部電極１１０への配線接
続を容易に形成することができ、良好なキャパシタ特性
を得ることができる。キャパシタ上部電極１１２上の層
間絶縁膜１１３にコンタクトホールを開口せずにキャパ
シタ下部電極１１０からの配線接続形成を行い、キャパ
シタ下部電極１１０下の層間絶縁膜１０９及びキャパシ
タ上部電極１１２周辺の層間絶縁膜１１３を平坦化する
ので、キャパシタ上部電極１１２より上層のコンタクト
ホールによる段差が解消され、従来存在した段差による
多層構造の加工難が軽減される。
に係る半導体装置及びその製造方法によれば、キャパシ
タ電極からの配線引き出しを異方性エッチングによるコ
ンタクトホール開口と金属配線の埋め込みとで形成せず
に、化学機械研磨（ＣＭＰ）を用いて層間絶縁膜１０９
を平坦化し、層間絶縁膜１０９中のコンタクト配線１１
４上の部分にキャパシタ下部電極１１０を形成すること
としたので、キャパシタ上部電極１１２からの配線引き
出し形成のためのコンタクトホール開口のための異方性
エッチングによりキャパシタ上部電極１１２に悪影響を
与えることなく、キャパシタ下部電極１１０への配線接
続を容易に形成することができ、良好なキャパシタ特性
を得ることができる。キャパシタ上部電極１１２上の層
間絶縁膜１１３にコンタクトホールを開口せずにキャパ
シタ下部電極１１０からの配線接続形成を行い、キャパ
シタ下部電極１１０下の層間絶縁膜１０９及びキャパシ
タ上部電極１１２周辺の層間絶縁膜１１３を平坦化する
ので、キャパシタ上部電極１１２より上層のコンタクト
ホールによる段差が解消され、従来存在した段差による
多層構造の加工難が軽減される。
【００５０】また、本発明の第２の実施の形態に係る半
導体装置及びその製造方法の構成においては、キャパシ
タ下部電極１１０全面でコンタクト配線層１１４との接
続が行われるので、キャパシタ下部電極１１０と多層配
線層とのコンタクト抵抗の低抵抗化を図ることができ
る。さらに、製造工程における合わせ精度の許容範囲が
非常に大きくなり、キャパシタ上部電極１１２より上層
のコンタクトホールによる段差も解消されるので、配線
加工が容易となり、半導体装置の高集積化に適したもの
となる。
導体装置及びその製造方法の構成においては、キャパシ
タ下部電極１１０全面でコンタクト配線層１１４との接
続が行われるので、キャパシタ下部電極１１０と多層配
線層とのコンタクト抵抗の低抵抗化を図ることができ
る。さらに、製造工程における合わせ精度の許容範囲が
非常に大きくなり、キャパシタ上部電極１１２より上層
のコンタクトホールによる段差も解消されるので、配線
加工が容易となり、半導体装置の高集積化に適したもの
となる。
【００５１】
【発明の効果】メモリ部のキャパシタに高誘電体膜を使
用した本発明に係るスタック型半導体記憶装置及びその
製造方法によれば、スタック型高誘電体キャパシタの上
部電極表面を、上部電極上に形成された層間絶縁膜の平
坦化と同時に露出させるので、容易にキャパシタ電極と
の電気的接続をすることができ、キャパシタ電極上の接
続部に、層間絶縁膜が存在しないためデバイスの膜厚が
厚くなりがちなスタック型キャパシタの膜厚を薄くする
ことができ、加工段差を低減することができる。スタッ
ク型高誘電体キャパシタの上部電極表面をストッパとし
て、キャパシタ上部電極上の層間絶縁膜を平坦化するの
で、特に化学機械研磨を用いたときの加工終端検知が容
易であり、また、キャパシタ上部電極全面で配線接続を
形成することができるため、写真蝕刻法を用いてキャパ
シタ上部電極へのコンタクト配線を形成するときの加工
余裕を、コンタクトホール及びコンタクト配線のみで形
成するときよりも大きくとることができ、工程を簡略化
することもできる。さらに、キャパシタ上部電極上の層
間絶縁膜の平坦化により露出するキャパシタ上部電極表
面と層間絶縁膜表面とがほぼ同一平面を形成し、高さが
揃うので、特にキャパシタ上部電極より上層の多層工程
において、加工制御性良く写真蝕刻法の加工余裕を向上
させることができる。
用した本発明に係るスタック型半導体記憶装置及びその
製造方法によれば、スタック型高誘電体キャパシタの上
部電極表面を、上部電極上に形成された層間絶縁膜の平
坦化と同時に露出させるので、容易にキャパシタ電極と
の電気的接続をすることができ、キャパシタ電極上の接
続部に、層間絶縁膜が存在しないためデバイスの膜厚が
厚くなりがちなスタック型キャパシタの膜厚を薄くする
ことができ、加工段差を低減することができる。スタッ
ク型高誘電体キャパシタの上部電極表面をストッパとし
て、キャパシタ上部電極上の層間絶縁膜を平坦化するの
で、特に化学機械研磨を用いたときの加工終端検知が容
易であり、また、キャパシタ上部電極全面で配線接続を
形成することができるため、写真蝕刻法を用いてキャパ
シタ上部電極へのコンタクト配線を形成するときの加工
余裕を、コンタクトホール及びコンタクト配線のみで形
成するときよりも大きくとることができ、工程を簡略化
することもできる。さらに、キャパシタ上部電極上の層
間絶縁膜の平坦化により露出するキャパシタ上部電極表
面と層間絶縁膜表面とがほぼ同一平面を形成し、高さが
揃うので、特にキャパシタ上部電極より上層の多層工程
において、加工制御性良く写真蝕刻法の加工余裕を向上
させることができる。
【００５２】メモリ部のキャパシタに強誘電体膜を使用
した本発明に係るスタック型半導体記憶装置によれば、
スタック型強誘電体キャパシタの上部電極表面を、上部
電極上に形成された層間絶縁膜の平坦化と同時に露出さ
せるので、容易にキャパシタ電極との電気的接続をする
ことができ、特に異方性エッチングによる悪影響を受け
やすい強誘電体キャパシタの特性の劣化を軽減すること
ができる。スタック型強誘電体キャパシタの上部電極表
面をストッパとして、キャパシタ上部電極上の層間絶縁
膜を平坦化するので、加工終端検知が容易であり、キャ
パシタ上部電極の膜厚及びキャパシタ上部電極上の層間
絶縁膜の総膜厚を薄く加減することができる。
した本発明に係るスタック型半導体記憶装置によれば、
スタック型強誘電体キャパシタの上部電極表面を、上部
電極上に形成された層間絶縁膜の平坦化と同時に露出さ
せるので、容易にキャパシタ電極との電気的接続をする
ことができ、特に異方性エッチングによる悪影響を受け
やすい強誘電体キャパシタの特性の劣化を軽減すること
ができる。スタック型強誘電体キャパシタの上部電極表
面をストッパとして、キャパシタ上部電極上の層間絶縁
膜を平坦化するので、加工終端検知が容易であり、キャ
パシタ上部電極の膜厚及びキャパシタ上部電極上の層間
絶縁膜の総膜厚を薄く加減することができる。
【００５３】また、スタック型強誘電体キャパシタ下部
電極下の層間絶縁膜を平坦化し、かつ、キャパシタ上部
電極表面をストッパとして、キャパシタ上部電極上の層
間絶縁膜を平坦化するので、キャパシタ上部電極上の層
間絶縁膜平坦化により露出するキャパシタ上部電極表面
と層間絶縁膜表面とがほぼ同一平面を形成して高さが揃
い、特にキャパシタ上部電極より上層の多層工程におい
て、加工制御性良く写真蝕刻法の加工余裕を向上させる
ことができ、キャパシタ電極上下の形成層の加工が容易
になり、キャパシタ電極形成工程を含めた多層工程の過
剰エッチング等による強誘電体キャパシタ絶縁膜への悪
影響を低減することができる。
電極下の層間絶縁膜を平坦化し、かつ、キャパシタ上部
電極表面をストッパとして、キャパシタ上部電極上の層
間絶縁膜を平坦化するので、キャパシタ上部電極上の層
間絶縁膜平坦化により露出するキャパシタ上部電極表面
と層間絶縁膜表面とがほぼ同一平面を形成して高さが揃
い、特にキャパシタ上部電極より上層の多層工程におい
て、加工制御性良く写真蝕刻法の加工余裕を向上させる
ことができ、キャパシタ電極上下の形成層の加工が容易
になり、キャパシタ電極形成工程を含めた多層工程の過
剰エッチング等による強誘電体キャパシタ絶縁膜への悪
影響を低減することができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
断面構造図。
断面構造図。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法の製造工程の一工程における断面構造図。
製造方法の製造工程の一工程における断面構造図。
【図３】本発明の第１の実施の形態に係る半導体装置の
製造方法の製造工程の一工程における断面構造図。
製造方法の製造工程の一工程における断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置の
製造方法の製造工程の一工程における断面構造図。
製造方法の製造工程の一工程における断面構造図。
【図５】本発明の第１の実施の形態に係る半導体装置の
製造方法の製造工程の一工程における断面構造図。
製造方法の製造工程の一工程における断面構造図。
【図６】本発明の第１の実施の形態に係る半導体装置の
製造方法の製造工程の一工程における断面構造図。
製造方法の製造工程の一工程における断面構造図。
【図７】本発明の第２の実施の形態に係る半導体装置の
断面構造図。
断面構造図。
【図８】キャパシタに強誘電体膜又は高誘電体膜を使用
した従来のスタック型半導体記憶装置におけるメモリ部
の断面構造図。
した従来のスタック型半導体記憶装置におけるメモリ部
の断面構造図。
【図９】図８に示した従来のスタック型半導体記憶装置
におけるメモリ部の製造工程の一工程における断面構造
図。
におけるメモリ部の製造工程の一工程における断面構造
図。
【図１０】図８に示した従来のスタック型半導体記憶装
置におけるメモリ部の製造工程の一工程における断面構
造図。
置におけるメモリ部の製造工程の一工程における断面構
造図。
【図１１】図８に示した従来のスタック型半導体記憶装
置におけるメモリ部の製造工程の一工程における断面構
造図。
置におけるメモリ部の製造工程の一工程における断面構
造図。
１，１０１ シリコン基板 ２，１０２ 素子分離膜 ３，１０３ ＭＯＳトランジスタ素子のゲート ３ａ，１０３ａ ゲート酸化膜 ３ｂ，１０３ｂ ゲート配線層 ３ｃ，１０３ｃ ゲート保護膜 ４，１０４ ゲート拡散層 ５，１０５ 第１の層間絶縁膜 ６，１０６ 第１のコンタクト配線層 ６’，１０６’ 第１のコンタクトホール ７，１０７ 第１の配線層 ８，１０８ 第２の配線層 ９，１０９ 第２の層間絶縁膜 １０，１１０ キャパシタ下部電極 １１，１１１ キャパシタ絶縁膜 １２，１１２ キャパシタ上部電極 １３，１１３ 第３の層間絶縁膜 １４，１１４ 第２のコンタクト配線層 １４’１１４’ 第２のコンタクトホール １６，１１５ 第３の配線層 １１６ 第４の層間絶縁膜 １５，１１７ 第３のコンタクト配線層 １５’，１１７’ 第３のコンタクトホール １１８ 第４の配線層 １７，１１９ 配線保護絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD22 AD49 GA09 GA21 JA15 JA35 JA36 JA38 JA39 MA06 MA18 MA19 NA02 PR03 PR21 PR40
Claims (7)
- 【請求項１】半導体基板上に積層された複数層の１つと
して形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成されたキャパシタ下部電
極、前記キャパシタ下部電極上に形成されたキャパシタ
絶縁膜、及び、前記キャパシタ絶縁膜上に形成されたキ
ャパシタ上部電極からなるキャパシタと、 前記キャパシタが形成された前記第１の層間絶縁膜上に
形成され、前記キャパシタ上部電極表面が露出するまで
平坦化された第２の層間絶縁膜と、を備えていることを
特徴とする半導体装置。 - 【請求項２】ＭＯＳトランジスタが表面近傍に形成され
た半導体基板上に積層された複数層の１つとして形成さ
れた第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成されたキャパシタ下部電
極、前記キャパシタ下部電極上に形成されたキャパシタ
絶縁膜、及び、前記キャパシタ絶縁膜上に形成されたキ
ャパシタ上部電極からなるキャパシタと、 前記キャパシタが形成された前記第１の層間絶縁膜上に
形成され、前記キャパシタ上部電極表面が露出するまで
平坦化された第２の層間絶縁膜と、 前記第１及び第２の層間絶縁膜に開口されたコンタクト
ホール内に形成され、前記ＭＯＳトランジスタのゲート
拡散層に電気的に接続されたコンタクト配線層と、 前記第２の層間絶縁膜上における前記コンタクト配線層
上面の一部若しくは全部及び前記第１のキャパシタのキ
ャパシタ上部電極表面の一部若しくは全部を含む部分に
形成されたキャパシタ配線層と、を備えていることを特
徴とする半導体装置。 - 【請求項３】ＭＯＳトランジスタが表面近傍に形成され
た半導体基板上に積層された複数層の１つとして形成さ
れ、表面が平坦化された第１の層間絶縁膜と、 前記第１の層間絶縁膜に開口されたコンタクトホール内
に形成され、前記ＭＯＳトランジスタのゲート拡散層に
電気的に接続されたコンタクト配線層と、 前記第１の層間絶縁膜上における前記コンタクト配線層
上面の一部若しくは全部を含む部分に形成されたキャパ
シタ下部電極、前記キャパシタ下部電極上に形成された
キャパシタ絶縁膜、及び、前記キャパシタ絶縁膜上に形
成されたキャパシタ上部電極からなるキャパシタと、 前記キャパシタが形成された前記第１の層間絶縁膜上に
形成され、前記キャパシタ上部電極表面が露出するまで
平坦化された第２の層間絶縁膜と、を備えていることを
特徴とする半導体装置。 - 【請求項４】前記キャパシタ絶縁膜は、強誘電体又は高
誘電体により形成されたものであることを特徴とする請
求項１乃至３のいずれかに記載の半導体装置。 - 【請求項５】半導体基板上に積層される複数層の１つと
して第１の層間絶縁膜を形成する第１の工程と、 前記第１の層間絶縁膜上に下部電極層、絶縁膜及び上部
電極層を順次積層し、積層した前記下部電極層、前記絶
縁膜及び前記上部電極層を所定形状に加工することによ
り、キャパシタ下部電極、キャパシタ絶縁膜及びキャパ
シタ上部電極からなるキャパシタを形成する第２の工程
と、 前記キャパシタが形成された前記第１の層間絶縁膜上に
第２の層間絶縁膜を形成する第３の工程と、 前記第２の層間絶縁膜を、前記キャパシタ上部電極表面
が露出するまで平坦化する第４の工程と、を備えている
ことを特徴とする半導体装置の製造方法。 - 【請求項６】ＭＯＳトランジスタが表面近傍に形成され
た半導体基板上に積層される複数層の１つとして第１の
層間絶縁膜を形成する第１の工程と、 前記第１の層間絶縁膜上に下部電極層、絶縁膜及び上部
電極層を順次積層し、積層した前記下部電極層、前記絶
縁膜及び前記上部電極層を所定形状に加工することによ
り、キャパシタ下部電極、キャパシタ絶縁膜及びキャパ
シタ上部電極からなるキャパシタを形成する第２の工程
と、 前記キャパシタが形成された前記第１の層間絶縁膜上に
第２の層間絶縁膜を形成する第３の工程と、 前記第２の層間絶縁膜を、前記キャパシタ上部電極表面
が露出するまで平坦化する第４の工程と、 前記第１及び第２の層間絶縁膜にコンタクトホールを開
口し、前記ＭＯＳトランジスタのゲート拡散層に電気的
に接続されるコンタクト配線層を前記コンタクトホール
内に形成する第５の工程と、 前記第２の層間絶縁膜上における前記コンタクト配線層
上面の一部若しくは全部及び前記第１のキャパシタのキ
ャパシタ上部電極表面の一部若しくは全部を含む部分に
キャパシタ配線層を形成する第６の工程と、を備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項７】ＭＯＳトランジスタが表面近傍に形成され
た半導体基板上に積層される複数層の１つとして第１の
層間絶縁膜を形成する第１の工程と、 前記第１の層間絶縁膜を平坦化する第２の工程と、 前記第１の層間絶縁膜にコンタクトホールを開口し、前
記ＭＯＳトランジスタのゲート拡散層に電気的に接続さ
れるコンタクト配線層を前記コンタクトホール内に形成
する第３の工程と、 前記第１の層間絶縁膜上に下部電極層、絶縁膜及び上部
電極層を順次積層し、積層した前記下部電極層、前記絶
縁膜及び前記上部電極層を所定形状に加工することによ
り、前記第１の層間絶縁膜上における前記コンタクト配
線層上面の一部若しくは全部を含む部分に、キャパシタ
下部電極、キャパシタ絶縁膜及びキャパシタ上部電極か
らなるキャパシタを形成する第４の工程と、 前記キャパシタが形成された前記第１の層間絶縁膜上に
第２の層間絶縁膜を形成する第４の工程と、 前記第２の層間絶縁膜を、前記キャパシタ上部電極表面
が露出するまで平坦化する第５の工程と、を備えている
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10326535A JP2000150810A (ja) | 1998-11-17 | 1998-11-17 | 半導体装置及びその製造方法 |
| US09/441,823 US6399974B1 (en) | 1998-11-17 | 1999-11-17 | Semiconductor memory device using an insulator film for the capacitor of the memory cell and method for manufacturing the same |
| US10/106,526 US20020098644A1 (en) | 1998-11-17 | 2002-03-22 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10326535A JP2000150810A (ja) | 1998-11-17 | 1998-11-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150810A true JP2000150810A (ja) | 2000-05-30 |
| JP2000150810A5 JP2000150810A5 (ja) | 2005-07-14 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10326535A Pending JP2000150810A (ja) | 1998-11-17 | 1998-11-17 | 半導体装置及びその製造方法 |
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|---|---|
| US (2) | US6399974B1 (ja) |
| JP (1) | JP2000150810A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1189263A3 (en) * | 2000-09-14 | 2005-04-27 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
| US7151036B1 (en) | 2002-07-29 | 2006-12-19 | Vishay-Siliconix | Precision high-frequency capacitor formed on semiconductor substrate |
| US7598556B2 (en) | 2004-03-18 | 2009-10-06 | Panasonic Corporation | Ferroelectric memory device |
| US7622307B2 (en) | 2004-07-19 | 2009-11-24 | Samsung Electronics Co., Ltd. | Semiconductor devices having a planarized insulating layer and methods of forming the same |
| JP2016001699A (ja) * | 2014-06-12 | 2016-01-07 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504202B1 (en) * | 2000-02-02 | 2003-01-07 | Lsi Logic Corporation | Interconnect-embedded metal-insulator-metal capacitor |
| US6504203B2 (en) * | 2001-02-16 | 2003-01-07 | International Business Machines Corporation | Method of forming a metal-insulator-metal capacitor for dual damascene interconnect processing and the device so formed |
| EP1280198A2 (en) * | 2001-07-18 | 2003-01-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method for fabricating the same |
| US6858890B2 (en) * | 2002-06-04 | 2005-02-22 | Infineon Technologies Aktiengesellschaft | Ferroelectric memory integrated circuit with improved reliability |
| US20030228734A1 (en) * | 2002-06-10 | 2003-12-11 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| JP2004146748A (ja) * | 2002-10-28 | 2004-05-20 | Alps Electric Co Ltd | 薄膜キャパシタ素子 |
| JP2004165559A (ja) * | 2002-11-15 | 2004-06-10 | Toshiba Corp | 半導体装置 |
| US7022246B2 (en) * | 2003-01-06 | 2006-04-04 | International Business Machines Corporation | Method of fabrication of MIMCAP and resistor at same level |
| US20050070030A1 (en) * | 2003-09-26 | 2005-03-31 | Stefan Gernhardt | Device and method for forming a contact to a top electrode in ferroelectric capacitor devices |
| US7291897B2 (en) * | 2003-10-30 | 2007-11-06 | Texas Instruments Incorporated | One mask high density capacitor for integrated circuits |
| US7205634B2 (en) * | 2004-03-10 | 2007-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | MIM structure and fabrication process with improved capacitance reliability |
| JP2006019692A (ja) * | 2004-06-03 | 2006-01-19 | Toshiba Corp | 半導体装置 |
| US7118925B2 (en) * | 2004-12-10 | 2006-10-10 | Texas Instruments Incorporated | Fabrication of a ferromagnetic inductor core and capacitor electrode in a single photo mask step |
| US20060134862A1 (en) * | 2004-12-17 | 2006-06-22 | Patrice Parris | CMOS NVM bitcell and integrated circuit |
| US7485968B2 (en) | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
| JP2009135217A (ja) * | 2007-11-29 | 2009-06-18 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
| US9953941B2 (en) | 2015-08-25 | 2018-04-24 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5438023A (en) * | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
| JP2982855B2 (ja) * | 1994-09-20 | 1999-11-29 | 日本電気株式会社 | 半導体装置とその製造方法 |
| US6014049A (en) * | 1995-04-28 | 2000-01-11 | Delco Electronics Corp. | Reduced RFI power pulse modulator |
| US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
| US5716875A (en) * | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| US5858832A (en) * | 1996-03-11 | 1999-01-12 | Chartered Semiconduction Manufacturing Ltd. | Method for forming a high areal capacitance planar capacitor |
| JPH1056145A (ja) * | 1996-08-07 | 1998-02-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH10178155A (ja) * | 1996-10-18 | 1998-06-30 | Sony Corp | 半導体メモリセル及びその作製方法、並びに周辺回路用トランジスタ素子及びその作製方法 |
| JPH1117124A (ja) | 1997-06-24 | 1999-01-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5935766A (en) * | 1997-08-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Method of forming a conductive plug in an interlevel dielectric |
| US6114249A (en) * | 1998-03-10 | 2000-09-05 | International Business Machines Corporation | Chemical mechanical polishing of multiple material substrates and slurry having improved selectivity |
-
1998
- 1998-11-17 JP JP10326535A patent/JP2000150810A/ja active Pending
-
1999
- 1999-11-17 US US09/441,823 patent/US6399974B1/en not_active Expired - Fee Related
-
2002
- 2002-03-22 US US10/106,526 patent/US20020098644A1/en not_active Abandoned
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1189263A3 (en) * | 2000-09-14 | 2005-04-27 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
| US8324711B2 (en) | 2000-09-14 | 2012-12-04 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
| US9136060B2 (en) | 2000-09-14 | 2015-09-15 | Vishay-Siliconix | Precision high-frequency capacitor formed on semiconductor substrate |
| US7151036B1 (en) | 2002-07-29 | 2006-12-19 | Vishay-Siliconix | Precision high-frequency capacitor formed on semiconductor substrate |
| US7598556B2 (en) | 2004-03-18 | 2009-10-06 | Panasonic Corporation | Ferroelectric memory device |
| US7622307B2 (en) | 2004-07-19 | 2009-11-24 | Samsung Electronics Co., Ltd. | Semiconductor devices having a planarized insulating layer and methods of forming the same |
| US7910912B2 (en) | 2004-07-19 | 2011-03-22 | Samsung Electronics Co., Ltd. | Semiconductor devices having a planarized insulating layer |
| JP2016001699A (ja) * | 2014-06-12 | 2016-01-07 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6399974B1 (en) | 2002-06-04 |
| US20020098644A1 (en) | 2002-07-25 |
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| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
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