JP2000216353A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2000216353A JP2000216353A JP11016286A JP1628699A JP2000216353A JP 2000216353 A JP2000216353 A JP 2000216353A JP 11016286 A JP11016286 A JP 11016286A JP 1628699 A JP1628699 A JP 1628699A JP 2000216353 A JP2000216353 A JP 2000216353A
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Landscapes
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Abstract
(57)【要約】
【課題】 多層電極層構造を有するメモリセルと周辺回
路領域とを同一基板に形成する場合のこれらの段差に起
因するメモリセル領域と周辺回路領域を覆う層間絶縁膜
をCMPで研磨する際の平坦性及び膜厚の均一性の問題
点を工程数の増加を招かずに解決し、これにより、層間
絶縁膜上に形成される配線の微細化を可能とする半導体
集積回路装置の製造方法を提供する。 【解決手段】 積層ゲート構造のフラッシュメモリの製
造に際し、周辺回路領域のゲート電極401を形成した
後、層間絶縁膜211を成長し、メモリセルのゲート電
極302をストッパーとして層間絶縁膜211にCMP
を施す。
路領域とを同一基板に形成する場合のこれらの段差に起
因するメモリセル領域と周辺回路領域を覆う層間絶縁膜
をCMPで研磨する際の平坦性及び膜厚の均一性の問題
点を工程数の増加を招かずに解決し、これにより、層間
絶縁膜上に形成される配線の微細化を可能とする半導体
集積回路装置の製造方法を提供する。 【解決手段】 積層ゲート構造のフラッシュメモリの製
造に際し、周辺回路領域のゲート電極401を形成した
後、層間絶縁膜211を成長し、メモリセルのゲート電
極302をストッパーとして層間絶縁膜211にCMP
を施す。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、平坦性及び膜厚均一性の高
い層間絶縁膜を形成できる半導体集積回路装置の製造方
法に関する。
置の製造方法に関し、特に、平坦性及び膜厚均一性の高
い層間絶縁膜を形成できる半導体集積回路装置の製造方
法に関する。
【0002】
【従来の技術】近年、浮遊ゲートを有するフラッシュメ
モリなどの積層ゲート構造を有する半導体集積回路装置
の製造工程では、CMP(Chemical Mechanical Polish
ing:化学的機械研磨方法)を行うことによって、層間
絶縁膜を平坦化することが、配線の微細化の上で重要な
要素の一つとなっている。
モリなどの積層ゲート構造を有する半導体集積回路装置
の製造工程では、CMP(Chemical Mechanical Polish
ing:化学的機械研磨方法)を行うことによって、層間
絶縁膜を平坦化することが、配線の微細化の上で重要な
要素の一つとなっている。
【0003】CMPは、研磨液に通常の研磨材を懸濁さ
せただけでなく、被研磨部材を化学的にエッチングする
性質を持たせたもので、通常の機械研磨より研磨速度が
速い。
せただけでなく、被研磨部材を化学的にエッチングする
性質を持たせたもので、通常の機械研磨より研磨速度が
速い。
【0004】この目的のために、通常、最上層のゲート
電極を形成した後に、層間絶縁膜(例えば、ホウ素入り
燐ガラス膜、BPSG)を成長し、層間絶縁膜に対しC
MPを行い、層間絶縁膜の平坦性を高めるという手法が
採用されている。
電極を形成した後に、層間絶縁膜(例えば、ホウ素入り
燐ガラス膜、BPSG)を成長し、層間絶縁膜に対しC
MPを行い、層間絶縁膜の平坦性を高めるという手法が
採用されている。
【0005】しかしながら、この手法では、積層ゲート
構造のセルアレイ領域と周辺回路領域との段差が大きく
なっているため、層間絶縁膜の膜厚がきわめて厚くな
る。このため、CMPによる研磨量が増える。層間絶縁
膜の成長(例えば、BPSGのCVD)および研磨によ
る層間絶縁膜の膜厚バラツキは、それぞれ膜厚、研磨量
が増えるほど大きくなり、製造工程における膜厚の制御
性、均一性に関し、十分とは言えない。
構造のセルアレイ領域と周辺回路領域との段差が大きく
なっているため、層間絶縁膜の膜厚がきわめて厚くな
る。このため、CMPによる研磨量が増える。層間絶縁
膜の成長(例えば、BPSGのCVD)および研磨によ
る層間絶縁膜の膜厚バラツキは、それぞれ膜厚、研磨量
が増えるほど大きくなり、製造工程における膜厚の制御
性、均一性に関し、十分とは言えない。
【0006】そこで、例えば、セルアレイ反転マスクを
用い、周辺回路領域より高さがあるセルアレイ領域上に
形成された層間絶縁膜のみをエッチングすることによっ
て、CMP前におけるセルアレイ領域と周辺回路領域と
の段差を小さくしておいてから、CMPを行って、層間
絶縁膜を形成する方法が広く行われている。この技術
は、CMPにおける研磨量を低減しているので、CMP
に際しての研磨膜厚バラツキの抑制に一応の効果を奏し
ている。
用い、周辺回路領域より高さがあるセルアレイ領域上に
形成された層間絶縁膜のみをエッチングすることによっ
て、CMP前におけるセルアレイ領域と周辺回路領域と
の段差を小さくしておいてから、CMPを行って、層間
絶縁膜を形成する方法が広く行われている。この技術
は、CMPにおける研磨量を低減しているので、CMP
に際しての研磨膜厚バラツキの抑制に一応の効果を奏し
ている。
【0007】
【発明が解決しようとする課題】しかしながら、セルア
レイ反転マスクによる層間絶縁膜のエッチングは、逆に
そのエッチングによる膜厚バラツキおよびエッチングの
終点検出の点において新たに膜厚の不均一性の増大及び
エッチング量の過小または過大発生という問題をもたら
している。
レイ反転マスクによる層間絶縁膜のエッチングは、逆に
そのエッチングによる膜厚バラツキおよびエッチングの
終点検出の点において新たに膜厚の不均一性の増大及び
エッチング量の過小または過大発生という問題をもたら
している。
【0008】これはセルアレイ反転マスクを用いた層間
絶縁膜のエッチング終点が、層間絶縁膜自身であり、終
点検出となるべき基準が見出しにくいからである。しか
も、量産製造工程への適応を考えてみると、マスク数お
よびエッチング回数が増加するために、製造コストが上
昇するという問題を発生する。
絶縁膜のエッチング終点が、層間絶縁膜自身であり、終
点検出となるべき基準が見出しにくいからである。しか
も、量産製造工程への適応を考えてみると、マスク数お
よびエッチング回数が増加するために、製造コストが上
昇するという問題を発生する。
【0009】本発明は、上記問題点にかんがみてなされ
たものであり、多層電極層構造を有するメモリセルと周
辺回路領域とを同一基板に形成する場合の前述したこれ
らの段差に起因するメモリセル領域と周辺回路領域を覆
う層間絶縁膜をCMPで研磨する際の平坦性及び膜厚の
均一性の問題点を工程数の増加を招かずに解決し、これ
により、層間絶縁膜上に形成される配線の微細化を可能
とする半導体集積回路装置の製造方法を提供することを
目的とする。
たものであり、多層電極層構造を有するメモリセルと周
辺回路領域とを同一基板に形成する場合の前述したこれ
らの段差に起因するメモリセル領域と周辺回路領域を覆
う層間絶縁膜をCMPで研磨する際の平坦性及び膜厚の
均一性の問題点を工程数の増加を招かずに解決し、これ
により、層間絶縁膜上に形成される配線の微細化を可能
とする半導体集積回路装置の製造方法を提供することを
目的とする。
【0010】
【課題を解決するための手段】上記目的を達成するた
め、請求項1記載の半導体集積回路装置の製造方法は、
多層電極層構造を有するメモリセルと周辺回路領域とを
同一基板に形成する半導体集積回路装置の製造方法にお
いて、前記メモリセルの最上層の電極層を除くいずれか
の電極層を構成する導電層を成膜する工程と、前記導電
層を絶縁膜で被覆する工程と、前記絶縁膜を前記メモリ
セルの前記導電層をストッパーとして研磨する研磨工程
とを有する。
め、請求項1記載の半導体集積回路装置の製造方法は、
多層電極層構造を有するメモリセルと周辺回路領域とを
同一基板に形成する半導体集積回路装置の製造方法にお
いて、前記メモリセルの最上層の電極層を除くいずれか
の電極層を構成する導電層を成膜する工程と、前記導電
層を絶縁膜で被覆する工程と、前記絶縁膜を前記メモリ
セルの前記導電層をストッパーとして研磨する研磨工程
とを有する。
【0011】このような発明によれば、従来のメモリセ
ルを完成してからCMPを行うのと異なり、メモリセル
の段差の少ないうちにCMPを施すため、CMPを行う
絶縁膜の膜厚は薄くてもよく、その結果、研磨量が少な
くて済み、絶縁膜を平坦性良く、かつ膜厚バラツキを最
小化して形成できる。また、メモリセルの電極層を形成
する導電層をCMPのストッパーとしているので、絶縁
膜の研磨の終点の検出が確実にでき、エッチング量を均
一化できると共に、工程数の増大を招くこともない。
ルを完成してからCMPを行うのと異なり、メモリセル
の段差の少ないうちにCMPを施すため、CMPを行う
絶縁膜の膜厚は薄くてもよく、その結果、研磨量が少な
くて済み、絶縁膜を平坦性良く、かつ膜厚バラツキを最
小化して形成できる。また、メモリセルの電極層を形成
する導電層をCMPのストッパーとしているので、絶縁
膜の研磨の終点の検出が確実にでき、エッチング量を均
一化できると共に、工程数の増大を招くこともない。
【0012】請求項2記載の半導体集積回路装置の製造
方法は、多層電極層構造を有するメモリセルと周辺回路
領域とを同一基板に形成する半導体集積回路装置の製造
方法において、前記メモリセルを構成する最上層を除く
いずれかの電極層と前記周辺回路領域のトランジスタの
ゲート電極とを構成する導電層を成膜する工程と、前記
周辺回路領域のトランジスタの前記導電層をゲート電極
にパターニングする工程と、前記導電層を層間絶縁膜で
被覆する工程と、前記層間絶縁膜を前記メモリセルの前
記導電層をストッパーとして研磨する研磨工程とを有す
る。
方法は、多層電極層構造を有するメモリセルと周辺回路
領域とを同一基板に形成する半導体集積回路装置の製造
方法において、前記メモリセルを構成する最上層を除く
いずれかの電極層と前記周辺回路領域のトランジスタの
ゲート電極とを構成する導電層を成膜する工程と、前記
周辺回路領域のトランジスタの前記導電層をゲート電極
にパターニングする工程と、前記導電層を層間絶縁膜で
被覆する工程と、前記層間絶縁膜を前記メモリセルの前
記導電層をストッパーとして研磨する研磨工程とを有す
る。
【0013】このような発明によれば、メモリセルを構
成する最上層の電極層を除く電極層と周辺回路領域のト
ランジスタのゲート電極が共通の導電層で構成されてい
るので、周辺回路領域のトランジスタを形成した後、周
辺回路領域を埋め込む層間絶縁膜を成膜できる。そし
て、メモリセルの段差の少ないうちにCMPを施すた
め、CMPを行う層間絶縁膜の膜厚は薄くてもよく、そ
の結果、研磨量が少なくて済み、層間絶縁膜を平坦性良
く、かつ膜厚バラツキを最小化して形成できる。また、
メモリセルの電極層を形成する導電層をCMPのストッ
パーとしているので、層間絶縁膜の研磨の終点の検出が
確実にでき、エッチング量を均一化できると共に、工程
数の増大を招くこともない。
成する最上層の電極層を除く電極層と周辺回路領域のト
ランジスタのゲート電極が共通の導電層で構成されてい
るので、周辺回路領域のトランジスタを形成した後、周
辺回路領域を埋め込む層間絶縁膜を成膜できる。そし
て、メモリセルの段差の少ないうちにCMPを施すた
め、CMPを行う層間絶縁膜の膜厚は薄くてもよく、そ
の結果、研磨量が少なくて済み、層間絶縁膜を平坦性良
く、かつ膜厚バラツキを最小化して形成できる。また、
メモリセルの電極層を形成する導電層をCMPのストッ
パーとしているので、層間絶縁膜の研磨の終点の検出が
確実にでき、エッチング量を均一化できると共に、工程
数の増大を招くこともない。
【0014】請求項3記載の半導体集積回路装置の製造
方法は、請求項1又は2記載の半導体集積回路装置の製
造方法において、前記導電層の上に化学的機械研磨法に
対して研磨速度が遅い研磨ストッパー層を設ける工程を
有する。
方法は、請求項1又は2記載の半導体集積回路装置の製
造方法において、前記導電層の上に化学的機械研磨法に
対して研磨速度が遅い研磨ストッパー層を設ける工程を
有する。
【0015】このような発明によれば、導電層の上に化
学的機械研磨法に対して研磨速度が遅い研磨ストッパー
層を設けることにより、導電層を保護できると共に、C
MPの終点を確実に検出し、エッチング量を均一化でき
る。
学的機械研磨法に対して研磨速度が遅い研磨ストッパー
層を設けることにより、導電層を保護できると共に、C
MPの終点を確実に検出し、エッチング量を均一化でき
る。
【0016】請求項4記載の半導体集積回路装置の製造
方法は、請求項1〜3いずれかに記載の半導体集積回路
装置において、前記研磨工程後、前記メモリセルの前記
導電層をゲート電極にパターニングする工程を有する。
方法は、請求項1〜3いずれかに記載の半導体集積回路
装置において、前記研磨工程後、前記メモリセルの前記
導電層をゲート電極にパターニングする工程を有する。
【0017】このような発明によれば、メモリセルの電
極層を構成する導電層をストッパー層としてCMPする
ため、この導電層を露出させることが可能であり、層間
絶縁膜形成後でも導電層をゲート電極にパターニングす
ることができる。
極層を構成する導電層をストッパー層としてCMPする
ため、この導電層を露出させることが可能であり、層間
絶縁膜形成後でも導電層をゲート電極にパターニングす
ることができる。
【0018】請求項5記載の半導体集積回路装置の製造
方法は、請求項1〜4いずれかに記載の半導体集積回路
装置の製造方法において、前記メモリセルが、浮遊ゲー
ト電極、ゲート電極及び消去電極で構成される電極層構
造を有する。
方法は、請求項1〜4いずれかに記載の半導体集積回路
装置の製造方法において、前記メモリセルが、浮遊ゲー
ト電極、ゲート電極及び消去電極で構成される電極層構
造を有する。
【0019】このような発明によれば、浮遊ゲート電
極、ゲート電極、消去電極の3層電極構造を有するメモ
リセルは、セルの高さが高くなるため、最上層の電極を
形成する前のメモリセルの段差の少ないうちにCMPを
施す本発明方法を好適に適用することができる。
極、ゲート電極、消去電極の3層電極構造を有するメモ
リセルは、セルの高さが高くなるため、最上層の電極を
形成する前のメモリセルの段差の少ないうちにCMPを
施す本発明方法を好適に適用することができる。
【0020】請求項6記載の半導体集積回路装置の製造
方法は、請求項2〜5いずれかに記載の半導体集積回路
装置の製造方法において、前記研磨ストッパー層が、窒
化シリコン、窒化チタン、金属シリサイド及びカーボン
から選ばれる材料で構成される。
方法は、請求項2〜5いずれかに記載の半導体集積回路
装置の製造方法において、前記研磨ストッパー層が、窒
化シリコン、窒化チタン、金属シリサイド及びカーボン
から選ばれる材料で構成される。
【0021】このような構成の発明によれば、CMPに
対して研磨速度が遅いこれらの材料を研磨ストッパー層
として用いることにより、CMPの終点を確実に検出
し、エッチング量を均一化できる。
対して研磨速度が遅いこれらの材料を研磨ストッパー層
として用いることにより、CMPの終点を確実に検出
し、エッチング量を均一化できる。
【0022】
【発明の実施の形態】以下、本発明の半導体集積回路装
置の製造方法の一実施形態について図面を参照しつつ説
明する。図1は、本発明の半導体集積回路装置の製造方
法の一実施形態として、3層多結晶シリコン構造を有す
るフラッシュメモリの製造に当たって、メモリセルに関
わる光リソグラフィー工程で使用される各マスクのレイ
アウトを示すものである。
置の製造方法の一実施形態について図面を参照しつつ説
明する。図1は、本発明の半導体集積回路装置の製造方
法の一実施形態として、3層多結晶シリコン構造を有す
るフラッシュメモリの製造に当たって、メモリセルに関
わる光リソグラフィー工程で使用される各マスクのレイ
アウトを示すものである。
【0023】このフラッシュメモリは、メモリセルが、
周囲から絶縁された浮遊ゲート電極、ゲート電極(ワー
ド線)、消去電極の3層電極層構造を有する。また、メ
モリセルを駆動するなどの周辺回路領域がメモリセルと
同一の半導体基板に形成されている。
周囲から絶縁された浮遊ゲート電極、ゲート電極(ワー
ド線)、消去電極の3層電極層構造を有する。また、メ
モリセルを駆動するなどの周辺回路領域がメモリセルと
同一の半導体基板に形成されている。
【0024】図1を参照すると、基板にソース、ドレイ
ンを形成する活性領域Activeのマスクは基板面に
ストライプ状に設けられ、浮遊ゲートP1と金属配線M
ETのマスクは活性領域と直行するようにストライプ状
に設けられている。ゲート電極P2のマスクは、活性領
域にオーバーラップしている。一方、消去ゲート電極の
マスクは活性領域と平行に両側の活性領域とオーバーラ
ップして設けられている。
ンを形成する活性領域Activeのマスクは基板面に
ストライプ状に設けられ、浮遊ゲートP1と金属配線M
ETのマスクは活性領域と直行するようにストライプ状
に設けられている。ゲート電極P2のマスクは、活性領
域にオーバーラップしている。一方、消去ゲート電極の
マスクは活性領域と平行に両側の活性領域とオーバーラ
ップして設けられている。
【0025】図2は、図1に示したマスクレイアウトを
用いて作製されるメモリセルのアレイの配置を示すもの
である。基板にソース、ドレインを形成する活性領域1
1は、基板面にストライプ状に形成され、埋め込み拡散
層(副ビット線)12は活性領域と直行してストライプ
状に形成される。浮遊ゲート電極13は、埋め込み拡散
層12の間の活性領域11上に設けられ、周囲から絶縁
されている。制御ゲート電極14は、ワード線を構成
し、かつ、ゲート電極も構成するもので、活性領域11
の上にオーバーラップしている。消去ゲート電極15
は、制御ゲート電極14と平行に配線され、ここでは図
示しないゲート酸化膜を介して浮遊ゲート電極13に隣
接している。金属配線(主ビット線)16は埋め込み拡
散層12の上に図示しない層間絶縁膜を介して平行に配
線されている。
用いて作製されるメモリセルのアレイの配置を示すもの
である。基板にソース、ドレインを形成する活性領域1
1は、基板面にストライプ状に形成され、埋め込み拡散
層(副ビット線)12は活性領域と直行してストライプ
状に形成される。浮遊ゲート電極13は、埋め込み拡散
層12の間の活性領域11上に設けられ、周囲から絶縁
されている。制御ゲート電極14は、ワード線を構成
し、かつ、ゲート電極も構成するもので、活性領域11
の上にオーバーラップしている。消去ゲート電極15
は、制御ゲート電極14と平行に配線され、ここでは図
示しないゲート酸化膜を介して浮遊ゲート電極13に隣
接している。金属配線(主ビット線)16は埋め込み拡
散層12の上に図示しない層間絶縁膜を介して平行に配
線されている。
【0026】次に、このようなセルアレイを有し、かつ
図示しない周辺回路を有する半導体集積回路の製造工程
の一例について図3〜図13を参照して説明する。な
お、膜厚等の製造条件は設計基準として示される製造技
術の水準に依存するが、ここでは0.3μmプロセスを
想定して示している。
図示しない周辺回路を有する半導体集積回路の製造工程
の一例について図3〜図13を参照して説明する。な
お、膜厚等の製造条件は設計基準として示される製造技
術の水準に依存するが、ここでは0.3μmプロセスを
想定して示している。
【0027】図3〜図13は、図2におけるA−A線、
B−B線にそれぞれ沿った工程断面図であり、A−A線
に沿ったセルアレイ(図中領域α)と、B−B線に沿っ
たセルアレイ及び周辺回路素子(図中領域β)とが示さ
れ、セルアレイはβ領域の左に、周辺回路素子はβ領域
の右に示されている。本実施例におけるフラッシュメモ
リは、セルアレイを構成するセルトランジスタ(セル)
および周辺回路素子を構成するn型MOSトランジスタ
(nMOS)および型pMOSトランジスタ(pMO
S)とからなる。
B−B線にそれぞれ沿った工程断面図であり、A−A線
に沿ったセルアレイ(図中領域α)と、B−B線に沿っ
たセルアレイ及び周辺回路素子(図中領域β)とが示さ
れ、セルアレイはβ領域の左に、周辺回路素子はβ領域
の右に示されている。本実施例におけるフラッシュメモ
リは、セルアレイを構成するセルトランジスタ(セル)
および周辺回路素子を構成するn型MOSトランジスタ
(nMOS)および型pMOSトランジスタ(pMO
S)とからなる。
【0028】まず、図3に示すように、p型シリコン基
板100の主表面のセルアレイ領域、pMOS領域、n
MOS領域のそれぞれに、Pウェル101、Nウェル1
02、Pウェル101を形成し、全面に酸化シリコン膜
201を化学気相成長法(Chemica1 Vapor Depositio
n;CVD)により形成する。この酸化シリコン膜20
1は、素子を分離するフィールド膜として機能し、膜厚
は、例えば、0.3〜0.4μm程度が望ましい。その
後、セルの活性化領域(図1のActive)を光リソ
グラフィーおよびドライエッチングによりパターニング
する。α領域は、活性化領域に沿った断面図であるか
ら、酸化シリコン膜201は示されていない。
板100の主表面のセルアレイ領域、pMOS領域、n
MOS領域のそれぞれに、Pウェル101、Nウェル1
02、Pウェル101を形成し、全面に酸化シリコン膜
201を化学気相成長法(Chemica1 Vapor Depositio
n;CVD)により形成する。この酸化シリコン膜20
1は、素子を分離するフィールド膜として機能し、膜厚
は、例えば、0.3〜0.4μm程度が望ましい。その
後、セルの活性化領域(図1のActive)を光リソ
グラフィーおよびドライエッチングによりパターニング
する。α領域は、活性化領域に沿った断面図であるか
ら、酸化シリコン膜201は示されていない。
【0029】次に、図4に示すように、熱酸化又はHT
Oによって第1ゲート酸化シリコン膜202を基板10
0表面に膜厚12〜20nmで形成し、燐をドープした
第1多結晶シリコン膜301、酸化シリコン膜203、
窒化シリコン膜204を順次CVDによって成長する。
この場合、第1多結晶シリコン膜301の膜厚は0.2
5〜0.3μmとして、セルアレイにおける間隔0.3
μmのフィールド酸化を完全に埋め込むようにする。ま
た、研磨ストッパー層としての窒化シリコン膜204の
膜厚は0.1μm以上の厚さとすることが好ましい。そ
の後、浮遊ゲート電極(第1多結晶シリコン膜301)
のビット線方向のパターニング(図1のP1)を光リソ
グラフィーおよびドライエッチングにより順次行う。
Oによって第1ゲート酸化シリコン膜202を基板10
0表面に膜厚12〜20nmで形成し、燐をドープした
第1多結晶シリコン膜301、酸化シリコン膜203、
窒化シリコン膜204を順次CVDによって成長する。
この場合、第1多結晶シリコン膜301の膜厚は0.2
5〜0.3μmとして、セルアレイにおける間隔0.3
μmのフィールド酸化を完全に埋め込むようにする。ま
た、研磨ストッパー層としての窒化シリコン膜204の
膜厚は0.1μm以上の厚さとすることが好ましい。そ
の後、浮遊ゲート電極(第1多結晶シリコン膜301)
のビット線方向のパターニング(図1のP1)を光リソ
グラフィーおよびドライエッチングにより順次行う。
【0030】さらに、図5に示すように、パターニング
された第1多結晶シリコン膜301をマスクとして、砒
素をイオン注入し、続いて熱処理を行い、セルのビット
線となる埋込拡散層(BN+)108を形成する。
された第1多結晶シリコン膜301をマスクとして、砒
素をイオン注入し、続いて熱処理を行い、セルのビット
線となる埋込拡散層(BN+)108を形成する。
【0031】続いて、酸化シリコン膜205を成長し、
化学的機械研磨法(CMP)により研磨する。このCM
Pは、例えば研磨用パッドを張り付けた円盤を研磨液を
滴下しながらウエハに加重を加えつつ回転させて研磨を
行う。窒化シリコン膜204は、CMPに対して研磨速
度が遅いために研磨ストッパー層として機能し、窒化シ
リコン膜204でCMPを容易に停止させることができ
る。このCMPにより、第1多結晶シリコン膜301の
間を酸化シリコン膜205で埋め込む。
化学的機械研磨法(CMP)により研磨する。このCM
Pは、例えば研磨用パッドを張り付けた円盤を研磨液を
滴下しながらウエハに加重を加えつつ回転させて研磨を
行う。窒化シリコン膜204は、CMPに対して研磨速
度が遅いために研磨ストッパー層として機能し、窒化シ
リコン膜204でCMPを容易に停止させることができ
る。このCMPにより、第1多結晶シリコン膜301の
間を酸化シリコン膜205で埋め込む。
【0032】次いで、図6に示すように、窒化シリコン
膜204をホット燐酸液によりウエットエッチングし、
続いて酸化シリコン膜203をバッファード弗酸により
ウエットエッチングして、順次除去する。さらに、周辺
回路素子の活性領域にある酸化シリコン膜201及び酸
化シリコン膜205を光リソグラフィーおよびドライエ
ッチングにより除去し、素子分離酸化シリコン膜206
を形成する。
膜204をホット燐酸液によりウエットエッチングし、
続いて酸化シリコン膜203をバッファード弗酸により
ウエットエッチングして、順次除去する。さらに、周辺
回路素子の活性領域にある酸化シリコン膜201及び酸
化シリコン膜205を光リソグラフィーおよびドライエ
ッチングにより除去し、素子分離酸化シリコン膜206
を形成する。
【0033】さらに、図7に示すように、熱酸化または
CVDにより第1多結晶シリコン膜301上に第2ゲー
ト酸化シリコン膜207を膜厚15〜20nm、周辺回
路素子の活性領域にあるシリコン基板100の表面上に
周辺ゲート酸化シリコン膜208を膜厚10〜40nm
で形成する。この周辺ゲート酸化シリコン膜208はそ
の動作電圧が3V・5V・12V・20Vとによって、
それぞれ15nm・20nm・25nm・35nm程度
となる。その後、燐をドープした第2多結晶シリコン膜
302、酸化シリコン膜209、窒化シリコン膜210
を順次CVDにより成長する。
CVDにより第1多結晶シリコン膜301上に第2ゲー
ト酸化シリコン膜207を膜厚15〜20nm、周辺回
路素子の活性領域にあるシリコン基板100の表面上に
周辺ゲート酸化シリコン膜208を膜厚10〜40nm
で形成する。この周辺ゲート酸化シリコン膜208はそ
の動作電圧が3V・5V・12V・20Vとによって、
それぞれ15nm・20nm・25nm・35nm程度
となる。その後、燐をドープした第2多結晶シリコン膜
302、酸化シリコン膜209、窒化シリコン膜210
を順次CVDにより成長する。
【0034】この第2多結晶シリコン膜302は、周辺
回路領域のトランジスタのゲート電極とメモリセルのゲ
ート電極を構成する。第2多結晶シリコン膜302の厚
さは0.2〜0.35μm程度が適当であるが、第2多
結晶シリコン302の厚さはセルの高さを決定するの
で、電気的特性が許す限り、薄い方が望ましい。
回路領域のトランジスタのゲート電極とメモリセルのゲ
ート電極を構成する。第2多結晶シリコン膜302の厚
さは0.2〜0.35μm程度が適当であるが、第2多
結晶シリコン302の厚さはセルの高さを決定するの
で、電気的特性が許す限り、薄い方が望ましい。
【0035】また、研磨ストッパー層としての窒化シリ
コン膜210の膜厚は0.1μm以上の厚さとすること
が好ましい。さらに、酸化シリコン膜209の膜厚は
0.2μm程度とする。その後、メモリセル部を例えば
レジストで覆った後、周辺回路素子の窒化シリコン膜2
10、酸化シリコン膜209、及び第1多結晶シリコン
膜301をパターニングして周辺回路領域のトランジス
タのゲート電極401を形成する。
コン膜210の膜厚は0.1μm以上の厚さとすること
が好ましい。さらに、酸化シリコン膜209の膜厚は
0.2μm程度とする。その後、メモリセル部を例えば
レジストで覆った後、周辺回路素子の窒化シリコン膜2
10、酸化シリコン膜209、及び第1多結晶シリコン
膜301をパターニングして周辺回路領域のトランジス
タのゲート電極401を形成する。
【0036】ここで、ゲート電極401は、第2多結晶
シリコン膜302、酸化シリコン膜209、窒化シリコ
ン膜210からなる多層膜であり、図には明示されてい
ないが、素子分離酸化シリコン膜206上にゲート配線
としても形成されている。
シリコン膜302、酸化シリコン膜209、窒化シリコ
ン膜210からなる多層膜であり、図には明示されてい
ないが、素子分離酸化シリコン膜206上にゲート配線
としても形成されている。
【0037】次に、図8に示すように、周辺回路素子領
域のうちpMOS領域にのみボロン等のp型不純物をイ
オン注入し、nMOS領域にのみ砒素等のn型不純物を
イオン注入し、熱処理を行ってpMOSのソース、ドレ
イン117およびnMOSのソース、ドレイン118を
形成した後、酸化シリコン膜(NSG)・ホウ素入り酸
化燐ガラス膜(BPSG)の二層膜からなる層間絶縁膜
211をCVDにより周辺回路素子領域の厚さがメモリ
セルの高さを超える程度に成長する。
域のうちpMOS領域にのみボロン等のp型不純物をイ
オン注入し、nMOS領域にのみ砒素等のn型不純物を
イオン注入し、熱処理を行ってpMOSのソース、ドレ
イン117およびnMOSのソース、ドレイン118を
形成した後、酸化シリコン膜(NSG)・ホウ素入り酸
化燐ガラス膜(BPSG)の二層膜からなる層間絶縁膜
211をCVDにより周辺回路素子領域の厚さがメモリ
セルの高さを超える程度に成長する。
【0038】続いて、図9に示すように、窒化シリコン
膜210を研磨ストッパー層として層間絶縁膜211を
CMPにより研磨して、第2多結晶シリコン膜302と
ほぼ同じ高さで層間絶縁膜を周辺回路領域上にのみ残
し、第1層間絶縁膜212を形成する。その後、ホット
燐酸によって窒化シリコン膜210を除去する。
膜210を研磨ストッパー層として層間絶縁膜211を
CMPにより研磨して、第2多結晶シリコン膜302と
ほぼ同じ高さで層間絶縁膜を周辺回路領域上にのみ残
し、第1層間絶縁膜212を形成する。その後、ホット
燐酸によって窒化シリコン膜210を除去する。
【0039】次に、図10に示すように、酸化シリコン
膜209、第2多結晶シリコン膜302を光リソグラフ
ィーおよびドライエッチングにより順次パターニングし
て、ワード線となる制御ゲート電極302a(図1のP
2)を形成する。
膜209、第2多結晶シリコン膜302を光リソグラフ
ィーおよびドライエッチングにより順次パターニングし
て、ワード線となる制御ゲート電極302a(図1のP
2)を形成する。
【0040】続いて、図11に示すように、酸化シリコ
ン膜をCVDにより成長した後、異方性ドライエッチン
グによりエッチバックを行うことによって、制御ゲート
電極302aの側壁に酸化シリコン膜からなる膜厚60
0nm程度のサイドウォール213を形成し、さらに酸
化シリコン膜209とサイドウォール213とをマスク
として、ドライエッチングにより制御ゲート電極302
aと自己整合的に第1多結晶シリコン膜301をエッチ
ングして、浮遊ゲート電極301aを形成する。
ン膜をCVDにより成長した後、異方性ドライエッチン
グによりエッチバックを行うことによって、制御ゲート
電極302aの側壁に酸化シリコン膜からなる膜厚60
0nm程度のサイドウォール213を形成し、さらに酸
化シリコン膜209とサイドウォール213とをマスク
として、ドライエッチングにより制御ゲート電極302
aと自己整合的に第1多結晶シリコン膜301をエッチ
ングして、浮遊ゲート電極301aを形成する。
【0041】続いて、図12に示すように、浮遊ゲート
電極301aを形成する多結晶シリコン膜の表面を熱酸
化することによって浮遊ゲート電極301aの側壁に第
3ゲート酸化シリコン膜214を熱酸化又はHTOによ
り膜厚25〜35nmで形成した後、CVDにより燐を
ドープした第3多結晶シリコン膜を成長する。この場
合、第3多結晶シリコン膜の厚さは0.2〜0.35μ
m程度が適当である。この第3多結晶シリコンの厚さは
セルの高さを決定するので、電気的特性が許す限り、薄
い方が望ましい。その後、光リソグラフィーおよびドラ
イエッチングにより消去ゲート電極303(図1のP
3)のパターニングを行う。
電極301aを形成する多結晶シリコン膜の表面を熱酸
化することによって浮遊ゲート電極301aの側壁に第
3ゲート酸化シリコン膜214を熱酸化又はHTOによ
り膜厚25〜35nmで形成した後、CVDにより燐を
ドープした第3多結晶シリコン膜を成長する。この場
合、第3多結晶シリコン膜の厚さは0.2〜0.35μ
m程度が適当である。この第3多結晶シリコンの厚さは
セルの高さを決定するので、電気的特性が許す限り、薄
い方が望ましい。その後、光リソグラフィーおよびドラ
イエッチングにより消去ゲート電極303(図1のP
3)のパターニングを行う。
【0042】最後に、図13に示すように、NSGおよ
びBPSGとの二層膜とからなる第2層間絶縁膜222
をCVDにより形成し、活性化領域およびゲートポリシ
リコンとに対するコンタクト孔を形成した後、スパッタ
リングまたはCVDによりバリアメタル304を形成
し、タングステン等の金属からなるプラグ305を埋め
込み、(銅添加)アルミニウムをスパッタリングで成長
し、光リソグラフィーおよびドライエッチングによって
金属配線306(図1のMET)をパターニングする。
びBPSGとの二層膜とからなる第2層間絶縁膜222
をCVDにより形成し、活性化領域およびゲートポリシ
リコンとに対するコンタクト孔を形成した後、スパッタ
リングまたはCVDによりバリアメタル304を形成
し、タングステン等の金属からなるプラグ305を埋め
込み、(銅添加)アルミニウムをスパッタリングで成長
し、光リソグラフィーおよびドライエッチングによって
金属配線306(図1のMET)をパターニングする。
【0043】上記半導体集積回路装置の製造工程では2
回のCMPを行っている。最初のCMPでは、浮遊ゲー
ト電極層を構成する第1導電層として第1ポリシリコン
膜を成膜した後、研磨ストッパー層としての窒化シリコ
ン膜を成膜し、酸化シリコン膜を成膜した後、窒化シリ
コン膜をストッパーとしてCMPを行っている。そのた
め、窒化シリコン膜でCMPが確実に停止し、均一な膜
厚の絶縁膜を得ることができる。
回のCMPを行っている。最初のCMPでは、浮遊ゲー
ト電極層を構成する第1導電層として第1ポリシリコン
膜を成膜した後、研磨ストッパー層としての窒化シリコ
ン膜を成膜し、酸化シリコン膜を成膜した後、窒化シリ
コン膜をストッパーとしてCMPを行っている。そのた
め、窒化シリコン膜でCMPが確実に停止し、均一な膜
厚の絶縁膜を得ることができる。
【0044】また、2回目のCMPでは、メモリセルの
ゲート電極と周辺回路領域のトランジスタのゲート電極
を構成する第2導電層としての第2多結晶シリコン膜を
成膜した後、研磨ストッパー層としての窒化シリコン膜
を成膜し、さらに、周辺回路領域のトランジスタのゲー
ト電極をパターニングし、トランジスタを完成させ、そ
の後、第1層間絶縁膜を成膜し、CMPを行っている。
メモリセルに第3導電層を設ける前のメモリセルがまだ
第1導電層と第2導電層との積層構造の段差の小さな段
階でCMPをしているためCMPを行う層間絶縁膜の膜
厚が薄くても良く、その結果、研磨量が少なくてすむこ
と、窒化シリコン膜が研磨のストッパー層として機能
し、研磨の終点の検出が容易にできることから、平坦で
均一な膜厚の層間絶縁膜を確実に形成することができ
る。
ゲート電極と周辺回路領域のトランジスタのゲート電極
を構成する第2導電層としての第2多結晶シリコン膜を
成膜した後、研磨ストッパー層としての窒化シリコン膜
を成膜し、さらに、周辺回路領域のトランジスタのゲー
ト電極をパターニングし、トランジスタを完成させ、そ
の後、第1層間絶縁膜を成膜し、CMPを行っている。
メモリセルに第3導電層を設ける前のメモリセルがまだ
第1導電層と第2導電層との積層構造の段差の小さな段
階でCMPをしているためCMPを行う層間絶縁膜の膜
厚が薄くても良く、その結果、研磨量が少なくてすむこ
と、窒化シリコン膜が研磨のストッパー層として機能
し、研磨の終点の検出が容易にできることから、平坦で
均一な膜厚の層間絶縁膜を確実に形成することができ
る。
【0045】これにより、層間絶縁膜上に形成される配
線の微細化が可能となる。しかも、研磨ストッパー層の
成膜は、マスクを用いていないため、工程数の増加は最
小限となっており、コスト増加を招くことはない。
線の微細化が可能となる。しかも、研磨ストッパー層の
成膜は、マスクを用いていないため、工程数の増加は最
小限となっており、コスト増加を招くことはない。
【0046】CMPにより導電層上の窒化シリコン膜が
露出するので、研磨後、窒化シリコン膜を除去すること
により、導電層のパターニングなどの加工が可能であ
り、メモリセルの完成前に層間絶縁膜を形成しても、加
工上問題はない。
露出するので、研磨後、窒化シリコン膜を除去すること
により、導電層のパターニングなどの加工が可能であ
り、メモリセルの完成前に層間絶縁膜を形成しても、加
工上問題はない。
【0047】上記製造方法では、研磨ストッパー層とし
て、窒化シリコン膜を用いているが、窒化シリコン以外
に、CMPに対して研磨速度が遅い材料として、例え
ば、窒化チタン、金属シリサイド及びカーボンを用いて
もよい。
て、窒化シリコン膜を用いているが、窒化シリコン以外
に、CMPに対して研磨速度が遅い材料として、例え
ば、窒化チタン、金属シリサイド及びカーボンを用いて
もよい。
【0048】上記実施形態では、3層電極構造のフラッ
シュメモリを例にとって説明しているが、電極構造が多
層構造であればその他のメモリでも本発明方法を適用し
うる。
シュメモリを例にとって説明しているが、電極構造が多
層構造であればその他のメモリでも本発明方法を適用し
うる。
【0049】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置の製造方法によれば、多層電極層構造を有す
るメモリセルと周辺回路領域とを同一基板に形成する場
合のメモリセル領域と周辺回路領域を覆う絶縁膜をCM
Pで研磨する際に、平坦性及び膜厚の均一性を工程数の
増加を招かずに達成でき、これにより、絶縁膜上に形成
される配線の微細化が可能となる。
積回路装置の製造方法によれば、多層電極層構造を有す
るメモリセルと周辺回路領域とを同一基板に形成する場
合のメモリセル領域と周辺回路領域を覆う絶縁膜をCM
Pで研磨する際に、平坦性及び膜厚の均一性を工程数の
増加を招かずに達成でき、これにより、絶縁膜上に形成
される配線の微細化が可能となる。
【図1】フラッシュメモリのメモリセルのマスクレイア
ウトの一例を示す平面図である。
ウトの一例を示す平面図である。
【図2】図1のマスクレイアウトを用いて製造されるフ
ラッシュメモリのセルアレイの平面図である。
ラッシュメモリのセルアレイの平面図である。
【図3】図2におけるA−A線(α)、B−B線(β)
にそれぞれ沿った本発明の半導体集積回路装置の製造工
程を示す断面図である。
にそれぞれ沿った本発明の半導体集積回路装置の製造工
程を示す断面図である。
【図4】図3に続く製造工程を示す断面図である。
【図5】図4に続く製造工程を示す断面図である。
【図6】図5に続く製造工程を示す断面図である。
【図7】図6に続く製造工程を示す断面図である。
【図8】図7に続く製造工程を示す断面図である。
【図9】図8に続く製造工程を示す断面図である。
【図10】図9に続く製造工程を示す断面図である。
【図11】図10に続く製造工程を示す断面図である。
【図12】図11に続く製造工程を示す断面図である。
【図13】図12に続く製造工程を示す断面図である。
100 基板 202 第1ゲート酸化膜 207 第2ゲート酸化膜 210 窒化シリコン膜 211 層間絶縁膜 214 第3ゲート酸化膜 301 第1多結晶シリコン膜 301a 浮遊ゲート電極 302 第2多結晶シリコン膜 302a ゲート電極 303 消去ゲート電極
Claims (6)
- 【請求項1】 多層電極層構造を有するメモリセルと周
辺回路領域とを同一基板に形成する半導体集積回路装置
の製造方法において、 前記メモリセルの最上層の電極層を除くいずれかの電極
層を構成する導電層を成膜する工程と、 前記導電層を絶縁膜で被覆する工程と、 前記絶縁膜を前記メモリセルの前記導電層をストッパー
として研磨する研磨工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項2】 多層電極層構造を有するメモリセルと周
辺回路領域とを同一基板に形成する半導体集積回路装置
の製造方法において、 前記メモリセルを構成する最上層を除くいずれかの電極
層と前記周辺回路領域のトランジスタのゲート電極とを
構成する導電層を成膜する工程と、 前記周辺回路領域のトランジスタの前記導電層をゲート
電極にパターニングする工程と、 前記導電層を層間絶縁膜で被覆する工程と、 前記層間絶縁膜を前記メモリセルの前記導電層をストッ
パーとして研磨する研磨工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項3】 請求項1又は2記載の半導体集積回路装
置の製造方法において、 前記導電層の上に化学的機械研磨法に対して研磨速度が
遅い研磨ストッパー層を設ける工程を有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項4】 請求項1〜3いずれかに記載の半導体集
積回路装置において、 前記研磨工程後、前記メモリセルの前記導電層をゲート
電極にパターニングする工程を有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項5】 請求項1〜4いずれかに記載の半導体集
積回路装置の製造方法において、 前記メモリセルが、浮遊ゲート電極、ゲート電極及び消
去電極で構成される電極層構造を有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項6】 請求項2〜5いずれかに記載の半導体集
積回路装置の製造方法において、 前記研磨ストッパー層が、窒化シリコン、窒化チタン、
金属シリサイド及びカーボンから選ばれる材料で構成さ
れることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11016286A JP2000216353A (ja) | 1999-01-25 | 1999-01-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11016286A JP2000216353A (ja) | 1999-01-25 | 1999-01-25 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000216353A true JP2000216353A (ja) | 2000-08-04 |
Family
ID=11912317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11016286A Pending JP2000216353A (ja) | 1999-01-25 | 1999-01-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000216353A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100406177B1 (ko) * | 2001-11-23 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
US6730973B2 (en) | 2002-06-11 | 2004-05-04 | Renesas Technology Corp. | Semiconductor device |
KR100466191B1 (ko) * | 2002-07-16 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
US7825027B2 (en) | 2007-11-26 | 2010-11-02 | Seiko Epson Corporation | Method for manufacturing memory device |
-
1999
- 1999-01-25 JP JP11016286A patent/JP2000216353A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100406177B1 (ko) * | 2001-11-23 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
US6730973B2 (en) | 2002-06-11 | 2004-05-04 | Renesas Technology Corp. | Semiconductor device |
KR100466191B1 (ko) * | 2002-07-16 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
US7825027B2 (en) | 2007-11-26 | 2010-11-02 | Seiko Epson Corporation | Method for manufacturing memory device |
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