JP2000216353A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 多層電極層構造を有するメモリセルと周辺回
路領域とを同一基板に形成する場合のこれらの段差に起
因するメモリセル領域と周辺回路領域を覆う層間絶縁膜
をＣＭＰで研磨する際の平坦性及び膜厚の均一性の問題
点を工程数の増加を招かずに解決し、これにより、層間
絶縁膜上に形成される配線の微細化を可能とする半導体
集積回路装置の製造方法を提供する。 【解決手段】 積層ゲート構造のフラッシュメモリの製
造に際し、周辺回路領域のゲート電極４０１を形成した
後、層間絶縁膜２１１を成長し、メモリセルのゲート電
極３０２をストッパーとして層間絶縁膜２１１にＣＭＰ
を施す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、平坦性及び膜厚均一性の高
い層間絶縁膜を形成できる半導体集積回路装置の製造方
法に関する。

【０００２】

【従来の技術】近年、浮遊ゲートを有するフラッシュメ
モリなどの積層ゲート構造を有する半導体集積回路装置
の製造工程では、ＣＭＰ（Chemical Mechanical Polish
ing：化学的機械研磨方法）を行うことによって、層間
絶縁膜を平坦化することが、配線の微細化の上で重要な
要素の一つとなっている。

【０００３】ＣＭＰは、研磨液に通常の研磨材を懸濁さ
せただけでなく、被研磨部材を化学的にエッチングする
性質を持たせたもので、通常の機械研磨より研磨速度が
速い。

【０００４】この目的のために、通常、最上層のゲート
電極を形成した後に、層間絶縁膜（例えば、ホウ素入り
燐ガラス膜、ＢＰＳＧ）を成長し、層間絶縁膜に対しＣ
ＭＰを行い、層間絶縁膜の平坦性を高めるという手法が
採用されている。

【０００５】しかしながら、この手法では、積層ゲート
構造のセルアレイ領域と周辺回路領域との段差が大きく
なっているため、層間絶縁膜の膜厚がきわめて厚くな
る。このため、ＣＭＰによる研磨量が増える。層間絶縁
膜の成長（例えば、ＢＰＳＧのＣＶＤ）および研磨によ
る層間絶縁膜の膜厚バラツキは、それぞれ膜厚、研磨量
が増えるほど大きくなり、製造工程における膜厚の制御
性、均一性に関し、十分とは言えない。

【０００６】そこで、例えば、セルアレイ反転マスクを
用い、周辺回路領域より高さがあるセルアレイ領域上に
形成された層間絶縁膜のみをエッチングすることによっ
て、ＣＭＰ前におけるセルアレイ領域と周辺回路領域と
の段差を小さくしておいてから、ＣＭＰを行って、層間
絶縁膜を形成する方法が広く行われている。この技術
は、ＣＭＰにおける研磨量を低減しているので、ＣＭＰ
に際しての研磨膜厚バラツキの抑制に一応の効果を奏し
ている。

【０００７】

【発明が解決しようとする課題】しかしながら、セルア
レイ反転マスクによる層間絶縁膜のエッチングは、逆に
そのエッチングによる膜厚バラツキおよびエッチングの
終点検出の点において新たに膜厚の不均一性の増大及び
エッチング量の過小または過大発生という問題をもたら
している。

【０００８】これはセルアレイ反転マスクを用いた層間
絶縁膜のエッチング終点が、層間絶縁膜自身であり、終
点検出となるべき基準が見出しにくいからである。しか
も、量産製造工程への適応を考えてみると、マスク数お
よびエッチング回数が増加するために、製造コストが上
昇するという問題を発生する。

【０００９】本発明は、上記問題点にかんがみてなされ
たものであり、多層電極層構造を有するメモリセルと周
辺回路領域とを同一基板に形成する場合の前述したこれ
らの段差に起因するメモリセル領域と周辺回路領域を覆
う層間絶縁膜をＣＭＰで研磨する際の平坦性及び膜厚の
均一性の問題点を工程数の増加を招かずに解決し、これ
により、層間絶縁膜上に形成される配線の微細化を可能
とする半導体集積回路装置の製造方法を提供することを
目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の半導体集積回路装置の製造方法は、
多層電極層構造を有するメモリセルと周辺回路領域とを
同一基板に形成する半導体集積回路装置の製造方法にお
いて、前記メモリセルの最上層の電極層を除くいずれか
の電極層を構成する導電層を成膜する工程と、前記導電
層を絶縁膜で被覆する工程と、前記絶縁膜を前記メモリ
セルの前記導電層をストッパーとして研磨する研磨工程
とを有する。

【００１１】このような発明によれば、従来のメモリセ
ルを完成してからＣＭＰを行うのと異なり、メモリセル
の段差の少ないうちにＣＭＰを施すため、ＣＭＰを行う
絶縁膜の膜厚は薄くてもよく、その結果、研磨量が少な
くて済み、絶縁膜を平坦性良く、かつ膜厚バラツキを最
小化して形成できる。また、メモリセルの電極層を形成
する導電層をＣＭＰのストッパーとしているので、絶縁
膜の研磨の終点の検出が確実にでき、エッチング量を均
一化できると共に、工程数の増大を招くこともない。

【００１２】請求項２記載の半導体集積回路装置の製造
方法は、多層電極層構造を有するメモリセルと周辺回路
領域とを同一基板に形成する半導体集積回路装置の製造
方法において、前記メモリセルを構成する最上層を除く
いずれかの電極層と前記周辺回路領域のトランジスタの
ゲート電極とを構成する導電層を成膜する工程と、前記
周辺回路領域のトランジスタの前記導電層をゲート電極
にパターニングする工程と、前記導電層を層間絶縁膜で
被覆する工程と、前記層間絶縁膜を前記メモリセルの前
記導電層をストッパーとして研磨する研磨工程とを有す
る。

【００１３】このような発明によれば、メモリセルを構
成する最上層の電極層を除く電極層と周辺回路領域のト
ランジスタのゲート電極が共通の導電層で構成されてい
るので、周辺回路領域のトランジスタを形成した後、周
辺回路領域を埋め込む層間絶縁膜を成膜できる。そし
て、メモリセルの段差の少ないうちにＣＭＰを施すた
め、ＣＭＰを行う層間絶縁膜の膜厚は薄くてもよく、そ
の結果、研磨量が少なくて済み、層間絶縁膜を平坦性良
く、かつ膜厚バラツキを最小化して形成できる。また、
メモリセルの電極層を形成する導電層をＣＭＰのストッ
パーとしているので、層間絶縁膜の研磨の終点の検出が
確実にでき、エッチング量を均一化できると共に、工程
数の増大を招くこともない。

【００１４】請求項３記載の半導体集積回路装置の製造
方法は、請求項１又は２記載の半導体集積回路装置の製
造方法において、前記導電層の上に化学的機械研磨法に
対して研磨速度が遅い研磨ストッパー層を設ける工程を
有する。

【００１５】このような発明によれば、導電層の上に化
学的機械研磨法に対して研磨速度が遅い研磨ストッパー
層を設けることにより、導電層を保護できると共に、Ｃ
ＭＰの終点を確実に検出し、エッチング量を均一化でき
る。

【００１６】請求項４記載の半導体集積回路装置の製造
方法は、請求項１〜３いずれかに記載の半導体集積回路
装置において、前記研磨工程後、前記メモリセルの前記
導電層をゲート電極にパターニングする工程を有する。

【００１７】このような発明によれば、メモリセルの電
極層を構成する導電層をストッパー層としてＣＭＰする
ため、この導電層を露出させることが可能であり、層間
絶縁膜形成後でも導電層をゲート電極にパターニングす
ることができる。

【００１８】請求項５記載の半導体集積回路装置の製造
方法は、請求項１〜４いずれかに記載の半導体集積回路
装置の製造方法において、前記メモリセルが、浮遊ゲー
ト電極、ゲート電極及び消去電極で構成される電極層構
造を有する。

【００１９】このような発明によれば、浮遊ゲート電
極、ゲート電極、消去電極の３層電極構造を有するメモ
リセルは、セルの高さが高くなるため、最上層の電極を
形成する前のメモリセルの段差の少ないうちにＣＭＰを
施す本発明方法を好適に適用することができる。

【００２０】請求項６記載の半導体集積回路装置の製造
方法は、請求項２〜５いずれかに記載の半導体集積回路
装置の製造方法において、前記研磨ストッパー層が、窒
化シリコン、窒化チタン、金属シリサイド及びカーボン
から選ばれる材料で構成される。

【００２１】このような構成の発明によれば、ＣＭＰに
対して研磨速度が遅いこれらの材料を研磨ストッパー層
として用いることにより、ＣＭＰの終点を確実に検出
し、エッチング量を均一化できる。

【００２２】

【発明の実施の形態】以下、本発明の半導体集積回路装
置の製造方法の一実施形態について図面を参照しつつ説
明する。図１は、本発明の半導体集積回路装置の製造方
法の一実施形態として、３層多結晶シリコン構造を有す
るフラッシュメモリの製造に当たって、メモリセルに関
わる光リソグラフィー工程で使用される各マスクのレイ
アウトを示すものである。

【００２３】このフラッシュメモリは、メモリセルが、
周囲から絶縁された浮遊ゲート電極、ゲート電極（ワー
ド線）、消去電極の３層電極層構造を有する。また、メ
モリセルを駆動するなどの周辺回路領域がメモリセルと
同一の半導体基板に形成されている。

【００２４】図１を参照すると、基板にソース、ドレイ
ンを形成する活性領域Ａｃｔｉｖｅのマスクは基板面に
ストライプ状に設けられ、浮遊ゲートＰ１と金属配線Ｍ
ＥＴのマスクは活性領域と直行するようにストライプ状
に設けられている。ゲート電極Ｐ２のマスクは、活性領
域にオーバーラップしている。一方、消去ゲート電極の
マスクは活性領域と平行に両側の活性領域とオーバーラ
ップして設けられている。

【００２５】図２は、図１に示したマスクレイアウトを
用いて作製されるメモリセルのアレイの配置を示すもの
である。基板にソース、ドレインを形成する活性領域１
１は、基板面にストライプ状に形成され、埋め込み拡散
層（副ビット線）１２は活性領域と直行してストライプ
状に形成される。浮遊ゲート電極１３は、埋め込み拡散
層１２の間の活性領域１１上に設けられ、周囲から絶縁
されている。制御ゲート電極１４は、ワード線を構成
し、かつ、ゲート電極も構成するもので、活性領域１１
の上にオーバーラップしている。消去ゲート電極１５
は、制御ゲート電極１４と平行に配線され、ここでは図
示しないゲート酸化膜を介して浮遊ゲート電極１３に隣
接している。金属配線（主ビット線）１６は埋め込み拡
散層１２の上に図示しない層間絶縁膜を介して平行に配
線されている。

【００２６】次に、このようなセルアレイを有し、かつ
図示しない周辺回路を有する半導体集積回路の製造工程
の一例について図３〜図１３を参照して説明する。な
お、膜厚等の製造条件は設計基準として示される製造技
術の水準に依存するが、ここでは０．３μｍプロセスを
想定して示している。

【００２７】図３〜図１３は、図２におけるＡ−Ａ線、
Ｂ−Ｂ線にそれぞれ沿った工程断面図であり、Ａ−Ａ線
に沿ったセルアレイ（図中領域α）と、Ｂ−Ｂ線に沿っ
たセルアレイ及び周辺回路素子（図中領域β）とが示さ
れ、セルアレイはβ領域の左に、周辺回路素子はβ領域
の右に示されている。本実施例におけるフラッシュメモ
リは、セルアレイを構成するセルトランジスタ（セル）
および周辺回路素子を構成するｎ型ＭＯＳトランジスタ
（ｎＭＯＳ）および型ｐＭＯＳトランジスタ（ｐＭＯ
Ｓ）とからなる。

【００２８】まず、図３に示すように、ｐ型シリコン基
板１００の主表面のセルアレイ領域、ｐＭＯＳ領域、ｎ
ＭＯＳ領域のそれぞれに、Ｐウェル１０１、Ｎウェル１
０２、Ｐウェル１０１を形成し、全面に酸化シリコン膜
２０１を化学気相成長法（Chemica1 Vapor Depositio
n；ＣＶＤ）により形成する。この酸化シリコン膜２０
１は、素子を分離するフィールド膜として機能し、膜厚
は、例えば、０．３〜０．４μｍ程度が望ましい。その
後、セルの活性化領域（図１のＡｃｔｉｖｅ）を光リソ
グラフィーおよびドライエッチングによりパターニング
する。α領域は、活性化領域に沿った断面図であるか
ら、酸化シリコン膜２０１は示されていない。

【００２９】次に、図４に示すように、熱酸化又はＨＴ
Ｏによって第１ゲート酸化シリコン膜２０２を基板１０
０表面に膜厚１２〜２０ｎｍで形成し、燐をドープした
第１多結晶シリコン膜３０１、酸化シリコン膜２０３、
窒化シリコン膜２０４を順次ＣＶＤによって成長する。
この場合、第１多結晶シリコン膜３０１の膜厚は０．２
５〜０．３μｍとして、セルアレイにおける間隔０．３
μｍのフィールド酸化を完全に埋め込むようにする。ま
た、研磨ストッパー層としての窒化シリコン膜２０４の
膜厚は０．１μｍ以上の厚さとすることが好ましい。そ
の後、浮遊ゲート電極（第１多結晶シリコン膜３０１）
のビット線方向のパターニング（図１のＰ１）を光リソ
グラフィーおよびドライエッチングにより順次行う。

【００３０】さらに、図５に示すように、パターニング
された第１多結晶シリコン膜３０１をマスクとして、砒
素をイオン注入し、続いて熱処理を行い、セルのビット
線となる埋込拡散層（ＢＮ⁺）１０８を形成する。

【００３１】続いて、酸化シリコン膜２０５を成長し、
化学的機械研磨法（ＣＭＰ）により研磨する。このＣＭ
Ｐは、例えば研磨用パッドを張り付けた円盤を研磨液を
滴下しながらウエハに加重を加えつつ回転させて研磨を
行う。窒化シリコン膜２０４は、ＣＭＰに対して研磨速
度が遅いために研磨ストッパー層として機能し、窒化シ
リコン膜２０４でＣＭＰを容易に停止させることができ
る。このＣＭＰにより、第１多結晶シリコン膜３０１の
間を酸化シリコン膜２０５で埋め込む。

【００３２】次いで、図６に示すように、窒化シリコン
膜２０４をホット燐酸液によりウエットエッチングし、
続いて酸化シリコン膜２０３をバッファード弗酸により
ウエットエッチングして、順次除去する。さらに、周辺
回路素子の活性領域にある酸化シリコン膜２０１及び酸
化シリコン膜２０５を光リソグラフィーおよびドライエ
ッチングにより除去し、素子分離酸化シリコン膜２０６
を形成する。

【００３３】さらに、図７に示すように、熱酸化または
ＣＶＤにより第１多結晶シリコン膜３０１上に第２ゲー
ト酸化シリコン膜２０７を膜厚１５〜２０ｎｍ、周辺回
路素子の活性領域にあるシリコン基板１００の表面上に
周辺ゲート酸化シリコン膜２０８を膜厚１０〜４０ｎｍ
で形成する。この周辺ゲート酸化シリコン膜２０８はそ
の動作電圧が３Ｖ・５Ｖ・１２Ｖ・２０Ｖとによって、
それぞれ１５ｎｍ・２０ｎｍ・２５ｎｍ・３５ｎｍ程度
となる。その後、燐をドープした第２多結晶シリコン膜
３０２、酸化シリコン膜２０９、窒化シリコン膜２１０
を順次ＣＶＤにより成長する。

【００３４】この第２多結晶シリコン膜３０２は、周辺
回路領域のトランジスタのゲート電極とメモリセルのゲ
ート電極を構成する。第２多結晶シリコン膜３０２の厚
さは０．２〜０．３５μｍ程度が適当であるが、第２多
結晶シリコン３０２の厚さはセルの高さを決定するの
で、電気的特性が許す限り、薄い方が望ましい。

【００３５】また、研磨ストッパー層としての窒化シリ
コン膜２１０の膜厚は０．１μｍ以上の厚さとすること
が好ましい。さらに、酸化シリコン膜２０９の膜厚は
０．２μｍ程度とする。その後、メモリセル部を例えば
レジストで覆った後、周辺回路素子の窒化シリコン膜２
１０、酸化シリコン膜２０９、及び第１多結晶シリコン
膜３０１をパターニングして周辺回路領域のトランジス
タのゲート電極４０１を形成する。

【００３６】ここで、ゲート電極４０１は、第２多結晶
シリコン膜３０２、酸化シリコン膜２０９、窒化シリコ
ン膜２１０からなる多層膜であり、図には明示されてい
ないが、素子分離酸化シリコン膜２０６上にゲート配線
としても形成されている。

【００３７】次に、図８に示すように、周辺回路素子領
域のうちｐＭＯＳ領域にのみボロン等のｐ型不純物をイ
オン注入し、ｎＭＯＳ領域にのみ砒素等のｎ型不純物を
イオン注入し、熱処理を行ってｐＭＯＳのソース、ドレ
イン１１７およびｎＭＯＳのソース、ドレイン１１８を
形成した後、酸化シリコン膜（ＮＳＧ）・ホウ素入り酸
化燐ガラス膜（ＢＰＳＧ）の二層膜からなる層間絶縁膜
２１１をＣＶＤにより周辺回路素子領域の厚さがメモリ
セルの高さを超える程度に成長する。

【００３８】続いて、図９に示すように、窒化シリコン
膜２１０を研磨ストッパー層として層間絶縁膜２１１を
ＣＭＰにより研磨して、第２多結晶シリコン膜３０２と
ほぼ同じ高さで層間絶縁膜を周辺回路領域上にのみ残
し、第１層間絶縁膜２１２を形成する。その後、ホット
燐酸によって窒化シリコン膜２１０を除去する。

【００３９】次に、図１０に示すように、酸化シリコン
膜２０９、第２多結晶シリコン膜３０２を光リソグラフ
ィーおよびドライエッチングにより順次パターニングし
て、ワード線となる制御ゲート電極３０２ａ（図１のＰ
２）を形成する。

【００４０】続いて、図１１に示すように、酸化シリコ
ン膜をＣＶＤにより成長した後、異方性ドライエッチン
グによりエッチバックを行うことによって、制御ゲート
電極３０２ａの側壁に酸化シリコン膜からなる膜厚６０
０ｎｍ程度のサイドウォール２１３を形成し、さらに酸
化シリコン膜２０９とサイドウォール２１３とをマスク
として、ドライエッチングにより制御ゲート電極３０２
ａと自己整合的に第１多結晶シリコン膜３０１をエッチ
ングして、浮遊ゲート電極３０１ａを形成する。

【００４１】続いて、図１２に示すように、浮遊ゲート
電極３０１ａを形成する多結晶シリコン膜の表面を熱酸
化することによって浮遊ゲート電極３０１ａの側壁に第
３ゲート酸化シリコン膜２１４を熱酸化又はＨＴＯによ
り膜厚２５〜３５ｎｍで形成した後、ＣＶＤにより燐を
ドープした第３多結晶シリコン膜を成長する。この場
合、第３多結晶シリコン膜の厚さは０．２〜０．３５μ
ｍ程度が適当である。この第３多結晶シリコンの厚さは
セルの高さを決定するので、電気的特性が許す限り、薄
い方が望ましい。その後、光リソグラフィーおよびドラ
イエッチングにより消去ゲート電極３０３（図１のＰ
３）のパターニングを行う。

【００４２】最後に、図１３に示すように、ＮＳＧおよ
びＢＰＳＧとの二層膜とからなる第２層間絶縁膜２２２
をＣＶＤにより形成し、活性化領域およびゲートポリシ
リコンとに対するコンタクト孔を形成した後、スパッタ
リングまたはＣＶＤによりバリアメタル３０４を形成
し、タングステン等の金属からなるプラグ３０５を埋め
込み、（銅添加）アルミニウムをスパッタリングで成長
し、光リソグラフィーおよびドライエッチングによって
金属配線３０６（図１のＭＥＴ）をパターニングする。

【００４３】上記半導体集積回路装置の製造工程では２
回のＣＭＰを行っている。最初のＣＭＰでは、浮遊ゲー
ト電極層を構成する第１導電層として第１ポリシリコン
膜を成膜した後、研磨ストッパー層としての窒化シリコ
ン膜を成膜し、酸化シリコン膜を成膜した後、窒化シリ
コン膜をストッパーとしてＣＭＰを行っている。そのた
め、窒化シリコン膜でＣＭＰが確実に停止し、均一な膜
厚の絶縁膜を得ることができる。

【００４４】また、２回目のＣＭＰでは、メモリセルの
ゲート電極と周辺回路領域のトランジスタのゲート電極
を構成する第２導電層としての第２多結晶シリコン膜を
成膜した後、研磨ストッパー層としての窒化シリコン膜
を成膜し、さらに、周辺回路領域のトランジスタのゲー
ト電極をパターニングし、トランジスタを完成させ、そ
の後、第１層間絶縁膜を成膜し、ＣＭＰを行っている。
メモリセルに第３導電層を設ける前のメモリセルがまだ
第１導電層と第２導電層との積層構造の段差の小さな段
階でＣＭＰをしているためＣＭＰを行う層間絶縁膜の膜
厚が薄くても良く、その結果、研磨量が少なくてすむこ
と、窒化シリコン膜が研磨のストッパー層として機能
し、研磨の終点の検出が容易にできることから、平坦で
均一な膜厚の層間絶縁膜を確実に形成することができ
る。

【００４５】これにより、層間絶縁膜上に形成される配
線の微細化が可能となる。しかも、研磨ストッパー層の
成膜は、マスクを用いていないため、工程数の増加は最
小限となっており、コスト増加を招くことはない。

【００４６】ＣＭＰにより導電層上の窒化シリコン膜が
露出するので、研磨後、窒化シリコン膜を除去すること
により、導電層のパターニングなどの加工が可能であ
り、メモリセルの完成前に層間絶縁膜を形成しても、加
工上問題はない。

【００４７】上記製造方法では、研磨ストッパー層とし
て、窒化シリコン膜を用いているが、窒化シリコン以外
に、ＣＭＰに対して研磨速度が遅い材料として、例え
ば、窒化チタン、金属シリサイド及びカーボンを用いて
もよい。

【００４８】上記実施形態では、３層電極構造のフラッ
シュメモリを例にとって説明しているが、電極構造が多
層構造であればその他のメモリでも本発明方法を適用し
うる。

【００４９】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置の製造方法によれば、多層電極層構造を有す
るメモリセルと周辺回路領域とを同一基板に形成する場
合のメモリセル領域と周辺回路領域を覆う絶縁膜をＣＭ
Ｐで研磨する際に、平坦性及び膜厚の均一性を工程数の
増加を招かずに達成でき、これにより、絶縁膜上に形成
される配線の微細化が可能となる。

【図面の簡単な説明】

【図１】フラッシュメモリのメモリセルのマスクレイア
ウトの一例を示す平面図である。

【図２】図１のマスクレイアウトを用いて製造されるフ
ラッシュメモリのセルアレイの平面図である。

【図３】図２におけるＡ−Ａ線（α）、Ｂ−Ｂ線（β）
にそれぞれ沿った本発明の半導体集積回路装置の製造工
程を示す断面図である。

【図４】図３に続く製造工程を示す断面図である。

【図５】図４に続く製造工程を示す断面図である。

【図６】図５に続く製造工程を示す断面図である。

【図７】図６に続く製造工程を示す断面図である。

【図８】図７に続く製造工程を示す断面図である。

【図９】図８に続く製造工程を示す断面図である。

【図１０】図９に続く製造工程を示す断面図である。

【図１１】図１０に続く製造工程を示す断面図である。

【図１２】図１１に続く製造工程を示す断面図である。

【図１３】図１２に続く製造工程を示す断面図である。

【符号の説明】

１００ 基板 ２０２ 第１ゲート酸化膜 ２０７ 第２ゲート酸化膜 ２１０ 窒化シリコン膜 ２１１ 層間絶縁膜 ２１４ 第３ゲート酸化膜 ３０１ 第１多結晶シリコン膜 ３０１ａ 浮遊ゲート電極 ３０２ 第２多結晶シリコン膜 ３０２ａ ゲート電極 ３０３ 消去ゲート電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 多層電極層構造を有するメモリセルと周
   辺回路領域とを同一基板に形成する半導体集積回路装置
   の製造方法において、 前記メモリセルの最上層の電極層を除くいずれかの電極
   層を構成する導電層を成膜する工程と、 前記導電層を絶縁膜で被覆する工程と、 前記絶縁膜を前記メモリセルの前記導電層をストッパー
   として研磨する研磨工程とを有することを特徴とする半
   導体集積回路装置の製造方法。
2. 【請求項２】 多層電極層構造を有するメモリセルと周
   辺回路領域とを同一基板に形成する半導体集積回路装置
   の製造方法において、 前記メモリセルを構成する最上層を除くいずれかの電極
   層と前記周辺回路領域のトランジスタのゲート電極とを
   構成する導電層を成膜する工程と、 前記周辺回路領域のトランジスタの前記導電層をゲート
   電極にパターニングする工程と、 前記導電層を層間絶縁膜で被覆する工程と、 前記層間絶縁膜を前記メモリセルの前記導電層をストッ
   パーとして研磨する研磨工程とを有することを特徴とす
   る半導体集積回路装置の製造方法。
3. 【請求項３】 請求項１又は２記載の半導体集積回路装
   置の製造方法において、 前記導電層の上に化学的機械研磨法に対して研磨速度が
   遅い研磨ストッパー層を設ける工程を有することを特徴
   とする半導体集積回路装置の製造方法。
4. 【請求項４】 請求項１〜３いずれかに記載の半導体集
   積回路装置において、 前記研磨工程後、前記メモリセルの前記導電層をゲート
   電極にパターニングする工程を有することを特徴とする
   半導体集積回路装置の製造方法。
5. 【請求項５】 請求項１〜４いずれかに記載の半導体集
   積回路装置の製造方法において、 前記メモリセルが、浮遊ゲート電極、ゲート電極及び消
   去電極で構成される電極層構造を有することを特徴とす
   る半導体集積回路装置の製造方法。
6. 【請求項６】 請求項２〜５いずれかに記載の半導体集
   積回路装置の製造方法において、 前記研磨ストッパー層が、窒化シリコン、窒化チタン、
   金属シリサイド及びカーボンから選ばれる材料で構成さ
   れることを特徴とする半導体集積回路装置の製造方法。