JP3250257B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主に、キャパシタを有
する半導体装置、特に半導体記憶装置の構造、及びその
製造方法に関する。
する半導体装置、特に半導体記憶装置の構造、及びその
製造方法に関する。
【０００２】
【従来の技術】従来のキャパシタが半導体基板上に集積
された半導体装置としては、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）等が実用化されており、
また、最近ではＭＯＳ型半導体装置に、強誘電体膜を積
層した構造の不揮発性メモリがインターナショナル・エ
レクトロン・デバイセズ・ミーティング（ＩＥＤＭ）’
８７、８５０頁−８５１頁に提案されている。
された半導体装置としては、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）等が実用化されており、
また、最近ではＭＯＳ型半導体装置に、強誘電体膜を積
層した構造の不揮発性メモリがインターナショナル・エ
レクトロン・デバイセズ・ミーティング（ＩＥＤＭ）’
８７、８５０頁−８５１頁に提案されている。
【０００３】図５にＭＯＳ型半導体装置に強誘電体膜を
積層した構造の、不揮発性半導体メモリの一例を示す。
図５において、５０１はＰ型シリコン基板であり、５０
２は素子分離用のＬＯＣＯＳ酸化膜、５０３はソースと
なるＮ型拡散層であり、５０４はドレインとなるＮ型拡
散層である。５０５はゲート電極であり、５０６は層間
絶縁膜である。５０７が強誘電体を用いた誘電体膜であ
り、下部電極５０８と上部電極５０９により挟まれ、キ
ャパシタを構成している。５１０は第２層間絶縁膜であ
り、５１１が配線電極である。
積層した構造の、不揮発性半導体メモリの一例を示す。
図５において、５０１はＰ型シリコン基板であり、５０
２は素子分離用のＬＯＣＯＳ酸化膜、５０３はソースと
なるＮ型拡散層であり、５０４はドレインとなるＮ型拡
散層である。５０５はゲート電極であり、５０６は層間
絶縁膜である。５０７が強誘電体を用いた誘電体膜であ
り、下部電極５０８と上部電極５０９により挟まれ、キ
ャパシタを構成している。５１０は第２層間絶縁膜であ
り、５１１が配線電極である。
【０００４】
【発明が解決しようとする課題】このように能動素子の
形成された半導体基板上に、能動素子と隣接するように
平面的なキャパシタを形成した構造では、最低でもひと
つのキャパシタをひとつのメモリセル内におさめなけれ
ばならず、キャパシタの面積がメモリセルの面積で決定
される。また、キャパシタの下部電極５０８、誘電体膜
５０７、上部電極５０９をそれぞれ形成するための工程
が追加され、コスト増大を招く。
形成された半導体基板上に、能動素子と隣接するように
平面的なキャパシタを形成した構造では、最低でもひと
つのキャパシタをひとつのメモリセル内におさめなけれ
ばならず、キャパシタの面積がメモリセルの面積で決定
される。また、キャパシタの下部電極５０８、誘電体膜
５０７、上部電極５０９をそれぞれ形成するための工程
が追加され、コスト増大を招く。
【０００５】また、下部電極５０８と上部電極５０９は
別個に形成されるので、下部電極５０８と誘電体５０７
との界面状態と、上部電極５０９と誘電体５０７との界
面状態とが異なり、電極にかける電圧の方向による、分
極等のキャパシタ特性の差異、すなわちキャパシタ特性
の非対称性が生じる。
別個に形成されるので、下部電極５０８と誘電体５０７
との界面状態と、上部電極５０９と誘電体５０７との界
面状態とが異なり、電極にかける電圧の方向による、分
極等のキャパシタ特性の差異、すなわちキャパシタ特性
の非対称性が生じる。
【０００６】そこで本発明はこのような課題を解決する
もので、その目的とするところは、キャパシタの占有面
積を、同一容量を確保したまま縮小させ、あるいはメモ
リセル以外の領域をキャパシタとして使用してキャパシ
タの有効面積を稼ぐとともに、キャパシタ形成に伴う工
程増を削減し、また、キャパシタ特性の非対称性をなく
すことによって、高性能・高密度な半導体装置を低コス
トに提供することにある。
もので、その目的とするところは、キャパシタの占有面
積を、同一容量を確保したまま縮小させ、あるいはメモ
リセル以外の領域をキャパシタとして使用してキャパシ
タの有効面積を稼ぐとともに、キャパシタ形成に伴う工
程増を削減し、また、キャパシタ特性の非対称性をなく
すことによって、高性能・高密度な半導体装置を低コス
トに提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、誘電体と該誘電体を挟む一対の電極によって
構成されたキャパシタが、能動素子の形成された半導体
基板上に集積された半導体装置の製造方法において、前
記半導体基板上に能動素子を形成する工程と、前記能動
素子上に絶縁膜を形成する工程と、前記絶縁膜に一対の
プラグを形成する工程と、前記絶縁膜上方に電極膜を形
成する工程と、前記プラグを備えた前記絶縁膜をパター
ニングして、前記一対のプラグに対応する前記一対の電
極を同時に形成する工程と、前記一対の電極を完全に覆
うと共に、前記一対の電極の間に前記誘電体を形成する
工程と、前記誘電体を熱処理する工程とを備えることを
特徴とする。
造方法は、誘電体と該誘電体を挟む一対の電極によって
構成されたキャパシタが、能動素子の形成された半導体
基板上に集積された半導体装置の製造方法において、前
記半導体基板上に能動素子を形成する工程と、前記能動
素子上に絶縁膜を形成する工程と、前記絶縁膜に一対の
プラグを形成する工程と、前記絶縁膜上方に電極膜を形
成する工程と、前記プラグを備えた前記絶縁膜をパター
ニングして、前記一対のプラグに対応する前記一対の電
極を同時に形成する工程と、前記一対の電極を完全に覆
うと共に、前記一対の電極の間に前記誘電体を形成する
工程と、前記誘電体を熱処理する工程とを備えることを
特徴とする。
【０００８】本発明の半導体装置は、誘電体と該誘電体
を挟む一対の電極によって構成されたキャパシタが、能
動素子の形成された半導体基板上に集積された半導体装
置であって、前記半導体基板上に形成された能動素子
と、前記能動素子上に形成された絶縁膜と、前記絶縁膜
に形成された一対のプラグと、前記絶縁膜の上方で、前
記一対のプラグに対応する位置に形成された前記一対の
電極とを備え、前記誘電体が、前記キャパシタを構成す
る前記一対の電極を完全に覆うと共に、前記一対の電極
の間に形成され、前記一対の電極の高さが電極同士の間
隔よりも大きいことを特徴とする。
を挟む一対の電極によって構成されたキャパシタが、能
動素子の形成された半導体基板上に集積された半導体装
置であって、前記半導体基板上に形成された能動素子
と、前記能動素子上に形成された絶縁膜と、前記絶縁膜
に形成された一対のプラグと、前記絶縁膜の上方で、前
記一対のプラグに対応する位置に形成された前記一対の
電極とを備え、前記誘電体が、前記キャパシタを構成す
る前記一対の電極を完全に覆うと共に、前記一対の電極
の間に形成され、前記一対の電極の高さが電極同士の間
隔よりも大きいことを特徴とする。
【０００９】
【００１０】
【実施例】図１（ａ）〜（ｄ）は本発明による半導体装
置の第１の実施例を示す主要工程断面図である。図１
（ｅ）および（ｆ）は本発明による半導体装置の第１の
実施例を示す主要平面図である。まず、図１にしたが
い、本発明の第１の実施例について説明する。ここでは
説明の都合上シリコン基板を用い、Ｎチャンネルトラン
ジスタを用いた例につき説明する。
置の第１の実施例を示す主要工程断面図である。図１
（ｅ）および（ｆ）は本発明による半導体装置の第１の
実施例を示す主要平面図である。まず、図１にしたが
い、本発明の第１の実施例について説明する。ここでは
説明の都合上シリコン基板を用い、Ｎチャンネルトラン
ジスタを用いた例につき説明する。
【００１１】（図１（ａ））１０１はＰ型シリコン基板
であり、例えば２０Ω・ｃｍの比抵抗のウェハを用い
る。１０２は素子分離用の絶縁膜であり、例えば、従来
技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０
００Å形成する。１０３はトランジスタのソースとなる
Ｎ型拡散層であり、例えばリンを８０ｋｅＶ、５×１０
15ｃｍー2イオン注入することによって形成する。１０４
はドレインとなるＮ型拡散層であり、１０３と同時に形
成する。１０５はゲート電極であり、例えばリンでドー
プされたポリシリコンを用いる。１０６は第１層間絶縁
膜であり、例えば化学的気相成長（以下、ＣＶＤとす
る）法によりリンガラスを４０００Å形成する。１０７
は配線電極であり、例えばタングステンを５０００Åス
パッタする。１０８は第２層間絶縁膜であり、例えばＣ
ＶＤ法により二酸化シリコンを８０００Å形成する。こ
の時、スピン・オン・グラス等を併用して十分に平坦化
することが望ましい。１０９はスルーホールの埋め込み
プラグであり、例えばタングステンをＣＶＤ法によって
形成する。
であり、例えば２０Ω・ｃｍの比抵抗のウェハを用い
る。１０２は素子分離用の絶縁膜であり、例えば、従来
技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０
００Å形成する。１０３はトランジスタのソースとなる
Ｎ型拡散層であり、例えばリンを８０ｋｅＶ、５×１０
15ｃｍー2イオン注入することによって形成する。１０４
はドレインとなるＮ型拡散層であり、１０３と同時に形
成する。１０５はゲート電極であり、例えばリンでドー
プされたポリシリコンを用いる。１０６は第１層間絶縁
膜であり、例えば化学的気相成長（以下、ＣＶＤとす
る）法によりリンガラスを４０００Å形成する。１０７
は配線電極であり、例えばタングステンを５０００Åス
パッタする。１０８は第２層間絶縁膜であり、例えばＣ
ＶＤ法により二酸化シリコンを８０００Å形成する。こ
の時、スピン・オン・グラス等を併用して十分に平坦化
することが望ましい。１０９はスルーホールの埋め込み
プラグであり、例えばタングステンをＣＶＤ法によって
形成する。
【００１２】１１０は本発明の趣旨による誘電体であ
り、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）
を２μｍスパッタ法により形成し、フォト・リソグラフ
ィにより所定のパターンに形成する。この時、誘電体１
１０の側壁がキャパシタの電極と接する面となるので、
誘電体１１０の高さ、すなわち膜形成時の膜厚が大きい
方がキャパシタの有効面積が大きくなる。また、誘電体
１１０の幅がキャパシタの電極間隔となるので、できる
だけ小さくすることが望ましい。また、キャパシタの電
極は誘電体１１０の側壁にのみ形成するので、誘電体１
１０はキャパシタの電極と配線層、あるいは拡散層とを
接続する埋め込みプラグの近傍に形成されるのが望まし
い。
り、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）
を２μｍスパッタ法により形成し、フォト・リソグラフ
ィにより所定のパターンに形成する。この時、誘電体１
１０の側壁がキャパシタの電極と接する面となるので、
誘電体１１０の高さ、すなわち膜形成時の膜厚が大きい
方がキャパシタの有効面積が大きくなる。また、誘電体
１１０の幅がキャパシタの電極間隔となるので、できる
だけ小さくすることが望ましい。また、キャパシタの電
極は誘電体１１０の側壁にのみ形成するので、誘電体１
１０はキャパシタの電極と配線層、あるいは拡散層とを
接続する埋め込みプラグの近傍に形成されるのが望まし
い。
【００１３】（図１（ｂ））次に、キャパシタの電極と
なる膜１１１として、例えば白金をスパッタ法により２
０００Å形成する。
なる膜１１１として、例えば白金をスパッタ法により２
０００Å形成する。
【００１４】（図１（ｃ））次に、異方性エッチングに
よって、全面エッチングを行なう。本実施例において
は、例えば不活性ガスであるアルゴンをイオン・ソース
として用いたイオン・ビーム・エッチングを用いて、半
導体基板１０１と垂直方向にビームを入射させ全面エッ
チングする。すると、異方性エッチングであるので、誘
電体１１０の側壁はエッチングされずに電極１１２、及
び１１３が残り、誘電体１１０近傍の埋め込みプラグ１
０９とは自己整合的に接続される。また、本実施例にお
いては不活性ガスを用いてエッチングしたので、キャパ
シタの電極となる膜１１１のうち第２層間絶縁膜１０８
上の部位はエッチングされた後誘電体１１０の側壁に再
付着する。したがって、キャパシタの電極となる膜１１
１の付きまわりが悪く、誘電体１１０の側壁部に十分に
堆積されていなかったとしても、再付着によって補填さ
れるので、キャパシタの電極１１２、及び１１３は十分
な厚みをもって形成することができる。また、この時誘
電体１１０を、図１（ｅ）や図１（ｆ）に示すように、
閉曲線をもったパターンとしておけば、二つのキャパシ
タ電極１１２、及び１１３を分離する工程は必要ない。
図１（ｅ）および図１（ｆ）において１１５は一方の電
極と配線層とを接続する埋め込みプラグである。
よって、全面エッチングを行なう。本実施例において
は、例えば不活性ガスであるアルゴンをイオン・ソース
として用いたイオン・ビーム・エッチングを用いて、半
導体基板１０１と垂直方向にビームを入射させ全面エッ
チングする。すると、異方性エッチングであるので、誘
電体１１０の側壁はエッチングされずに電極１１２、及
び１１３が残り、誘電体１１０近傍の埋め込みプラグ１
０９とは自己整合的に接続される。また、本実施例にお
いては不活性ガスを用いてエッチングしたので、キャパ
シタの電極となる膜１１１のうち第２層間絶縁膜１０８
上の部位はエッチングされた後誘電体１１０の側壁に再
付着する。したがって、キャパシタの電極となる膜１１
１の付きまわりが悪く、誘電体１１０の側壁部に十分に
堆積されていなかったとしても、再付着によって補填さ
れるので、キャパシタの電極１１２、及び１１３は十分
な厚みをもって形成することができる。また、この時誘
電体１１０を、図１（ｅ）や図１（ｆ）に示すように、
閉曲線をもったパターンとしておけば、二つのキャパシ
タ電極１１２、及び１１３を分離する工程は必要ない。
図１（ｅ）および図１（ｆ）において１１５は一方の電
極と配線層とを接続する埋め込みプラグである。
【００１５】（図１（ｄ））最後にパッシベーション１
１４として例えば窒化シリコン（SiNx）をＣＶＤ法によ
り１μｍ形成する。
１４として例えば窒化シリコン（SiNx）をＣＶＤ法によ
り１μｍ形成する。
【００１６】以上をもって本発明の第１の実施例とす
る。
る。
【００１７】このように、キャパシタの誘電体１１１を
半導体基板１０１に垂直に形成し、その両側に二つの電
極を形成すれば、図５の従来の技術で示したような、半
導体基板に平行に配置した場合と比較して、同一の電極
面積、同一の電極間隔を取った場合、キャパシタの占有
面積を小さくすることができる。本実施例では、誘電体
１０７の高さを２μｍとしたが、更に高くすることによ
って、キャパシタの占有面積を大きくすることなく、キ
ャパシタの容量を大きくすることができる。また、キャ
パシタの電極１１２と１１３を同時に、しかもフォトリ
ソグラフィ工程を必要とせずに形成するので、工程数を
削減することができ、また、電極と誘電体１１１との界
面状態は対称的であり、電極にかける電圧の方向によ
る、分極、誘電率、誘電正接等のキャパシタ特性に差異
はなかった。
半導体基板１０１に垂直に形成し、その両側に二つの電
極を形成すれば、図５の従来の技術で示したような、半
導体基板に平行に配置した場合と比較して、同一の電極
面積、同一の電極間隔を取った場合、キャパシタの占有
面積を小さくすることができる。本実施例では、誘電体
１０７の高さを２μｍとしたが、更に高くすることによ
って、キャパシタの占有面積を大きくすることなく、キ
ャパシタの容量を大きくすることができる。また、キャ
パシタの電極１１２と１１３を同時に、しかもフォトリ
ソグラフィ工程を必要とせずに形成するので、工程数を
削減することができ、また、電極と誘電体１１１との界
面状態は対称的であり、電極にかける電圧の方向によ
る、分極、誘電率、誘電正接等のキャパシタ特性に差異
はなかった。
【００１８】図２は本発明による半導体装置の第２の実
施例を示す主要断面図である。図２にしたがい、本発明
の第２の実施例について説明する。ここでも説明の都合
上シリコン基板を用い、Ｎチャンネルトランジスタを用
いた例につき説明する。
施例を示す主要断面図である。図２にしたがい、本発明
の第２の実施例について説明する。ここでも説明の都合
上シリコン基板を用い、Ｎチャンネルトランジスタを用
いた例につき説明する。
【００１９】２０１はＰ型シリコン基板であり、例えば
２０Ω・ｃｍの比抵抗のウェハを用いる。２０２は素子
分離用の絶縁膜であり、例えば、従来技術であるＬＯＣ
ＯＳ法により二酸化シリコン（SiO2）膜を６０００Å形
成する。２０３はトランジスタのソースとなるＮ型拡散
層であり、例えばリンを８０ｋｅＶ５×１０15ｃｍー2イ
オン注入することによって形成する。２０４はドレイン
となるＮ型拡散層であり、２０３と同時に形成する。２
０５はゲート電極であり、例えばリンでドープされたポ
リシリコンを用いる。２０６は第１層間絶縁膜であり、
例えばＣＶＤ法によりリンガラスを４０００Å形成す
る。
２０Ω・ｃｍの比抵抗のウェハを用いる。２０２は素子
分離用の絶縁膜であり、例えば、従来技術であるＬＯＣ
ＯＳ法により二酸化シリコン（SiO2）膜を６０００Å形
成する。２０３はトランジスタのソースとなるＮ型拡散
層であり、例えばリンを８０ｋｅＶ５×１０15ｃｍー2イ
オン注入することによって形成する。２０４はドレイン
となるＮ型拡散層であり、２０３と同時に形成する。２
０５はゲート電極であり、例えばリンでドープされたポ
リシリコンを用いる。２０６は第１層間絶縁膜であり、
例えばＣＶＤ法によりリンガラスを４０００Å形成す
る。
【００２０】２０７は本発明の趣旨によるキャパシタの
誘電体であり、例えば高誘電率のチタン酸ストロンチウ
ム（SrTiO3）を幅０．５μｍ、高さ２μｍに形成する。
２０８及び２０９は本発明の趣旨によるキャパシタの電
極であり、例えば白金を２０００Åスパッタした後、従
来のフォト・リソグラフィ技術によって２０８と２０９
を所望のパターンに形成する。
誘電体であり、例えば高誘電率のチタン酸ストロンチウ
ム（SrTiO3）を幅０．５μｍ、高さ２μｍに形成する。
２０８及び２０９は本発明の趣旨によるキャパシタの電
極であり、例えば白金を２０００Åスパッタした後、従
来のフォト・リソグラフィ技術によって２０８と２０９
を所望のパターンに形成する。
【００２１】２１０は第２の層間絶縁膜であり、例え
ば、ＣＶＤ法によって、二酸化シリコンを２０００Å形
成する。２１１は配線電極であり、例えばアルミニウム
を５０００Åスパッタする。
ば、ＣＶＤ法によって、二酸化シリコンを２０００Å形
成する。２１１は配線電極であり、例えばアルミニウム
を５０００Åスパッタする。
【００２２】以上をもって、本発明の第２の実施例とす
る。
る。
【００２３】このように、キャパシタの誘電体２０７を
半導体基板２０１に垂直に形成し、その両側に二つの電
極を形成すれば、図５の従来の技術で示したような、半
導体基板に平行に配置した場合と比較して、同一の電極
面積、同一の電極間隔を取った場合、キャパシタの占有
面積を小さくすることができる。本実施例では、誘電体
２０７の高さを２μｍとしたが、更に高くすることによ
って、キャパシタの占有面積を大きくすることなく、キ
ャパシタの容量を大きくすることができる。また、キャ
パシタの電極２０８と２０９を同時に形成するので、電
極と誘電体２０７との界面状態は対称的であり、電極に
かける電圧の方向による、分極、誘電率、誘電正接等の
キャパシタ特性に差異はなかった。
半導体基板２０１に垂直に形成し、その両側に二つの電
極を形成すれば、図５の従来の技術で示したような、半
導体基板に平行に配置した場合と比較して、同一の電極
面積、同一の電極間隔を取った場合、キャパシタの占有
面積を小さくすることができる。本実施例では、誘電体
２０７の高さを２μｍとしたが、更に高くすることによ
って、キャパシタの占有面積を大きくすることなく、キ
ャパシタの容量を大きくすることができる。また、キャ
パシタの電極２０８と２０９を同時に形成するので、電
極と誘電体２０７との界面状態は対称的であり、電極に
かける電圧の方向による、分極、誘電率、誘電正接等の
キャパシタ特性に差異はなかった。
【００２４】図３（ａ）〜（ｄ）は本発明による半導体
装置の製造方法の実施例（以下、第３の実施例とす
る。）を示す主要工程断面図である。図３にしたがい、
本発明の第３の実施例について説明する。ここでも説明
の都合上シリコン基板を用い、Ｎチャンネルトランジス
タを用いた例につき説明する。
装置の製造方法の実施例（以下、第３の実施例とす
る。）を示す主要工程断面図である。図３にしたがい、
本発明の第３の実施例について説明する。ここでも説明
の都合上シリコン基板を用い、Ｎチャンネルトランジス
タを用いた例につき説明する。
【００２５】（図３（ａ））３０１はＰ型シリコン基板
であり、例えば２０Ω・ｃｍの比抵抗のウェハを用い
る。３０２は素子分離用の絶縁膜であり、例えば、従来
技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０
００Å形成する。３０３はトランジスタのソースとなる
Ｎ型拡散層であり、例えばリンを８０ｋｅＶ、５×１０
15ｃｍー2イオン注入することによって形成する。３０４
はドレインとなるＮ型拡散層であり、３０３と同時に形
成する。３０５はゲート電極であり、例えばリンでドー
プされたポリシリコンを用いる。３０６は第１層間絶縁
膜であり、例えばＣＶＤ法によりリンガラスを４０００
Å形成する。
であり、例えば２０Ω・ｃｍの比抵抗のウェハを用い
る。３０２は素子分離用の絶縁膜であり、例えば、従来
技術であるＬＯＣＯＳ法により二酸化シリコン膜を６０
００Å形成する。３０３はトランジスタのソースとなる
Ｎ型拡散層であり、例えばリンを８０ｋｅＶ、５×１０
15ｃｍー2イオン注入することによって形成する。３０４
はドレインとなるＮ型拡散層であり、３０３と同時に形
成する。３０５はゲート電極であり、例えばリンでドー
プされたポリシリコンを用いる。３０６は第１層間絶縁
膜であり、例えばＣＶＤ法によりリンガラスを４０００
Å形成する。
【００２６】（図３（ｂ））次に、キャパシタの電極と
して、例えば白金をスパッタ法により３μｍ形成し、フ
ォトリソグラフィ技術によって、所望のパターンに形成
する。
して、例えば白金をスパッタ法により３μｍ形成し、フ
ォトリソグラフィ技術によって、所望のパターンに形成
する。
【００２７】この時、電極３０７と３０８との間の距離
がキャパシタの電極間隔となるので、キャパシタ容量を
大きくするにはなるべく小さくすることが望ましい。本
実施例においては、電極３０７と３０８との間隔を１μ
ｍとした。また、電極３０７および３０８の膜厚がキャ
パシタの容量に寄与する面の一辺となるので、なるべく
厚くすることが望ましい。
がキャパシタの電極間隔となるので、キャパシタ容量を
大きくするにはなるべく小さくすることが望ましい。本
実施例においては、電極３０７と３０８との間隔を１μ
ｍとした。また、電極３０７および３０８の膜厚がキャ
パシタの容量に寄与する面の一辺となるので、なるべく
厚くすることが望ましい。
【００２８】（図３（ｃ））次に、誘電体３０９とし
て、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）
をゾル−ゲル法により形成する。この時、電極３０７と
３０８との狭い隙間に誘電体３０９を充填する必要があ
るので、誘電体３０９の形成方法としては、ゾル−ゲル
法やＣＶＤ法等によることが望ましい。その後、誘電体
３０９を６００℃で焼結し、フォトリソグラフィ技術を
用いて、所望のパターンに形成する。フォトリソグラフ
ィを用いずに、全面エッチバックによって電極３０７及
び３０８との隙間にのみ、誘電体３０９を残すことも可
能である。
て、例えばチタン酸ジルコン酸鉛（Pb(Ti0.6Zr0.4)O3）
をゾル−ゲル法により形成する。この時、電極３０７と
３０８との狭い隙間に誘電体３０９を充填する必要があ
るので、誘電体３０９の形成方法としては、ゾル−ゲル
法やＣＶＤ法等によることが望ましい。その後、誘電体
３０９を６００℃で焼結し、フォトリソグラフィ技術を
用いて、所望のパターンに形成する。フォトリソグラフ
ィを用いずに、全面エッチバックによって電極３０７及
び３０８との隙間にのみ、誘電体３０９を残すことも可
能である。
【００２９】（図３（ｄ））次に、第２の層間絶縁膜３
１０として、例えば二酸化シリコンをＣＶＤ法により２
０００Å形成し、必要な箇所に開孔する。その後、配線
電極３１１として例えばアルミニウムを１μｍ形成し、
所望のパターンに形成する。
１０として、例えば二酸化シリコンをＣＶＤ法により２
０００Å形成し、必要な箇所に開孔する。その後、配線
電極３１１として例えばアルミニウムを１μｍ形成し、
所望のパターンに形成する。
【００３０】以上をもって、本発明の第３の実施例とす
る。
る。
【００３１】このように、電極３０７と３０８を同時に
形成することによって、キャパシタに必要な二つの電極
を、一度のフォトリソグラフィによって形成することが
できるので、製造工程を短縮することができる。また、
電極３０７と３０８を形成した後に誘電体３０９を形成
するので、誘電体３０９の配向性を、電極の配向性によ
って制御することが可能である。
形成することによって、キャパシタに必要な二つの電極
を、一度のフォトリソグラフィによって形成することが
できるので、製造工程を短縮することができる。また、
電極３０７と３０８を形成した後に誘電体３０９を形成
するので、誘電体３０９の配向性を、電極の配向性によ
って制御することが可能である。
【００３２】図４は本発明による半導体装置の実施例
（以下、第４の実施例とする。）を示す主要断面図であ
る。図４にしたがい、本発明の第４の実施例について説
明する。ここでも説明の都合上シリコン基板を用い、Ｎ
チャンネルトランジスタを用いた例につき説明する。
（以下、第４の実施例とする。）を示す主要断面図であ
る。図４にしたがい、本発明の第４の実施例について説
明する。ここでも説明の都合上シリコン基板を用い、Ｎ
チャンネルトランジスタを用いた例につき説明する。
【００３３】４０１はＰ型シリコン基板であり、例えば
２０Ω・ｃｍの比抵抗のウェハを用いる。４０２は素子
分離用の絶縁膜であり、例えば、従来技術であるＬＯＣ
ＯＳ法により二酸化シリコン膜を６０００Å形成する。
４０３はトランジスタのソースとなるＮ型拡散層であ
り、例えばリンを８０ｋｅＶ５×１０15ｃｍー2イオン注
入することによって形成する。４０４はドレインとなる
Ｎ型拡散層であり、４０３と同時に形成する。４０５は
ゲート電極であり、例えばリンでドープされたポリシリ
コンを用いる。４０６は第１層間絶縁膜であり、例えば
ＣＶＤ法によりリンガラスを４０００Å形成する。４０
７は配線電極であり、例えばタングステンを５０００Å
スパッタする。４０８は第２層間絶縁膜であり、例えば
ＣＶＤ法により二酸化シリコンを８０００Å形成する。
この時、スピン・オン・グラス等を併用して十分に平坦
化することが望ましい。４０９はスルーホールの埋め込
みプラグであり、例えばタングステンをＣＶＤ法によっ
て形成する。
２０Ω・ｃｍの比抵抗のウェハを用いる。４０２は素子
分離用の絶縁膜であり、例えば、従来技術であるＬＯＣ
ＯＳ法により二酸化シリコン膜を６０００Å形成する。
４０３はトランジスタのソースとなるＮ型拡散層であ
り、例えばリンを８０ｋｅＶ５×１０15ｃｍー2イオン注
入することによって形成する。４０４はドレインとなる
Ｎ型拡散層であり、４０３と同時に形成する。４０５は
ゲート電極であり、例えばリンでドープされたポリシリ
コンを用いる。４０６は第１層間絶縁膜であり、例えば
ＣＶＤ法によりリンガラスを４０００Å形成する。４０
７は配線電極であり、例えばタングステンを５０００Å
スパッタする。４０８は第２層間絶縁膜であり、例えば
ＣＶＤ法により二酸化シリコンを８０００Å形成する。
この時、スピン・オン・グラス等を併用して十分に平坦
化することが望ましい。４０９はスルーホールの埋め込
みプラグであり、例えばタングステンをＣＶＤ法によっ
て形成する。
【００３４】４１０及び４１１は本発明の趣旨による、
キャパシタの二つの電極であり、例えば白金をスパッタ
法により４μｍ形成した後、４１０及び４１１を同時
に、所望のパターンに形成する。４１２は本発明の趣旨
によるキャパシタの誘電体であり、例えばチタン酸ジル
コン酸鉛（Pb(Ti0.6Zr0.4)O3）をゾル−ゲル法により形
成し、５００℃で焼結する。
キャパシタの二つの電極であり、例えば白金をスパッタ
法により４μｍ形成した後、４１０及び４１１を同時
に、所望のパターンに形成する。４１２は本発明の趣旨
によるキャパシタの誘電体であり、例えばチタン酸ジル
コン酸鉛（Pb(Ti0.6Zr0.4)O3）をゾル−ゲル法により形
成し、５００℃で焼結する。
【００３５】以上をもって本発明の第４の実施例とす
る。
る。
【００３６】このように、誘電体４１２のキャパシタン
スに寄与する部分を半導体基板４０１に垂直に形成した
ことによって、第１の実施例と同様に、キャパシタの占
有面積を小さくすることができる。またさらに、誘電体
４１２をキャパシタ部分だけでなく素子全体を覆うよう
に形成したことによって、パッシベーションとしての効
果が得られるので、パッシベーション形成にともなう工
程を削減することができる。
スに寄与する部分を半導体基板４０１に垂直に形成した
ことによって、第１の実施例と同様に、キャパシタの占
有面積を小さくすることができる。またさらに、誘電体
４１２をキャパシタ部分だけでなく素子全体を覆うよう
に形成したことによって、パッシベーションとしての効
果が得られるので、パッシベーション形成にともなう工
程を削減することができる。
【００３７】
【発明の効果】本発明によれば、キャパシタの誘電体の
キャパシタンスに寄与する面を、半導体基板と垂直とし
たことにより、キャパシタの占有面積を小さくできると
いう効果を有する。
キャパシタンスに寄与する面を、半導体基板と垂直とし
たことにより、キャパシタの占有面積を小さくできると
いう効果を有する。
【００３８】また、本発明によれば、キャパシタの二つ
の電極を、誘電体形成の前に、しかも同時に形成したこ
とにより、キャパシタ形成に関する工程増を抑制でき、
また、誘電体の結晶配向性を電極の配向性によって制御
することができ、さらに、キャパシタの誘電率などの特
性の印加電圧の方向による差異、すなわち非対称性を無
くすことができるという効果を有する。
の電極を、誘電体形成の前に、しかも同時に形成したこ
とにより、キャパシタ形成に関する工程増を抑制でき、
また、誘電体の結晶配向性を電極の配向性によって制御
することができ、さらに、キャパシタの誘電率などの特
性の印加電圧の方向による差異、すなわち非対称性を無
くすことができるという効果を有する。
【００３９】また、本発明によれば、キャパシタの誘電
体の一部をパッシベーションとしたことにより、工程数
の削減を図ることができるという効果を有する。
体の一部をパッシベーションとしたことにより、工程数
の削減を図ることができるという効果を有する。
【図１】 本発明の第１の実施例の半導体装置の、主要
工程断面図、及び平面図。
工程断面図、及び平面図。
【図２】 本発明の第２の実施例の半導体装置の、主要
断面図。
断面図。
【図３】 本発明の第３の実施例の半導体装置の製造方
法の、主要工程断面図。
法の、主要工程断面図。
【図４】 本発明の第４の実施例の半導体装置の、主要
断面図。
断面図。
【図５】 従来の技術による、半導体装置の主要断面
図。
図。
１０１ 半導体基板 １０２ 素子分離膜 １０３ ソース領域 １０４ ドレイン領域 １０５ ゲート電極 １０６ 第１層間絶縁膜 １０７ 配線電極 １０８ 第２層間絶縁膜 １０９ 埋め込みプラグ １１０ 誘電体 １１１ キャパシタ電極となる膜 １１２ キャパシタ電極 １１３ キャパシタ電極 １１４ パッシベーション １１５ 埋め込みプラグ ２０１ 半導体基板 ２０２ 素子分離膜 ２０３ ソース領域 ２０４ ドレイン領域 ２０５ ゲート電極 ２０６ 第１層間絶縁膜 ２０７ 誘電体 ２０８ キャパシタ電極 ２０９ キャパシタ電極 ２１０ 第２層間絶縁膜 ２１１ 配線電極 ３０１ 半導体基板 ３０２ 素子分離膜 ３０３ ソース領域 ３０４ ドレイン領域 ３０５ ゲート電極 ３０６ 第１層間絶縁膜 ３０７ キャパシタ電極 ３０８ キャパシタ電極 ３０９ 誘電体 ３１０ 第２層間絶縁膜 ３１１ 配線電極 ４０１ 半導体基板 ４０２ 素子分離膜 ４０３ ソース領域 ４０４ ドレイン領域 ４０５ ゲート電極 ４０６ 第１層間絶縁膜 ４０７ 配線電極 ４０８ 第２層間絶縁膜 ４０９ 埋め込みプラグ ４１０ キャパシタ電極 ４１１ キャパシタ電極 ４１２ 誘電体 ５０１ 半導体基板 ５０２ 素子分離膜 ５０３ ソース領域 ５０４ ドレイン領域 ５０５ ゲート電極 ５０６ 第１層間絶縁膜 ５０７ 強誘電体膜 ５０８ 下部電極 ５０９ 上部電極 ５１０ 第２層間絶縁膜 ５１１ 配線電極
フロントページの続き (56)参考文献 特開 平２−23657（ＪＰ，Ａ) 特開 平３−293775（ＪＰ，Ａ) 特開 平４−78098（ＪＰ，Ａ) 特開 平５−55513（ＪＰ，Ａ) 特開 平６−163821（ＪＰ，Ａ) 特開 平５−218339（ＪＰ，Ａ) 特開 平５−175454（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/105 H01L 27/108
Claims (2)
- 【請求項１】 誘電体と該誘電体を挟む一対の電極によ
って構成されたキャパシタが、能動素子の形成された半
導体基板上に集積された半導体装置の製造方法におい
て、前記半導体基板上に能動素子を形成する工程と、 前記能動素子上に絶縁膜を形成する工程と、 前記絶縁膜に一対のプラグを形成する工程と、 前記絶縁膜上方に電極膜を形成する工程と、 前記プラグを備えた前記絶縁膜をパターニングして、前
記一対のプラグに対応する前記一対の電極を同時に形成
する工程と、 前記一対の電極を完全に覆うと共に、前記一対の電極の
間に 前記誘電体を形成する工程と、前記誘電体を熱処理する工程と を備えることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 誘電体と該誘電体を挟む一対の電極によ
って構成されたキャパシタが、能動素子の形成された半
導体基板上に集積された半導体装置であって、前記半導体基板上に形成された能動素子と、 前記能動素子上に形成された絶縁膜と、 前記絶縁膜に形成された一対のプラグと、 前記絶縁膜の上方で、前記一対のプラグに対応する位置
に形成された前記一対の電極とを備え、 前記誘電体が、前記キャパシタを構成する前記一対の電
極を完全に覆うと共に、前記一対の電極の間に形成さ
れ、 前記一対の電極の高さが電極同士の間隔よりも大きいこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14951992A JP3250257B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14951992A JP3250257B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体装置及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163061A Division JP2000004006A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343615A JPH05343615A (ja) | 1993-12-24 |
| JP3250257B2 true JP3250257B2 (ja) | 2002-01-28 |
Family
ID=15476916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14951992A Expired - Lifetime JP3250257B2 (ja) | 1992-06-09 | 1992-06-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250257B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625705B2 (en) | 1993-04-23 | 2003-09-23 | Emc Corporation | Remote data mirroring system having a service processor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE19543539C1 (de) * | 1995-11-22 | 1997-04-10 | Siemens Ag | Verfahren zur Herstellung einer Speicherzellenanordnung |
| US5712759A (en) * | 1995-12-22 | 1998-01-27 | International Business Machines Corporation | Sidewall capacitor with L-shaped dielectric |
| US5585998A (en) * | 1995-12-22 | 1996-12-17 | International Business Machines Corporation | Isolated sidewall capacitor with dual dielectric |
| US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
| US5914851A (en) * | 1995-12-22 | 1999-06-22 | International Business Machines Corporation | Isolated sidewall capacitor |
| DE19639899B4 (de) * | 1996-09-27 | 2005-07-07 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicheranordnung |
| DE19640273C1 (de) * | 1996-09-30 | 1998-03-12 | Siemens Ag | Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen |
| JP3149817B2 (ja) * | 1997-05-30 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| DE10131491B4 (de) * | 2001-06-29 | 2006-06-29 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterspeichereinrichtung |
| DE10131492B4 (de) | 2001-06-29 | 2006-09-14 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterspeichervorrichtung |
| DE10152636B4 (de) * | 2001-06-29 | 2008-07-10 | Qimonda Ag | Chain-FeRAM-Speichereinrichtung |
| DE10131627B4 (de) | 2001-06-29 | 2006-08-10 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterspeichereinrichtung |
| DE10131624A1 (de) * | 2001-06-29 | 2003-01-23 | Infineon Technologies Ag | Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung |
| FR2833783B1 (fr) * | 2001-12-13 | 2004-03-12 | St Microelectronics Sa | Composant d'un circuit integre, pae exemple une cellule de memorisation, protege contre les aleas logiques, et procede de realisation associe |
| US6515325B1 (en) | 2002-03-06 | 2003-02-04 | Micron Technology, Inc. | Nanotube semiconductor devices and methods for making the same |
| JP5459894B2 (ja) * | 2005-12-27 | 2014-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-06-09 JP JP14951992A patent/JP3250257B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625705B2 (en) | 1993-04-23 | 2003-09-23 | Emc Corporation | Remote data mirroring system having a service processor |
| US6647474B2 (en) | 1993-04-23 | 2003-11-11 | Emc Corporation | Remote data mirroring system using local and remote write pending indicators |
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| Publication number | Publication date |
|---|---|
| JPH05343615A (ja) | 1993-12-24 |
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