DE10131491B4 - Verfahren zum Herstellen einer Halbleiterspeichereinrichtung - Google Patents

Abstract

Verfahren zum Herstellen einer Halbleiterspeichereinrichtung mit in einem Halbleiterkörper (20) angeordneten Source- und Drainbereichen (SD), in Zwischenbereichen (20b) zwischen den Source- und Drainbereichen (SD) oberhalb eines Gateoxidbereichs (G) vorgesehenen Gates, einer auf der Oberfläche (20a) des Halbleiterkörpers (20) vorgesehenen Passivierungsschicht (21) und mit auf der Passivierungsschicht (21) vorgesehenen Kondensatoreinrichtungen (10-1, ..., 10-4) mit ersten und zweiten Elektrodeneinrichtungen (14, 18), die jeweils über erste und zweite Plugs (P1, P2) durch die Passivierungsschicht (21) hindurch mit den Source- und Drainbereichen (SD) elektrisch verbunden sind, bei welchem:
– auf dem Halbleiterkörper (20) mit den Source- und Drainbereichen (SD) und mit den Gateoxidbereichen (G) und den Gates die Passivierungsschicht (21) aufgebracht wird,
– in der Passivierungsschicht (21) im Gebiet oberhalb der Source- und Drainbereiche (SD) bis zu diesen reichende Löcher (22, 32) eingebracht werden,
– auf der so gebildeten Anordnung ganzflächig und in den Löchern für die zu bildenden Plugs (P1,...

Description

• Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung.
• Bei modernen Halbleiterspeichereinrichtungen, insbesondere bei FeRAM-Speichern, wird ein Halbleitersubstrat mit einer CMOS-Struktur ausgebildet. Des Weiteren wird eine Kondensatoranordnung einer Mehrzahl als Speicherelemente dienender Kondensatoreinrichtungen vorgesehen. Zur Kontaktierung der Kondensatoreinrichtungen der Kondensatoranordnungen mit der CMOS-Struktur werden erste und zweite Kontaktbereiche oder Plugbereiche ausgebildet.
• Zielsetzung der Fortentwicklung moderner Halbleiterspeichertechnologien ist u. a. die Ausbildung einer möglichst weitgehenden und hohen Integrationsdichte. Ferner ist es eine weitere Zielsetzung, Herstellungsverfahren möglichst einfach und betriebswirtschaftlich sinnvoll zu gestalten.
• Problematisch bei bestehenden Herstellungsverfahren ist, dass eine Vielzahl der in modernen Halbleiterspeichereinrichtungen vorgesehenen Komponenten nur im Rahmen getrennter und nacheinander auszuführender Arbeitsschritte erzeugbar und strukturierbar sind. Dies trifft insbesondere für die Mehrzahl unterschiedlicher Kontaktbereiche oder Plugbereiche und deren Kontaktierung mit den Speicherkondensatoren einerseits und mit der zugrundeliegenden CMOS-Struktur andererseits zu.
• Die DE 198 34 649 C1 betrifft ein Verfahren zum Herstellen einer Speicherzelle. Die Speicherzelle besteht jeweils aus wenigstens einem Auswahltransistor und einem Speicherkondensator mit einem Hochepsilon- oder ferroelektrischen Dielektrikum, bei dem der Auswahltransistor in einer ersten Ebene und der Speicherkondensator in einer zweiten Ebene in bzw. über einem Halbleiterkörper angeordnet werden, wobei die erste Ebene mit der zweiten Ebene elektrisch durch einen ersten Plug aus Silizium verbunden ist, an den sich ein zweiter Plug aus Silizium anschließt, der mit einer Speicherknotenelektrode des Speicherkondensators elektrisch verbunden ist. Es wird dort vorgeschlagen, dass vor Auftragung des Dielektrikums und nach Bildung einer Zellplattenelektrode für den Speicherkondensator die in einem Fenster einer polykristallinen Siliziumschicht freiliegende Oberfläche des ersten Plugs mit einer Isolierschicht als Platzhalter abgedeckt wird, dass dann das Dielektrikum und anschließend die Speicherknotenelektrode gebildet werden und dass schließlich die Isolierschicht als Platzhalter durch Silizium ersetzt wird, das dann den zweiten Plug in direkter Verbindung mit dem ersten Plug bildet.
• Die DE 195 43 539 C1 betrifft ein Verfahren zum Herstellen einer Speicherzellenanordnung. Bei dem hier vorgeschlagenen Verfahren wird ein Halbleiterschichtaufbau mit einer Vielzahl einzelner Speicherzellen erzeugt, wobei die Speicherzellen jeweils einen Auswahltransistor und einen Speicherkondensator umfassen. Es werden im Halbleiterschichtaufbau zunächst die Auswahltransistoren, Bitleitungen und Wortleitungen ausgebildet. Es wird eine isolierende Schicht erzeugt, welche die Auswahltransistoren abdeckt. Es wird ganzflächig eine dielektrische Schicht erzeugt. In der dielektrischen Schicht werden erste Öffnungen ausgebildet, deren Tiefe mindestens der Dicke der dielektrischen Schicht entspricht. In den ersten Öffnungen werden erste Elektroden für die Speicherkondensatoren ausgebildet. Es werden zweite Öffnungen in der dielektrischen Schicht ausgebildet, deren Tiefe mindestens der Tiefe der dielektrischen Schicht entspricht. In den zweiten Öffnungen werden zweite Elektroden für den Speicherkondensator ausgebildet. Zwischen den ersten Elektroden und einem Auswahltransistor wird jeweils ein Zellkontakt ausgebildet.
• Die JP 05343615 A betrifft ein Verfahren zum Herstellen einer Halbleitereinrichtung. Zielsetzung ist hier, eine Halbleitereinrichtung mit einer hohen Dichte und einer guten Performance bei geringen Kosten dadurch auszubilden, dass die von der Halbleitereinrichtung durch einen Kondensator eingenommene Fläche reduziert wird, wobei jedoch die Kapazität des Kondensators konstant bleiben soll und wobei darüber hinaus die Kondensatoreigenschaften und Charakteristika sich nicht ändern sollen. Auf einer Oberfläche wird ein Dielektrikum für einen Kondensator ausgebildet. Das Dielektrikum wird dann auf der Oberfläche konform in ein leitfähiges Material eingebettet, welches dann nach Rückätzen ein Paar Elektroden, nämlich die erste Elektrode und die zweite Elektrode des auszubildenden Kondensators bilden. Über einen vorher ausgebildeten Kontaktbereich oder Plug steht mindestens eine Elektrode der ausgebildeten Kondensatoreinrichtung mit einem Auswahltransistor in elektrischem Kontakt, welcher unterhalb der Prozessoberfläche in einem Halbleitermaterialbereich strukturiert ist.
• Die Druckschrift US 5,869,860 A betrifft eine ferroelektrische Speichereinrichtung sowie ein entsprechendes Herstellungsver fahren für eine ferroelektrische Speichereinirhctung. Dort wird ein Halbleitersubstrat mit einer Oberfläche vorgesehen, auf welcher eine Mehrzahl Speicherzellen ausgebildet wird. Jede Speicherzelle weist einen Auswahltransistor mit einem Gateanschluss, einem ersten Elektrodenanschluss und einem zweiten Elektrodenanschluss auf, wobei der zweite Elektrodenanschluss mit einer Metallisierungsschicht einer vorgegebenen Dicke kontaktiert ist. Jede Speicherzelle weist einen Speicherkondensator auf, der mit einem triggerbaren Auswahltransistor verbunden ist, wobei der Speicherkondensator ein ferroelektrisches Dielektrikum, eine erste Kondensatorelektrode und eine zweite Kondensatorelektrode aufweist und in einer Grabenstruktur im Inneren der Kontaktmetallisierungsschicht ausgebildet ist, wobei die Grabenstruktur sich in der Ebene des Halbleitersubstrats senkrecht erstreckt und wobei dort das ferroelektrische Dielektrikum auf der Ebene des Halbleitersubstrats senkrecht hervorsteht. Ferner sind eine Wortleitung und eine Bitleitung vorgesehen, wobei erstere mit dem Gateanschluss und letztere mit dem ersten Elektrodenanschluss des jeweiligen Auswahltransistors verbunden sind. Sämtliche ersten Kondensatorelektroden sind hier mit einer gemeinsamen leitfähigen Schicht verbunden.
• Die DE 109 29 723 A1 betrifft ein Verfahren zur Herstellung einer Elektrode. Bei diesem Verfahren geht es darum, häufig nur schwer ätzbare Elektrodenmaterialien nicht direkt zu strukturieren. Vielmehr wird die gewünschte Struktur zunächst in einer leicht ätzbaren und damit leicht zu strukturierenden Isolationsschicht erzeugt. Dann wird diese Struktur mit dem Elektrodenmaterial aufgefüllt. Eine direkte Ätzung des Elektrodenmaterials kann somit vermieden werden.
• Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung anzugeben, welches möglichst einfach ausführbar ist und bei welchem verschiedene Prozessschritte bei gleichzeitiger Sicherstellung der Funktionszuverlässigkeit der Komponenten gemeinsam ausführbar sind.
• Gelöst wird die Aufgabe bei einem Verfahren zum Herstellen einer Halbleiterspeichereinrichtung erfindungsgemäß durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung sind Gegenstand der abhängigen Unteransprüche.
• Beim erfindungsgemäßen Verfahren zum Herstellen einer Halbleiterspeichereinrichtung ist es vorgesehen, dass die ersten und zweiten Kontaktbereiche oder Plugbereiche im ersten Passivierungsbereich mit jeweils über dem Oberflächenbereich des Passivierungsbereichs erhabenem Bereich ausgebildet werden.
• Es ist somit eine Grundidee der vorliegenden Erfindung, bei einem Herstellungsverfahren für Halbleiterspeichereinrichtungen die unterschiedlichen vorzusehenden Plugbereiche oder Kontaktbereiche zur Kontaktierung von Speicherkondensatoren mit der zugrundeliegenden CMOS-Struktur mit erhabenen Strukturen auszubilden, welche sich über den Oberflächenbereich eines Passivierungsbereichs auf dem Halbleitersubstrat hinaus erstrecken. Auf diese Weise können eine Vielzahl von notwendigen Kontaktierungen mit den Kontaktbereichen oder Plugbereichen einfacher ausgebildet werden, weil zum Beispiel in die Tiefe des Passivierungsbereichs einzuarbeitende Kontakte zu den Plugbereichen und deren Prozessieren einfacher zu bewerkstelligen sind, zumal sich die Plugbereiche quasi in Richtung auf die vorzusehenden Speicherkondensatoren hin erstrecken.
• Gemäß einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung ist es vorgesehen, dass die vorzusehenden ersten und zweiten Kontaktbereiche oder Plugbereiche in einem gemeinsamen Prozessschritt oder in einer gemeinsamen kaskadierten Prozessfolge ausgebildet werden. Dadurch wird in gegenüber dem Stand der Technik vorteilhafter Art und Weise erreicht, dass die gesamte Prozessabfolge produktionstechnisch vereinfacht und zeitlich abgekürzt durchgeführt wird.
• Eine Grundidee der erfindungsgemäßen Ausführungsform ist somit das Zusammenfassen des Ausbildens der unterschiedlichen vorzusehenden Plugbereiche oder Kontaktbereiche zur Kontaktierung der Speicherkondensatoren mit dem Rest der Halbleiterspeichereinrichtung und insbesondere mit der zugrundeliegenden CMOS-Struktur in einem einzigen Schritt oder in einem gemeinsamen kaskadierten Prozessabschnitt, so dass diese somit simultan ausgebildet werden.
• Dabei ist es vorgesehen, dass die Kontaktbereiche oder Plugbereiche nach dem Ausbilden des Passivierungsbereichs ausgebildet und strukturiert werden. Dadurch wird sichergestellt, dass die einmal erzeugte und ggf. empfindliche zugrundeliegende Halbleiterschaltung für die Halbleiterspeichereinrichtung, nämlich die CMOS-Struktur, ohne weitergehende Beeinflussung in geschützter Art und Weise weiterverarbeitet werden kann.
• Es wird ferner bevorzugt, daß die erhabenen Bereiche der ersten und zweiten Kontaktbereiche oder Plugbereiche durch selektives Maskieren und Rückätzen des mit den ersten und zweiten Kontaktbereichen oder Plugbereichen versehenen ersten Passivierungsbereichs und/oder der ersten und zweiten Kontaktbereiche oder Plugbereiche ausgebildet werden.
• Gemäß dieser Ausführungsform wird also zunächst in den bestehenden Passivierungsbereich entweder die Gesamtheit der Kontaktbereiche oder Plugbereiche durch Ausbilden von Ausnehmungen und anschließendes Auffüllen eingebracht. Auf jeden Fall aber wird die Gesamtanordnung aus Passivierungsbereich und darin ausgebildeter Kontaktbereiche oder Plugbereiche durch einen entsprechenden Rückätzvorgang in Verbindung mit einem Lithografieschritt strukturiert, wobei entsprechend der zugrundegelegten und gewünschten Struktur entsprechende Masken auf freien Oberflächen ausgebildet werden, so dass der entsprechende Materialabtrag nur an den nicht geschützten Oberflächenbereichen erfolgt. Es können somit zum Beispiel auch Plugbereiche ungeschützt bleiben, so dass eine entsprechend gewünschte Kombination von Plugbereichen mit erhabenen Bereichen und von Plugbereichen ohne erhabene Bereiche ausgebildet werden kann.
• Es ist erfindungsgemäß vorgesehen, dass zunächst das sich horizontal erstreckende Halbleitersubstrat oder der Oberflächenbereich davon durch einen ersten Passivierungsbereich aus einem elektrisch isolierenden Material – vorzugsweise aus einem Siliziumdioxid -abgedeckt und eingebettet wird, in zweidimensionaler, und ganzflächiger Art und Weise mit planarem Oberflächenbereich.
• Zur Ausbildung der ersten und zweiten Kontaktbereiche oder Plugbereiche ist es gemäß dem erfindungsgemäßen Verfahren vorgesehen, dass in definierten ersten und zweiten Bereichen oder an definierten ersten und zweiten Stellen in dem ersten Passivierungsbereich erste und zweite Ausnehmungen ausgebildet werden. Dies geschieht insbesondere durch einen selektiven und gemeinsamen Ätzprozess in Verbindung mit einem Lithographieschnitt.
• Die ersten und zweiten Plugbereiche werden in der Regel in Bezug auf die zugrundeliegende Halbleiterschaltung und insbesondere in Bezug auf die zugrundeliegende CMOS-Struktur der Halbleiterschaltungsanordnung oder Halbleiterspeichereinrichtung positioniert und orientiert.
• Entsprechend ist es vorgesehen, dass als definierte erste und zweite Bereiche oder als definierte erste und zweite Stellen Bereiche oberhalb von Source-/Drainbereichen im Oberflächenbereich des Halbleitersubstrats vorgesehener Auswahltransistoreinrichtungen der CMOS-Struktur gewählt werden.
• Dazu werden erste und zweite Ausnehmungen vertikal auf das Niveau der Oberflächenbereiche der Source-/Drainbereiche der Auswahltransistoreinrichtungen ausgebildet.
• Nachfolgend wird dann ein erster Materialbereich eines elektrisch leitenden Materials abgeschieden oder ausgebildet. Dies geschieht insbesondere in zweidimensionaler, konformer, groß- oder ganzflächiger Art und Weise. Dabei werden insbesondere die ersten und zweiten Ausnehmungen jeweils bis zum Niveau des Oberflächenbereichs der Source-/Drainbereiche aufgefüllt. A1ternativ oder zusätzlich kann auch ein sehr großzügiges Abscheiden mit einer relativ hohen Schichtdicke erfolgen, ggf. gefolgt von einem Polierschritt.
• Obwohl die ersten und zweiten Plugbereiche im Hinblick auf ihre Funktionalität – nämlich die Kontaktierung erster Elektrodeneinrichtungen der Kondensatoreinrichtungen mit der CMOS-Struktur einerseits und die Kontaktierung zweiter Elektrodeneinrichtungen der Kondensatoreinrichtungen mit der CMOS-Struktur andererseits – unterschiedlich sind, ist es von besonderem Vorteil, wenn gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens die ersten und zweiten Kontaktbereiche oder Plugbereiche gleichartig ausgebildet werden. Dies bezieht sich auf die verwendeten Materialien sowie die geometrischen Abmessungen und Orientierungen und vereinfacht die Prozessfolge.
• Zur Ausbildung der jeweiligen Kondensatoreinrichtungen werden jeweils eine erste, untere oder Bottomelektrodeneinrichtung, eine zweite, obere oder Topelektrodeneinrichtung sowie ein zwischen den Elektroden ausgebildetes Dielektrikum vorgesehen.
• Eine besondere platzsparende Konzeption ergibt sich bei dem erfindungsgemäßen Verfahren, indem eine Kondensatoranordnung in verbundener oder Chainstruktur ausgebildet wird. Dabei ist es vorgesehen, dass zumindest ein Teil der Kondensatoreinrichtungen mit ihrer jeweiligen ersten, unteren oder Bottomelektrodeneinrichtung über ein erstes Kontaktelement, ggf. als Teil der jeweiligen Plugeinrichtung, mit der ersten, unteren oder Bottomelektrodeneinrichtung einer anderen ersten und direkt räumlich benachbarten Kondensatoreinrichtung und mit ihrer zweiten, oberen oder Topelektrodeneinrichtung über ein zweites Kontaktelement, ggf. als Teil der anderen Plugeinrichtung, mit der zweiten, oberen oder Topelektrodeneinrichtung einer anderen zweiten direkt räumlich benachbarten Kondensatoreinrichtung der Kondensatoranordnung kontaktiert werden.
• Ferner ergibt sich weiter ein besonders platzsparendes Konzept, da zumindest ein Teil der Kondensatoreinrichtungen der Kondensatoranordnung in Form einer Stapel- oder Stackstruktur aufgebaut werden.
• Alternativ oder zusätzlich ergibt sich eine besonders vorteilhafte Anwendung des erfindungsgemäßen Verfahrens und seiner Ausführungsformen, wenn die Kondensatoreinrichtung in Bezug auf das sich horizontal erstreckende Halbleitersubstrat jeweils sich vertikal erstreckend ausgebildet und strukturiert wird, wobei dadurch jeweils eine dreidimensionale und eine sich in Bezug auf das sich horizontal erstreckende Halbleitersubstrat in die dritte Dimension erstreckende Anordnung oder Struktur für die jeweilige Kondensatoreinrichtung ausgebildet und strukturiert wird.
• Das bedeutet also, daß gemäß einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterspeichereinrichtung diese mit einer vertikalen Kondensatoranordnung ausgebildet wird, wobei die erste und die zweite Elektrodeneinrichtung sowie das vorgesehene Dielektrikum bei der jeweiligen Kondensatoreinrichtung jeweils in Bezug auf das sich horizontal erstreckende Halbleitersubstrat vertikal erstreckend ausgebildet und strukturiert werden. Dabei erfolgt das Prozessieren derart, dass die Abfolge von erster Elektrodeneinrichtung, Dielektrikum und zweiter Elektrodeneinrichtung der jeweiligen Kondensatoreinrichtung der jeweiligen Kondensatoreinrichtung in Bezug auf das sich horizontal erstreckende, Halbleitersubstrat horizontal erstreckend ausgebildet wird. Dies erfolgt in nebeneinander angeordneter Form im Oberflächenbereich des Halbleitersubstrats oder eines Passivierungsbereichs davon.
• Gerade bei vertikal ausgebildeten Strukturen bieten die erhabenen Bereiche der Kontaktbereiche oder Plugbereiche besondere Vorteile, sowohl im Betrieb als auch beim Prozessieren der Halbleiterspeichereinrichtung.
• Dabei ist es vorgesehen, dass zumindest mit den zweiten, oberen oder Topelektroden zu kontaktierende Kontaktbereiche oder Plugbereiche, insbesondere also die zweiten Kontaktbereiche oder Plugbereiche, mit jeweils einem erhabenen Bereich ausgebildet werden. Dabei kann es insbesondere vorgesehen sein, dass die jeweiligen mit den ersten, unteren oder Bottomelektrodeneinrichtungen zu kontaktierenden Kontaktbereiche oder Plugbereiche, insbesondere also die ersten Kontaktbereiche oder Plugbereiche, mit dem Passivierungsbereich planar und bündig – also ohne erhabenen Bereich – ausgebildet werden.
• Es ist jedoch auch denkbar und unter bestimmten Situationen sinnvoll – gegebenenfalls zusätzlich – die mit den ersten, unteren oder Bottomelektrodeneinrichtungen zu kontaktierenden Kontaktbereiche oder Plugbereiche mit erhabenen Bereichen auszubilden.
• Dabei können die jeweiligen erhabenen Bereiche für unterschiedliche Kontaktbereiche oder Plugbereiche gleichartig oder auch unterschiedlich ausgebildet sein.
• Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass zumindest ein Teil der mit einem erhabenen Bereich ausgebildeten ersten und zweiten Kontaktbereich oder Plugbereiche und insbesondere mit ersten, unteren oder Bottomelektrodeneinrichtungen zu kontaktierende erste Kontaktbereiche oder Plugbereiche mit einem elektrisch leitfähigen Barrierebereich ausgebildet werden. Dieser dient im Betrieb und beim Prozessieren dazu, die Diffusion von Umgebungsbestandteilen zum jeweiligen Kontaktbereich oder Plugbereich hin zu reduzieren, so dass unter Umständen denkbare chemische Umsetzungsprozesse, insbesondere Korrosion, verhindert oder vermieden werden können. Diese Vorgehensweise hilft, Kontaktierungsprobleme im Übergang von den Elektrodeneinrichtungen zur zugrundeliegenden CMOS-Struktur vermeiden. Gegebenenfalls ist bei beiden Plugbereichen eine Barriere erforderlich.
• Die zuvor dargestellten und weitere Aspekte und Vorteile der vorliegenden Erfindung ergeben sich weiter aufgrund der nachfolgenden Bemerkungen:
  Beim Aufbau von Halbleiterspeichereinrichtungen mit Speicherkondensatoren in verketteter oder Chain-Anordnung ergeben sich Schwierigkeiten hinsichtlich der Anschlüsse von Topelektroden und Bottomelektroden mit entsprechenden Plugbereichen, die in einem Oberflächenbereich eines einem Oberflächenbereich eines Halbleitersubstrats, insbesondere in einem Passivierungsbereich davon, ausgebildet werden. Diese-Schwierigkeiten beziehen sich insbesondere auf die Notwendigkeit, die Herstellungsverfahren mit möglichst wenigen Prozessschritten zu realisieren.
• Grundlegender Aspekt der vorliegenden Erfindung ist, Maßnahmen anzugeben, die einen vereinfachten Herstellungsprozess ermöglichen. Dies wird insbesondere dadurch realisiert, dass auf eine explizite oder zusätzliche Kontaktierung der Plugs oder auf eine zweite Plugabscheidung oder -ausbildung verzichtet werden kann.
• FeRAMs wurden bisher nur im sog. Offset-Prinzip ausgebildet, bei welchem Topelektroden- und Bottomelektrodenanschlüsse über ein Metall eines ersten Typs oder über Metallebenen, welche oberhalb der Kondensatoreinrichtung liegen, realisiert werden. Dabei werden sowohl Durchkontaktierungen oder Vias zwischen Top- und Bottomelektrode und diesem Metall als auch Kontaktlöcher zwischen Source-/Drainbereichen in der CMOS-Struktur vorgesehener Auswahltransistoreinrichtungen und dem Metall benötigt. FeRAM-Strukturen nach dem Stack-Prinzip oder Stapelprinzip sind dagegen bisher nicht kommerziell verfügbar.
• Das erfindungsgemäße Verfahren weist insbesondere u. a. folgende Schritte auf:
  Nachdem die Transistoren – die CMOS-Struktur und dergleichen – hergestellt wurden, wird ein Zwischenoxid als Passivierungsbereich abgeschieden und mittels CMP (chemisch mechanisches Polieren) planarisiert. Anschließend werden sowohl die Plugs, welche zu dem Bottomelektrodeneinrichtungen führen, als auch diejenigen Plugs, welche zu den Topelektrodeneinrichtungen führen sollen, in das Zwischenoxid eingebracht. Dies geschieht durch das Ätzen entsprechender Kontaktlöcher und durch nachfolgendes Füllen, z. B. mit Polysilizium, Wolfram oder dergleichen, wobei die Oberfläche in Bezug auf das Zwischenoxid zwar ggf. planarisiert wird, aber mit Stopp auf einem von der Passivierungsschicht vertikal beabstandeten Niveau.
• Ein entscheidender Schritt liegt nun beispielsweise darin, dass wahlweise alle oder auch nur einige Plugbereiche oder Plugs mit entsprechenden Masken, zum Beispiel Lackmasken oder dergleichen, abgedeckt werden, um die Struktur anschließend insgesamt in einem Recessprozess im Wesentlichen anisotrop zurückzuätzen. Es entstehen dabei an den Stellen, die mit dem Maskenbereich oder dem Lack abgedeckt waren, entsprechende erhabene Plugs, weil an diesen Stellen weitgehend kein Materialabtrag stattfindet.
• Dieses Verfahren ermöglicht zahlreiche Anwendungen und Prozessvereinfachungen im Bereich der FeRAMs, insbesondere vom Chaintyp und/oder beim Stacktyp.
• Bei einer ersten Anwendungsmöglichkeit werden nach der Herstellung der erhabenen Plugs entsprechende Verbindungen aufgebaut, um eine Halbleiterspeichereinrichtung mit Speicherkondensatoren vom verbundenen oder Chaintyp auszubilden. Dabei können alle Bereiche oder nur relativ kurze Bottomelektrodenplugs mit einer Sauerstoffbarriere vor Oxidation, zum Beispiel während des Temperns des Ferroelektrikums (Ferro Anneal), geschützt werden. Ferner ist es möglich, die elektri sche Kontaktierung des Topelektrodenanschlusses dann zum Beispiel erst nach dem Ausheilen des Ferroelektrikums, das heißt also nach dem Temperprozess, auszubilden, so dass hier keine Sauerstoffbarriere erforderlich ist, weil der Anschluss an den Plugbereich unmittelbar vor der Kontaktierung gereinigt und von nichtleitenden Oxiden, die beim Tempern entstehen können, befreit werden.
• Bei einer zweiten Anwendungsmöglichkeit handelt es sich um das Ausbilden einer sogenannten dreidimensionalen oder 3D-Struktur bei FeRAMs oder bei Chain-FeRAMs. Auch hier ist das erfindungsgemäß beschriebene Verfahren sehr nützlich. Auch bei dieser Anwendung kann jeder Plug oder jeder zweite Plug mit einer entsprechenden Sauerstoffbarriere überzogen und dann nachfolgend als Bottomelektrodenplugbereich verwendet werden.
• Nach dem Ausbilden der Sauerstoffbarrieren werden Materialbereiche für die Bottomelektrode und für das Ferroelektrikum abgeschieden und strukturiert. Dabei kann es zwar grundsätzlich zu Kurzschlussbereichen zwischen den Topelektrodenplugs und den Bottomelektrodenplugs, welche in Nachbarschaft zueinander stehen, kommen, nämlich über die Bottomelektrode und über die Sauerstoffbarriere, oder die entsprechende Materialschicht dafür. Beim Tempern des Ferroelektrikums aber werden die Topelektrodenplugs, welche nicht durch eine Sauerstoffbarriere geschützt sind, in einem einige Nanometer dicken Bereich an der Oberfläche anoxidiert. Dadurch wird der möglicherweise entstandene und bestehende Kurzschluss durch die sich ausbildende Oxidisolation unterbrochen. Das heißt, bei diesem Herstellungsverfahren wird die bisher unerwünschte Oxidation dazu verwendet, einen Kurzschluss zu verhindern.
• Der erhabene Bottomelektrodenplugbereich hat an dieser Stelle mehrere Vorteile: Er erzeugt zum einen eine größere Kondensatorfläche, und zwar ohne dass die erforderliche Siliziumoberfläche oder Oberfläche des Halbleitersubstrats auf dem zugrundeliegenden Wafer erweitert werden muss. Dies geschieht dadurch, dass der erhabene Bereich des Plugbereichs sich in die dritte Dimension erstreckt, und dadurch Seiten- oder Randbereiche oder -flächen als zusätzliche Grundlage für ebenfalls sich in die dritte Dimension erstreckende Seiten- oder Randflächen für Elektrodenbereiche bietet.
• Damit bei weiterer Miniaturisierung die Kapazität des Kondensators erhalten wird, kann der erhabene Plug erhöht und damit die Kondensatorfläche in die dritte Dimension erweitert werden.
• Zum anderen wird die Fläche zwischen dem Plugbereich der Bottomelektroden und der Sauerstoffbarriere sehr groß, wenn der Bottomelektrodenplug stark in die dritte Dimension, also in die Höhe ausgebildet wird. Das hat den Vorteil, dass bei der Oxidation der Kontaktflächen zwischen Bottomelektrodenplug und Sauerstoffbarriere von der Seite her während des Temperns des Ferroelektrikums der Kontakt nicht sofort insgesamt unterbrochen wird, sondern zunächst nur ein Teil der Kontaktfläche zwischen der Sauerstoffbarriere und dem Plugbereich für die Bottomelektrode einer Oxidation ausgesetzt wird. Je nach Intensität dieser Oxidation kann die Höhe des Bottomelektrodenplugs so gewählt werden, dass nach dem Ausheilungsprozess des Ferroelektrikums noch ausreichend nicht oxidierte und so mit elektrisch durchgängige Kontaktflächen zwischen der Sauerstoffbarriere und dem Plugbereich für die Bottomelektrode vorliegen.
• Abschließend erfolgt dann noch eine Abscheidung und Strukturierung der jeweiligen Topelektrodenbereiche und schließlich ein Einbetten in einem Isolationsbereich und eine Endkontaktierung, ggf. über weitere Metallisierungsebenen.
• Bei einer dritten Anwendungsmöglichkeit ist die Ausbildung sogenannter vertikal strukturierter FeRAMs oder Chain-FeRAMs vorgesehen. Dabei wird das oben beschriebene Verfahren insofern nutzbringend angewandt, indem die Randbereiche oder Kantenbereiche erhaben ausgebildeter Plugbereiche zur Ausbildung sich senkrecht erstreckender Elektroden ausgebildet und angewandt wird. Dabei werden quasi Kondensatoren mit sich vertikal erstreckenden Elektrodenflächen hergestellt.
• Insgesamt gesehen besteht ein Aspekt, bei dem vorliegenden Herstellungsverfahren darin, durch eine geeignete Prozessführung auf eine zweite Plugabscheidung zu verzichten, wobei eine direkte Verbindung zwischen zum Beispiel einer Topelektrodeneinrichtung und dem entsprechenden Plug ausgebildet wird, wobei der Plug für die Topelektrode eben nur bis zu einem Oberflächenbereich eines ersten Zwischenoxids oder Passivierungsbereichs reicht.
• Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
• 1-7 zeigen in schematischer und geschnittener Seitenansicht verschiedene Zwischenstufen, die gemäß einer Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterspeichereinrichtung erhalten werden.
• 8 zeigt in schematischer und geschnittener Seitenansicht ein Anwendungsbeispiel für eine Ausführungsform des erfindungsgemäßen Herstellungsverfahrens.
• Bei in den 1-7 in schematischer und geschnittener Seitenansicht gezeigten Zwischenstufen bei der erfindungsgemäßen Herstellung einer Halbleiterspeichereinrichtung werden gleiche oder gleichwirkende Elemente mit identischen Bezugszeichen bezeichnet, ihre Beschreibung wird im Detail nicht für jede Figur einzeln wiederholt.
• Ausgangspunkt bei der erfindungsgemäßen Herstellung der Halbleiterspeichereinrichtung 1 ist die in 1 in seitlicher Querschnittsansicht gezeigte Anordnung.
• In einem eigentlichen Halbleitersubstrat 20 wird in einem Vorprozess eine CMOS-Struktur ausgebildet, welche der Verschaltung der Halbleiterspeichereinrichtung dient. In einem Oberflächenbereich 20a des Halbleitersubstrats 20 sind zur Auswahl der auszubildenden Speicherzellen, d. h. zur Ansteuerung der entsprechend auszubildenden Speicherkondensatoren 10-1, ..., 10-4, Auswahltransistoreinrichtungen T1 bis T4 vorgesehen. Diese werden gebildet von im Oberflächenbereich 20a des Halbleitersubstrats 20 angeordneten Source-/Drainbereichen SD mit entsprechenden Oberflächenbereichen SDa. Dabei sind benachbar te Source-/Drainbereiche SD voneinander beabstandet angeordnet und durch einen Zwischenbereich 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 voneinander getrennt.
• Oberhalb der Zwischenbereiche 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 verlaufen über Gateoxidbereiche G elektrisch isolierte, im Wesentlichen elektrisch leitfähige Wortleitungen WL. Über die Wortleitungen WL werden die dadurch als Gate fungierenden Gateoxidbereiche G der einzelnen Auswahltransistoreinrichtungen T1 bis T4 angesteuert. Die elektrische Kontaktierung der Wortleitungen ist nicht explizit dargestellt.
• Im Rahmen eines im Wesentlichen anisotropen Ätzprozesses in Verbindung mit einem Lithographieschritt wird eine Mehrzahl erster und zweiter Ausnehmungen im ersten Passivierungsbereich 21 ausgebildet, und zwar an definierten ersten Stellen K1 sowie an definierten zweiten Stellen K2. Diese definierten Stellen K1 und K2 befinden sich im Bereich oberhalb der Source-/Drainbereiche SD der Auswahltransistoreinrichtungen T1, ..., T4 der zugrundeliegenden CMOS-Struktur.
• Die ersten und die zweiten Ausnehmungen an den ersten und zweiten Stellen K1 und K2 erstrecken sich in vertikaler Richtung, ausgehend von der Oberfläche 21a des ersten Passivierungsbereichs 21, bis auf das Niveau des Oberflächenbereichs 20a des Halbleitersubstrats und insbesondere bis auf das Niveau des Oberflächenbereichs SDa der Source-/Drainbereiche SD der Auswahltransistoreinrichtungen T1, ..., T4.
• In 2 sind in seitlicher Querschnittsansicht die in dem ersten Passivierungsbereich 21 ausgebildeten ersten und zweiten Ausnehmungen 22 und 32 dargestellt.
• Es wird dann ein Materialbereich 28 für die auszubildenden ersten und zweiten Plugbereiche P1 und P2 im Rahmen eines 2D-Abscheidungsverfahrens ausgebildet. Dabei werden die ersten und zweiten Ausnehmungen 22 und 32 im ersten Passivierungsbereich 21 vollständig gefüllt. Bedeckt mit dem Materialbereich 28 für die ersten und zweiten Plugbereiche P1 und P2 ist auch der Oberflächenbereich 21a des ersten Passivierungsbereichs 21, wie das in 3 gezeigt ist.
• Von der in 3 in seitlicher Querschnittsansicht gezeigten Struktur ausgehend, wird erfindungsgemäß wie folgt weiter verfahren, um in vorteilhafter Art und Weise mit besonders wenigen Prozessschritten eine Halbleiterspeichereinrichtung auszubilden:
  In 4 ist in seitlicher Querschnittsansicht ein Zwischenzustand gezeigt, bei welchem auf der planaren Oberfläche 28a der Anordnung der 3 eine Maskenstruktur 100 vorgegeben ist.
• Es werden nun in einem gemeinsamen Rückätzschritt die ersten und zweiten Plugbereiche P1 und P2 mit entsprechend erhabenem Bereich Pe unterhalb der Masken 100 gebildet, wie das in 5 gezeigt ist.
• Im Übergang zum Zustand der 6 werden dann durch einen entsprechenden Reinigungs- oder Ätzschritt die Masken 100 von den Plugoberflächen Pa der erhabenen Bereiche Pe der ersten und zweiten Plugs P1 und P2 entfernt, wie das in 6 gezeigt ist.
• Dann werden im Übergang zum Zustand der 7 hier bei diesem Ausführungsbeispiel die ersten Plugs P1 mit einer Sauerstoffbarriere 12 in konformer Art und Weise bedeckt.
• 8 zeigt in Anlehnung an ein Anwendungsbeispiel in seitlicher Querschnittsansicht das Ergebnis der Anwendung einer Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung, wobei eine Halbleiterspeichereinrichtung 1 oder ein Zwischenzustand davon erzeugt wird, bei welcher die Speicherkondensatoren 10-1 bis 10-4 sich im Wesentlichen vertikal erstrecken und eine verbundene oder Chainstruktur bilden.
• Dabei erstrecken sich die ersten und zweiten Kontaktbereiche oder Plugbereiche P1 und P2 an ersten bzw. zweiten definierten Stellen oder Bereiche K1 und K2 direkt über Source-/Drainbereichen SD der zugrundeliegenden CMOS-Struktur im Oberflächenbereich 20a des eigentlichen Halbleitersubstrats 20.
• Die ersten und zweiten Plugbereiche P1 und P2 kontaktieren dabei die Oberflächenbereiche SDa der Source-/Drainbereiche der Auswahltransistoren T1 bis T4 mit ersten und zweiten Elektrodeneinrichtungen 14 bzw. 18 der Kondensatoranordnung 2 der Mehrzahl von Kondensatoreinrichtungen 10-1 bis 10-4. Paare benachbarter erster Elektrodeneinrichtungen 14 bzw. zweiter Elektrodeneinrichtungen 18 sind jeweils über die erhabenen Bereiche Pe der ersten und zweiten Plugs P1 und P2 elektrisch leitend miteinander und mit dem zugrundeliegenden Source-/Drainbereich SD verbunden. Die erhabenen Bereiche Pe fungieren somit als Verbindungselemente 11-1 und 11-2 der ersten Elektrodeneinrichtungen 14 bzw. der zweiten Elektrodeneinrichtungen 18 der Kondensatoreinrichtungen 10-1 bis 10-4.
• Zwischen den benachbarten ersten und zweiten Elektrodeneinrichtungen 14 bzw. 18 ist jeweils ein Dielektrikumsbereich 16 ausgebildet, der zum Beispiel aus einem Ferroelektrikum oder einem Paraelektrikum bestehen kann.

1

Halbleiterspeichereinrichtung

2

Kondensatoranordnung

10-1

Kondensatoreinrichtung

10-2

Kondensatoreinrichtung

10-3

Kondensatoreinrichtung

10-4

Kondensatoreinrichtung

11-1, 11-2

Kontaktelement/Kontaktbereich

12

Barrierebereich

14

erste Elektrodeneinrichtung

16

Dielektrikum, Kondensatordielektrikum

16a

Oberflächenbereich

18

zweite Elektrodeneinrichtung

20

Halbleitersubstrat

20a

Oberflächenbereich

20b

Zwischenbereich

21

erste Passivierungsschicht, Isolationsschicht,

-bereich

21a

Oberflächenbereich

22

Ausnehmung

28

Materialbereich für die Plugbereiche

28a

Oberflächenbereich

32

Ausnehmung

G

Gateoxidbereich

K1, K2

erste und zweite definierte Stelle, Bereich

P

Kontaktbereich, Plugbereich

Pa

Oberflächenbereich

Pe

erhabener Bereich

SD

Source-/Drainbereich

SDa

Oberflächenbereich

T1-T4

Transistoreinrichtung, Auswahltransistor

WL

Wortleitung

Claims (7)

1. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung mit in einem Halbleiterkörper (20) angeordneten Source- und Drainbereichen (SD), in Zwischenbereichen (20b) zwischen den Source- und Drainbereichen (SD) oberhalb eines Gateoxidbereichs (G) vorgesehenen Gates, einer auf der Oberfläche (20a) des Halbleiterkörpers (20) vorgesehenen Passivierungsschicht (21) und mit auf der Passivierungsschicht (21) vorgesehenen Kondensatoreinrichtungen (10-1, ..., 10-4) mit ersten und zweiten Elektrodeneinrichtungen (14, 18), die jeweils über erste und zweite Plugs (P1, P2) durch die Passivierungsschicht (21) hindurch mit den Source- und Drainbereichen (SD) elektrisch verbunden sind, bei welchem: – auf dem Halbleiterkörper (20) mit den Source- und Drainbereichen (SD) und mit den Gateoxidbereichen (G) und den Gates die Passivierungsschicht (21) aufgebracht wird, – in der Passivierungsschicht (21) im Gebiet oberhalb der Source- und Drainbereiche (SD) bis zu diesen reichende Löcher (22, 32) eingebracht werden, – auf der so gebildeten Anordnung ganzflächig und in den Löchern für die zu bildenden Plugs (P1, P2) ein Materialbereich (28) aufgetragen wird, – der Materialbereich (28) für die auszubildenden Plugs (P1, P2) mit Ausnahme der zu bildenden Plugs, die in und oberhalb der Löcher (22, 32) zu bilden sind, selektiv bis zur Oberfläche (21a) der Passivierungsschicht (21) abgetragen wird, – so dass erhabene Bereiche (Pe) der Plugs (P1, P2) oberhalb der Oberfläche (21a) der Passivierungsschicht (21) verbleiben, und – die Kondensatoreinrichtungen (10-1, ..., 10-4) zwischen den erhabenen Bereichen (Pe) der Plugs (P1, P2) ausgebildet werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die ersten und zweiten Plugs (P1, P2) gemeinsam und in einem gemeinsamen Prozessschritt ausgebildet werden.
3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die erhabenen Bereiche (Pe) der ersten und zweiten Plugs (P1, P2) durch selektives Maskieren und Rückätzen des mit den ersten und zweiten Plugs (P1, P2) versehenen ersten Passivierungsbereichs (21) ausgebildet werden.
4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die ersten und zweiten Plugs (P1, P2) gleichartig ausgebildet werden.
5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teil der Kondensatoreinrichtungen (10-1, ..., 10-4) mit ihrer jeweiligen ersten Elektrodeneinrichtung (14, BE) mit der ersten Elektrodeneinrichtung (14, BE) einer direkt räumlich benachbarten Kondensatoreinrichtung (10-1, ..., 10-4) und mit ihrer zweiten Elektrodeneinrichtung (18, TE) mit der zweiten Elektrodeneinrichtung (18, TE) einer anderen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, ..., 10-4) der Halbleiterspeichereinrichtung kontaktiert ausgebildet werden, um eine Halbleiterspeichereinrichtung mit zumindest teilweiser Chainstruktur zu bilden.
6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass die erste und die zweite Elektrodeneinrichtung (14, 18) sowie das vorgesehene Dielektrikum (16) einer jeweiligen Kondensatoranordnung (10-1, ..., 10-4) jeweils in Bezug auf das Halbleitersubstrat (20) sich vertikal erstreckend ausgebildet werden und – dass dabei die Abfolge von erster Elektrodeneinrichtung (14), Dielektrikum (16) und zweiter Elektrodeneinrichtung (18) der jeweiligen Kondensatoreinrichtung (10-1, ..., 10-4) in Bezug auf das Halbleitersubstrat (20) horizontal erstreckend ausgebildet wird in nebeneinander angeordneter Form im Oberflächenbereich (20a, 21a) des Halbleitersubstrats (20) oder des Passivierungsbereichs (21).
7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teil der mit einem erhabenen Bereich (Pe) ausgebildeten ersten Plugs (P1, P2), die mit ersten Elektrodeneinrichtungen (14, BE) zu kontaktierende erste Plugs (P1) sind, zumindest zum Teil mit einem elektrisch leitfähigen Barrierebereich (12) ausgebildet werden, um die Diffusion von Umgebungsbestandteilen zum jeweiligen Plug (P1) zu reduzieren.