DE10131627B4

DE10131627B4 - Verfahren zum Herstellen einer Halbleiterspeichereinrichtung

Info

Publication number: DE10131627B4
Application number: DE10131627A
Authority: DE
Inventors: Rainer Dr. Bruchhaus; Gerhard Enders; Walter Hartner; Matthias Krönke; Thomas Dr. Mikolajick; Nicolas Dr. Nagel; Michael Dr. Röhner
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2006-08-10
Anticipated expiration: 2021-06-30
Also published as: DE10131627A1; US6858492B2; US20030129796A1

Abstract

Verfahren zum Herstellen einer Halbleiterspeichervorrichtung mit in einem Halbleiterkörper (20) angeordneten Source- und Drainbereichen (SD), in Zwischenbereichen (20b) zwischen den Source- und Drainbereichen (SD) oberhalb eines Gateoxidbereichs (G) vorgesehenen Gates, einer auf der Oberfläche (20a) des Halbleiterkörpers (20) vorgesehenen Passivierungsschicht (21) und mit auf der Passivierungsschicht (21) vorgesehenen Kondensatoren (10-1, ..., 10-4), deren Elektroden (14, 18) über Plugs (P), die durch die Passivierungsschicht (21) hindurch verlaufen, mit den Source- und Drainbereichen (SD) elektrisch verbunden sind,
– bei welchem auf dem Halbleiterkörper (20) mit den Source- und Drainbereichen (SD) und mit den Gateoxidbereichen (G) und den Gates ein Passivierungsbereich (21, 12, 31) aufgebracht wird, welcher mindestens die Passivierungsschicht (21) umfasst,
– bei welchem im Passivierungsbereich (21, 12, 31) an definierten ersten Stellen (K1) oberhalb der Gates und der Gateoxidbereiche (G) erste Ausnehmungen (22) eingebracht werden, die nicht bis zu den Gates reichen, und zwar derart,
– dass erhabene...

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung.
Bei modernen Halbleiterspeichereinrichtungen, insbesondere bei Chain-FeRAM-Speichern oder dergleichen, sind im Bereich eines Halbleitersubstrats oder dergleichen und/oder eines Passivierungsbereichs und/oder eines Oberflächenbereichs davon, eine Mehrzahl von Kondensatoreinrichtungen als Speicherelemente in Form einer Kondensatoranordnung vorgesehen.
Zielsetzung der Fortentwicklung moderner Halbleiterspeichertechnologien ist unter anderem die Ausbildung einer möglichst weitgehenden Integrationsdichte. Herkömmliche Halbleiterspeichereinrichtungen, welche Kondensatoreinrichtungen als Speicherelemente verwenden, sind im Hinblick auf die Integrationsdichte dahingehend limitiert, dass die verwendeten Kondensatoreinrichtungen für ihre Funktionsweise als Speicherkondensatoren oder Speicherelemente eine gewisse Mindestgröße und damit eine minimale laterale Ausdehnung nicht unterschreiten sollten. Es ergibt sich somit selbst bei minimaler Beabstandung herkömmlicher Kondensatoreinrichtungen ein Limit der Flächendichte an Speicherelementen, die nicht unterschritten werden kann. Dabei ist die jeweilige minimale Beabstandung jeweils durch die minimale Strukturgröße der jeweiligen lithografischen Technik gegeben.

Die DE 198 34 649 C1 betrifft ein Verfahren zum Herstellen einer Speicherzelle. Bei dem hier vorgeschlagenen Verfahren wird eine Speicherzelle aus wenigstens einem Auswahltransistor und einem vertikalen Speicherkondensator mit einem ferroelektrischen Dielektrikum ausgebildet, wobei der Auswahltransistor in ei ner ersten Ebene und der Speicherkondensator in einer zweiten Ebene in bzw. über einem Halbleiterkörper angeordnet werden. Die erste Ebene ist elektrisch mit der zweiten Ebene durch einen ersten Plug verbunden, an den sich ein zweiter Plug aus Silizium anschließt, der mit einer Speicherknotenelektrode des Speicherkondensators elektrisch verbunden ist. Der erste Plug steht dabei in direkter Verbindung mit dem zweiten Plug. Der erste Plug wird während eines Temperprozesses für das Dielektrikum durch eine als Platzhalter dienende Siliziumnitridschicht geschützt, die später durch Silizium für den zweiten Plug ersetzt wird.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung anzugeben, bei dem eine besonders hohe Integrationsdichte bei gleichzeitiger Funktionszuverlässigkeit erreicht werden kann.

Gelöst wird die Aufgabe bei einem Verfahren zum Herstellen einer Halbleiterspeichereinrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterspeichereinrichtung sind jeweils Gegenstand der abhängigen Unteransprüche.

Gemäß der vorliegenden Erfindung wird vorgeschlagen, ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung mit in einem Halbleiterkörper angeordneten Source- und Drainbereichen, in Zwischenbereichen zwischen den Source- und Drainbereichen oberhalb eines Gateoxidbereichs vorgesehenen Gates, einer auf der Oberfläche des Halbleiterkörpers vorgesehenen Passivierungsschicht und mit auf der Passivierungsschicht vorgesehenen Kondensatoren, deren Elektroden über Plugs, die durch die Passivierungsschicht hindurch verlaufen, mit den Source- und Drainbereichen elektrisch verbunden sind, bei welchem auf dem Halbleiterkörper mit den Source- und Drainbereichen und mit den Gateoxidbereichen und den Gates ein Passivierungsbereich aufgebracht wird, welcher mindestens die Passivierungsschicht umfasst, bei welchem im Passivierungsbereich an definierten ersten Stellen oberhalb der Gates und der Gateoxidbereiche erste Ausnehmungen eingebracht werden, die nicht bis zu den Gates reichen, und zwar derart, dass erhabene Bereiche des Passivierungsbereichs für die auszubildenden Plugs an definierten zweiten Stellen oberhalb der Source- und Drainbereiche verbleiben, bei welchem dann die Kondensatoren zwischen den erhabenen Bereichen für die Plugs ausgebildet werden und zwar mit jeweils einer ersten und einer zweiten Elektroden und einem dazwischen vorgesehenem Dielektrikum, die jeweils in Bezug auf das Halbleitersubstrat sich vertikal erstreckend ausgebildet und strukturiert werden, so dass die Abfolge von erster Elektrode, Dielektrikum und zweiter Elektrode des jeweiligen Kondensators in Bezug auf das Halbleitersubstrat sich horizontal erstreckt, und bei welchem dann die Kontaktierung der Elektroden der Kondensatoren mit den Source- und Drainbereichen durch Ausbilden der Plugs nach dem Erzeugen der Kondensatoren hergestellt wird, und zwar durch selektives Einbringen von zweiten Ausnehmungen in den Passivierungsbereich im Bereich der zweiten definierten Stellen der erhabenen Bereiche, welche bis zu den Source- und Drainbereichen reichen, und durch nachfolgendes Verfüllen der zweiten Ausnehmungen mit einem elektrisch leitfähigen Material.

Es ist somit eine grundlegende Idee des erfindungsgemäßen Verfahrens, die jeweiligen Kondensatoreinrichtungen so auszubilden und zu strukturieren, dass sie in Bezug auf die Ober fläche des Halbleitersubstrats sich vertikal erstreckend verlaufen. Dadurch wird erreicht, dass die Integrationsdichte und damit die Fläche des gesamten Zellenfeldes nicht mehr durch den notwendigen Flächenanteil der Elektrodenflächen dominiert wird, sondern letztlich durch das Auflösungsvermögen und die Feature Size des Strukturierungsverfahrens beim Ausbilden der Kondensatoranordnungen. Grundsätzlich ist somit die Möglichkeit gegeben, die Feature Size oder minimale laterale Ausdehnung einer Kondensatoreinrichtung an die physikalisch notwendigen Schichtdicken für die Kondensatorelektroden und das Dielektrikum zu orientieren.

Dabei werden eine erste und eine zweite Elektrodeneinrichtung sowie ein dazwischen vorgesehenes Dielektrikum der jeweiligen Kondensatoreinrichtung jeweils in Bezug auf das sich horizontal erstreckende Halbleitersubstrat, einen Passivierungsbereich oder einen Oberflächenbereich davon sich vertikal oder senkrecht zum Substrat erstreckend ausgebildet und strukturiert. Dies geschieht derart, dass dabei die Abfolge von erster Elektrodeneinrichtung, Dielektrikum und zweiter Elektrodeneinrichtung der jeweiligen Kondensatoreinrichtung in Bezug auf das sich horizontal erstreckende Halbleitersubstrat den Passivierungsbereich oder den Oberflächenbereich davon sich horizontal erstreckend ausgebildet wird, insbesondere in einer nebeneinander angeordneten Form im Oberflächenbereich des Halbleitersubstrats oder des Passivierungsbereichs.

Vorangehend und nachfolgend ist mit dem Dielektrikum immer das zentrale Dielektrikum des Speicherkondensators/der Kondensatoreinrichtung oder das so genannte Nodedielektrikum gemeint. Dies ist insbesondere ein Ferroelektrikum oder ein Paraelektrikum.

Es ist vorgesehen, dass das sich horizontal erstreckende Halbleitersubstrat und die CMOS-Struktur durch mindestens einen ersten oben liegenden oder sich lateral erstreckenden Passivierungsbereich aus einem elektrisch isolierenden Material zumindest teilweise abgedeckt oder eingebettet werden. Durch diese Maßnahme wird eine Trennung zwischen dem eigentlichen Halbleitersubstrat und der darin ausgebildeten MOS-Struktur und der darüber anzuordnenden Kondensatoranordnung geschaffen. Der Passivierungsbereich wird in zweidimensionaler, groß- oder ganzflächiger Art und Weise und mit planarer Oberfläche abgeschieden.

Vorteilhafterweise werden auf dem ersten Passivierungsbereich ein Barrierebereich oder eine Barriereschicht ausgebildet in zweidimensionaler, großflächiger oder ganzflächiger Art und Weise und mit planarem Oberflächenbereich. Dies erfolgt, um darunterliegende Bereiche und die MOS-Struktur gegen die Diffusion von unerwünschten und/oder störenden Umgebungsbestandteilen abzuschirmen und damit eine chemische Umsetzung und eine Oxidation mit Bestandteilen einer Umgebungs- oder Prozessatmosphäre bei nachfolgenden Prozessschritten zu vermeiden.

Vorzugsweise wird auf dem Barrierebereich oder auf der Barriereschicht ein zweiter Passivierungsbereich abgeschieden und ausgebildet in zweidimensionaler, großflächiger oder ganzflächiger Art und Weise und mit planarem Oberflächenbereich.

An definierten ersten Bereichen oder ersten Stellen im Passivierungsbereich werden Ausnehmungen ausgebildet durch einen selektiven Ätzprozess und in vom Niveau des Barrierebereichs oder des Oberflächenbereichs vertikal beabstandeter Art und Weise. Dabei werden insbesondere elektrisch isolierende erhabene Bereiche auf dem Barrierebereich gebildet.

Es werden als definierte erste Bereiche oder als definierte erste Stellen Bereiche oberhalb von im Oberflächenbereich des Halbleitersubstrats vorgesehener Auswahltransistoreinrichtungen zwischen definierten zweiten Stellen oder Bereichen vorzusehender Kontaktbereiche oder Plugbereiche zur Kontaktierung der auszubildenden Kondensatoranordnung mit der MOS-Struktur des Halbleitersubstrats oder des Oberflächenbereichs gewählt.

Es ist vorgesehen, dass die Ausnehmungen vertikal zumindest teilweise bis auf das Niveau des Oberflächenbereichs der Barriereschicht ausgebildet werden.

Des Weiteren oder alternativ ist es vorgesehen, dass die Ausnehmungen lateral zumindest teilweise zumindest bis an Randbereiche vorzusehender Plugbereiche oder Kontaktbereiche ausgebildet werden. Zusätzlich ist es dabei vorgesehen, dass dadurch die Randbereiche der ausgebildeten Ausnehmungen als Randbereiche der vorzusehenden Plugbereiche oder Kontaktbereiche vorgesehen werden. Durch diese Maßnahmen wird erreicht, dass die Ränder oder Wände der Ausnehmungen gleichzeitig Ränder oder Wände der vorzusehenden Plugs bilden. Dies ist im Hinblick auf die Ausgestaltung der Kontaktierung mit den Elektrodeneinrichtungen besonders vorteilhaft.

Nachfolgend wird dann mindestens ein Materialbereich für die Elektrodeneinrichtungen abgeschieden. Dies geschieht insbesondere unter Verwendung mindestens eines elektrisch leitfähigen Materials, zum Beispiel eines Metalls oder eines Metalloxids. Ferner erfolgt das Abscheiden des Materialbereichs für die Elektrodeneinrichtungen vorzugsweise in konformer Art und Weise, mittels einer 2D-Abscheidetechnik, in groß- oder ganzflächiger Art und Weise, wobei insbesondere Randbereiche der Ausnehmungen oder die erhabenen Bereiche ausgekleidet oder abgedeckt werden.

Durch die vorangehend geschilderten Maßnahmen wird die Kondensatoranordnung mit der Mehrzahl von Kondensatoreinrichtungen grundlegend vorstrukturiert, wobei inhärent eine Kontaktierung der Elektrodeneinrichtungen der Kondensatoreinrichtungen mit den Plugbereichen und der darunter ausgebildeten MOS-Struktur sichergestellt wird.

Dabei ist eine Trennung der nicht zu kontaktierenden Elektrodeneinrichtungen gegebenenfalls notwendig. Dies wird insbesondere dadurch realisiert, dass zumindest sich lateral erstreckende Bereiche des Materialbereichs für die Elektrodeneinrichtungen auf das Niveau abgetragen und entfernt werden, insbesondere durch anisotropes Rückätzen oder dergleichen.

Dadurch werden sich vertikal erstreckende Bereiche benachbart zu den isolierenden erhabenen Bereichen ausgebildet. Diese sich vertikal erstreckenden Bereiche elektrisch leitenden Materials bilden dann die Elektrodeneinrichtungen der Kondensatoreinrichtungen.

Ein weiterer Aspekt des erfindungsgemäßen Verfahrens besteht darin, dass auf lateralen Bodenbereichen der Ausnehmungen und insbesondere auf der freien Oberfläche des Barrierebereichs jeweils ein Barriere- oder Isolationsbereich für das vorzusehende Dielektrikum ausgebildet wird durch spezifisches oder anisotropes, also gerichtetes Abscheiden und unter Verwendung mindestens eines elektrisch isolierenden Materials.

Vorteilhafterweise wird der Barriere- oder Isolationsbereich für das Dielektrikum jeweils in mehreren Schichten ausgebildet. Zusätzlich oder alternativ ist es vorgesehen, dass der Barriere- oder Isolationsbereich für das Dielektrikum in einem vom Halbleitersubstrat abgewandten obersten Bereich oder einem Oberflächenbereich davon jeweils als Nukleationsschicht für das danach aufzubringende Dielektrikum oder zu dessen Kristallwachstum ausgebildet wird, um die Kristallstruktur und/oder die ferroelektrische Eigenschaft des Dielektrikums auszubilden.

Des Weiteren wird bevorzugt, dass auf dem jeweiligen Barriere- oder Isolationsbereich für das Dielektrikum ein Materialbereich für das Dielektrikum abgeschieden wird in Form eines Ferroelektrikums und durch einen zweidimensionalen oder 2D-Abscheidevorgang, in konformer, groß- oder ganzflächiger Art und Weise und in die ersten Ausnehmungen bis zum Niveau des Oberflächenbereichs des Barrierebereichs füllender Form und durch nachfolgendes Polieren bis auf das Niveau der Oberflächenbereiche des zweiten Passivierungsbereichs. Dies geschieht insbesondere um zwischen Elektrodeneinrichtungen jeweils einen Bereich für das Dielektrikum auszubilden.

Nachfolgend können gemäß einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens die Materialschicht für das Dielektrikum und das Dielektrikum einem Temperprozess unterzogen werden unter erhöhter Temperatur und in einer definierten Prozessatmosphäre, welche Sauerstoff enthält, und zwar ohne Schädigung der Bereiche unterhalb der Schicht für den Barriere- oder Isolationsbereich für das Dielektrikum.

Gemäß dem erfindungsgemäßen Verfahren ist es vorgesehen, dass an den definierten zweiten Bereichen oder an den definierten zweiten Stellen oberhalb der Source-/Drainbereiche der Auswahltransistoreinrichtungen zweite Ausnehmungen ausgebildet werden. Dies geschieht durch einen vorzugsweise selektiven Ätzprozess. Dabei werden die elektrisch isolierenden erhabenen Bereiche derart entfernt, dass Seitenbereiche oder Kantenbereiche der Elektrodeneinrichtungen zumindest zum Teil freigelegt werden. Des Weiteren werden dabei der Barrierebereich sowie der erste Passivierungsbereich im Bereich der zweiten definierten Stellen oder zweiten definierten Bereiche bis auf das Niveau des Oberflä chenbereichs des Halbleitersubstrats derart abgetragen, dass jeweils der Oberflächenbereich der Source-/Drainbereiche freigelegt wird.

Dies hat gemäß einer weiteren Ausführungsform den Vorteil, dass ein Materialbereich eines elektrisch leitenden Materials abgeschieden werden kann durch ein zweidimensionales oder 2D-Abscheideverfahren in konformer, groß- und/oder ganzflächiger und die zweiten Ausnehmungen jeweils bis zum Niveau des Oberflächenbereichs der Source-/Drainbereiche füllender Form und durch nachfolgendes Polieren bis auf das Niveau der Oberflächenbereiche der Elektrodeneinrichtungen oder des Dielektrikums. Es ist dabei vorgesehen, dass dadurch sich in den zweiten Ausnehmungen gegenüberliegende erste Elektrodeneinrichtungen oder zweite Elektrodeneinrichtungen gemeinsam mit den jeweiligen Source-/Drainbereichen in elektrisch leitendem Kontakt befinden.

Bei einer weiter bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass zumindest ein Teil der Kondensatoreinrichtungen in ihrer jeweiligen ersten Elektrodeneinrichtung über ein erstes Kontaktelement mit der ersten Elektrodeneinrichtung einer ersten im Wesentlichen räumlich benachbarten Kondensatoreinrichtung und mit ihrer zweiten Elektrodeneinrichtung über ein zweites Kontaktelement mit der zweiten Elektrodeneinrichtung einer zweiten im Wesentlichen direkt räumlich benachbarten Kondensatoreinrichtung der Kondensatoranordnung kontaktiert werden, um eine Kondensatoranordnung mit zumindest zum Teil verbundener oder Chainstruktur zu bilden. Dabei ist es ferner vorgesehen, dass die miteinander kontaktierten ersten Elektrodeneinrichtungen und die zweiten Elektrodeneinrichtungen jeweils als zusammenhängender und einstückiger elektrisch leitfähiger Bereich ausgebildet werden. Dies geschieht zusammen mit einem jeweils ersten Kontaktelement und jeweils zusammen mit einem Plugbereich oder Kontaktbereich.

Weitere Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus den nachstehend aufgeführten Bemerkungen:
Bei der Herstellung ferroelektrischer Kondensatoren für Anwendungen in nichtflüchtigen Halbleiterspeichern hoher Integrationsdichte wird ein ferroelektrisches Material als Dielektrikum zwischen den Elektroden eines Speicherkondensators eingesetzt. Dabei kann es sich um Materialien wie SrBi₂(Ta,Nb)₂O₉ (SBT oder SBTN), Pb(Zr, Ti)O₃ (PZT), oder Bi₄Ti₃O₁₂ (BTO) oder dergleichen handeln. Es können auch paraelektrische Materialien zum Einsatz kommen, zum Beispiel (Ba,Sr)TiO₃ (BST).

Da nach dem Abscheiden des Dielektrikums dieses im Hinblick auf seine Kristallstruktur und seine elektromagnetischen, insbesondere ferroelektrischen Eigenschaften einem Temperprozess unterworfen wird, sollte das Material für die Elektroden hohen Temperaturen in einer sauerstoffhaltigen Atmosphäre widerstehen können. Es bieten sich somit Edelmetalle oder metallische Oxide an. Insbesondere können Pt, Pd, Ir, Rh, Ru, RuO_x, IrO_x, RhO_x, SrRuO₃, LSCO (LaSrCoO_x), HT-Supraleiter (Y-Ba₂Cu₃O₇, ...) oder dergleichen zum Einsatz kommen.

Herkömmliche Halbleiterspeichereinrichtungen und insbesondere ferroelektrische Halbleiterspeicher sind dahingehend nachteilhaft, dass ihre Integrationsdichte maßgeblich durch die Mindestanforderungen im Hinblick auf die Elektrodenflächen limitiert ist. Dies liegt daran, dass die Elektroden in zur Oberfläche des Halbleitersubstrats oder seines Passivierungsbereichs horizontaler Ausrichtung angeordnet werden. Ferner sind dadurch die Elektrodeneinrichtungen der Kondensatoren im Wesentlichen zweidimensional arrangiert.

Grundgedanke der vorliegenden Erfindung ist die Ausbildung einer dreidimensionalen und/oder vertikalen Struktur für fer roelektrische Speicherkondensatoren für FeRAM-Speicherbausteine insbesondere vom verketteten oder Chain-Typ.

Vertikal bedeutet dabei, dass die Elektroden der Speicherkondensatoren zur Oberfläche des Halbleitersubstrats vertikal oder vertikal verlaufend angeordnet werden. Ein dreidimensionaler, vertikaler Kondensator ist einfach zu verkleinern, da hier ausschließlich die physikalisch minimal einzuhaltenden Schichtdicken für die Integrationsdichte limitierend sind. Ein vertikal angeordneter Speicherkondensator benötigt deshalb besonders wenig Platz auf der Oberfläche des Halbleitersubstrats. Eine 4F²-Zelle ist somit beim Chain-Konzept mit vertikalem, dreidimensionalem Kondensator denkbar.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
1 – 11 zeigen in schematischer und geschnittener Seitenansicht verschiedene Zwischenstufen bei der erfindungsgemäßen Herstellung einer erfindungsgemäßen Halbleiterspeichereinrichtung.
Die in den 1 – 11 in schematischer und geschnittener Seitenansicht gezeigten Zwischenstufen bei der Herstellung einer erfindungsgemäßen Halbleiterspeichereinrichtung mittels einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens werden gleiche oder gleich wirkende Elemente der Bereiche mit identischen Bezugszeichen bezeichnet, und ihre Beschreibung wird im Detail nicht für jede Figur einzeln wiederholt.
Ausgangspunkt beim Aufbau der erfindungsgemäßen Halbleiterschaltungseinrichtung 1 gemäß dem erfindungsgemäßen Herstellungsverfahren ist die in 1 in seitlicher Querschnittsansicht gezeigte Anordnung.
In einem eigentlichen Halbleitersubstrat 20 wird in einem Vorprozess eine CMOS-Struktur ausgebildet, welche der Verschaltung der Halbleiterspeichereinrichtung 1 dient. In einem Oberflächenbereich 20a des Halbleitersubstrats 20 sind zur Auswahl der auszubildenden Speicherzellen, d.h. zur Ansteuerung der entsprechend auszubildenden Speicherkondensatoren 10-1, ..., 10-4, Auswahltransistoreinrichtungen T1 bis T4 vorgesehen. Diese werden gebildet von im Oberflächenbereich 20a des Halbleitersubstrats 20 angeordneten Source/Drain-Bereichen SD. Dabei sind benachbarte Source/Drain-Bereiche SD voneinander beabstandet angeordnet und durch einen Zwischenbereich 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 voneinander getrennt.
Oberhalb der Zwischenbereiche 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 verlaufen über Gateoxidbereiche G elektrisch isoliert im Wesentlichen elektrisch leitfähige Wortleitungen WL. Über die Wortleitungen WL werden die dadurch als Gate fungierenden Gateoxidbereiche G der einzelnen Auswahltransistoreinrichtungen T1 bis T4 angesteuert. Oberhalb der Source/Drain-Bereiche SD, das heißt, sich vom Oberflächenbereich 20a aus erstreckend, sind sogenannte Kontaktbereiche, Plugbereiche oder Plugs P aus im Wesentlichen elektrisch leitenden Material vorgesehen. Die Plugs P stehen in im Wesentlichen elektrisch leitendem Kontakt mit den Source/Drain-Bereichen SD.
Die Wortleitungen WL, die Gateoxidbereiche G sowie die Plugs P sind in einen Passivierungsbereich 21 eingebettet, der zum Beispiel aus einem Siliziumoxid gebildet ist. Dem Oberflächenbereich 20a des eigentlichen Halbleitersubstrats 20 gegenüberliegend befindet sich der Oberflächenbereich 21a des Passivierungsbereichs 21. Somit erstrecken sich die Plugs P vom Oberflächenbereich 20a, nämlich mit den Source/Drain-Bereichen SD in elektrisch schaltendem Kontakt stehend, mit ihrem eigenen Oberflächenbereich Pa bis zum Oberflächenbereich 21a des Passivierungsbereichs 21.
Die in 1 gezeigte Anordnung und Struktur kann mit Standardverfahren, wie sie im Stand der Technik bekannt sind, ausgebildet werden.
Von der in 1 in seitlicher Querschnittsansicht gezeigten Grundstruktur ausgehend, wird erfindungsgemäß wie folgt verfahren, um die erfindungsgemäße Halbleiterspeichereinrichtung 1 auszubilden:
Zunächst wird durch einen Abscheideprozess eine Barriereschicht 12 mit einem Oberflächenbereich 12a ausgebildet. Diese Barriereschicht 12 soll beim weiteren Prozessieren und/oder im Betrieb der Halbleiterspeichereinrichtung eine Diffusion von Umgebungsbestandteilen in unterhalb dieser Schicht liegende, insbesondere nicht gewünschten und/oder störenden Bereiche verhindern. Insbesondere ist daran gedacht, durch Unterdrückung von Diffusion, vorzugsweise von Sauerstoff oder dergleichen, chemische Umsetzungsprozesse und oxidative Prozesse in den darunterliegenden Schichten und insbesondere im Bereich von Kontaktstellen oder Plugs oder dergleichen zu verhindern.
2 zeigt den Zwischenzustand mit ausgebildeten Barrierebereichen 12. Der Prozess des Abscheidens kann in im Wesentlichen zweidimensionaler, groß- und/oder ganzflächiger Art und Weise erfolgen, um Angriffsbereiche für Diffusionsprozesse anteilsmäßig besonders gering zu halten.
Auf dem Barrierebereich 12 mit seinem Oberflächenbereich 12a wird nachfolgend ebenfalls im Rahmen eines im Wesentlichen zweidimensionalen, groß- und/oder ganzflächigen Abscheideprozesses ein zweiter Passivierungsbereich 31 mit einem Oberflä chenbereich 31a aufgebracht, sowie das in dem in 3 gezeigten Zwischenzustand dargestellt ist.
Im Rahmen eines im Wesentlichen anisotropen Ätzprozesses oder eines Lithografieschritts wird eine Mehrzahl erster Ausnehmungen 22 im zweiten Passivierungsbereich 31 ausgebildet, und zwar an definierten ersten Stellen K1 zwischen den auszubildenden Plugbereichen P und oberhalb der Wortleitungen WL und Gatebereiche G. Die ersten Ausnehmungen 22 erstrecken sich dabei in vertikaler Richtung, ausgehend von der Oberfläche 31a des zweiten Passivierungsbereichs 31, bis unter das Niveau der Oberfläche 12a des Barrierebereichs 12. In lateraler Richtung bilden die Randbereiche 22b der ausgebildeten ersten Ausnehmungen 22 Randbereiche Pb auszubildender Plugs. Die ersten Ausnehmungen 22 sind somit an den Seiten durch die Randbereiche 22b und nach unten durch die Bodenbereiche 22a auf der freien Oberfläche des zweiten Passivierungsbereichs 31 begrenzt und ansonsten nach oben hin offen. Diese Zwischenstufe des erfindungsgemäßen Verfahrens ist in 4 gezeigt.
Im Übergang zur 5 wird dann ein Materialbereich 26 für die auszubildenden Elektroden 14 und 18 in zweidimensionaler, ganzflächiger und konformer Art und Weise auf der vorstrukturierten Oberflächenfolge 22a, 22b, 31a abgeschieden, so dass das Material der Materialschicht 26 für die Elektroden 14 und 18 der Kontur folgt, die durch die Flächen 22a, 22b, 31a im Wesentlichen folgt. Auf diese Art und Weise werden Materialabschnitte 26c in lateraler Richtung und 26b in im Wesentlichen vertikaler Richtung auf dieser Oberflächenkontur ausgebildet.
Zur Trennung der leitfähigen Bereiche 26b voneinander wird in einem anisotropen Ätzvorgang die konform ausgebildete Materialschicht 26 derart rückgeätzt, dass die Bodenbereiche 22a der Ausnehmungen 22 sowie die Oberflächenbereiche 12a des Barrierebereichs 12 vom leitfähigen Material der Schicht 26 befreit sind, d.h., es werden die lateralen Materialbereiche 26c vollständig entfernt, und die vertikal verlaufenden Materialbereiche 26b bleiben als erste Elektroden 14 und zweite Elektroden 18, die jeweils durch die erhabenen Bereiche 31b voneinander elektrisch isoliert sind, bestehen.
6 zeigt diesen Zwischenzustand, bei welchem die ersten und zweiten Elektroden 14 bzw. 18 jeweils voneinander getrennt ausgebildet sind.
Ausgehend von dem in 6 gezeigten Zwischenzustand werden nun die freigebliebenen Ausnehmungen 22 mit einem entsprechenden Dielektrikum 16, vorzugsweise einem Ferroelektrikum, gefüllt. Dies kann dadurch erfolgen, dass der vorstrukturierte Oberflächenbereich in einem im Wesentlichen großflächigen oder ganzflächigen oder 2D-Abscheideverfahren mit einer entsprechenden Materialschicht 24 überzogen wird, so dass insbesondere die Ausnehmungen 22 zwischen den ersten und zweiten Elektroden 14 und 18 über das Niveau des Oberflächenbereichs 31a des zweiten Passivierungsbereichs 31 hinaus aufgefüllt werden. Anschließend würde dann ein Polierschritt mit Stopp auf dem Niveau des Oberflächenbereichs 31a des Passivierungsbereichs 31 durchgeführt. Diese Schritte sind in 7 und 8 gezeigt.
9 zeigt einen weiteren Zwischenzustand bei der Ausführung des erfindungsgemäßen Herstellungsverfahrens, bei welchem im Bereich der zweiten definierten Stellen K2 Ausnehmungen 32 durch selektives Ätzen ausgebildet werden. Die Ausnehmungen 32 erstrecken sich vom Niveau der Oberflächenbereiche 14a, 16a, 18a ausgehend bis zum Oberflächenbereich 20a des Halbleitersubstrats 20 und insbesondere bis zum Oberflächenbereich SDa der Source-/Drainbereich SD der Auswahltransistoren T1, ..., T4. Dabei werden die Ränder 32b der Ausnehmungen 32 durch Randbereiche 14b, 18b und 21b der ersten und zweiten Elektrodeneinrichtungen 14 und 18 sowie des ersten Passivierungsbereichs 21 gebildet.
Gemäß 10 wird dann in im Wesentlichen zweidimensionaler, konformer, großflächiger und/oder ganzflächiger Art und Weise eine weitere Materialschicht eines leitfähigen Materials aufgebracht, wobei insbesondere die zweiten Ausnehmungen 32 im Bereich der zweiten vordefinierten Stellen K2 derart vollständig gefüllt werden, dass sich ein im Wesentlichen elektrisch leitender Kontakt- oder Plugbereich P von den ersten Elektrodeneinrichtungen 14 bzw. den zweiten Elektrodeneinrichtungen 18 zueinander und zu den jeweiligen zugeordneten Source-/Drainbereichen SD ergibt und sich insgesamt eine Kettenstruktur oder Chainstruktur für die ausgebildeten Kondensatoreinrichtungen 10-1 bis 10-4 der Kondensatoranordnung 2 realisieren lässt.
11 schließlich zeigt eine weitere Zwischenstufe des erfindungsgemäßen Herstellungsverfahrens, bei welchem gegebenenfalls zusätzliche Barriere-, Isolations- und Kontaktschichten 100 zur Verschaltung ausgebildet sind.
Ein weiterer wesentlicher Aspekt der vorliegenden Erfindung ist, dass ein entsprechendes Dielektrikumsmaterial, insbesondere ein Ferroelektrikum, durch eine zugrundeliegende Schicht in seiner Kristallisation beeinflusst werden kann und somit in seinen Kristalleigenschaften in gewünschter Art und Weise aufgebaut werden kann. Insbesondere hat sich durch entsprechende Oberflächenstrukturanalysen und spektroskopische Untersuchungen gezeigt, dass zum Beispiel PZT auf Al₂O₃ in [111]-Richtung kristallisiert. Insgesamt ergibt sich eine Identifizierung des Materialsystems Al₂O₃/PZT als Materialsystem für ein vertikales Chain-FeRAM-Kondensatorkonzept.
Die Strukturierung der Barriereschichten, insbesondere mit Hilfe einer Schüsselstruktur oder dergleichen, ergibt eine besonders vorteilhafte Prozesssabfolge. Alternativ kann die gleiche vorteilhafte Ausgestaltung erreicht werden, durch einen Recess-Prozess mit ARC (Anti Reflective Coating) oder mit Fotolack: Dabei wird zunächst ein Recess oder eine Ausnehmung im bereits fertiggestellten Plugbereich ausgebildet. Danach wird eine TiN-Schicht durch Sputtern aufgebracht. Es folgt nachfolgend die Abscheidung eines Resists und die weitere Ausbildung einer Ausnehmung oder eines Recesses. Anschließend folgt der TiN-Recess. Dann wird der Resist entfernt und es folgt das Abscheiden zum Beispiel von Iridium durch Sputtern und ein nachfolgender Planarisierungsschritt durch CMP.
Es können auch drei Barriereschichten in einer vertikalen Kondensatoranordnung vergraben werden. Dabei ist die Materialkombination für die Barrieren, die Elektrode und die Ferroelektrika unterschiedlich, je nachdem ob keine, eine, zwei oder drei Barriereschichten ausgebildet werden sollen.
In Bezug auf die Strukturierung des Dielektrikums, insbesondere des Ferroelektrikums, ergeben sich die folgenden Besonderheiten: Insbesondere im Hinblick auf 4F²-8F²-Flächen treten beim Ätzen hohe Aspektverhältnisse auf. Wichtig ist dabei, dass durch das zweifache Ätzen der ferroelektrischen Strukturen die Elektroden nicht kurzgeschlossen werden und auch zu keiner Zeit freistehende ferroelektrische Strukturen auftreten, welche eventuell in ihrer Struktur nicht beständig sind und umfallen könnten.
Eine mögliche Vorgehensweise beim Strukturieren des Dielektrikums, insbesondere des Ferroelektrikums, sei wie folgt skizziert:
Nach dem groß- oder ganzflächigen Abscheiden der Al₂O₃-Barriere sowie des Ferroelektrikums, zum Beispiel in Form von PZT, wird in einem ersten Strukturierungsschritt ein Ätzvorgang ausgeführt, um Bereiche vertikal bis zu den TiN/Ir- Barrieren oberhalb der Plugbereiche zu öffnen. Danach folgt eine nasschemische Reinigung, insbesondere der PZT-Bereiche. Es ergeben sich dabei nahezu vertikale Ätzprofile, zum Beispiel bei einer Pt/PZT-Ätzung von 83 – 86°, Ferner wird eine gute Selektivität der Oxidmaske von mehr als 0,7 : 1 bereitgestellt.
Nachfolgend wird das Elektrodenmaterial, zum Beispiel IrO₂, derart abgeschieden, dass die Ausnehmungen zwischen den PZT-Bereichen mit Kontakt zu den Plugs gefüllt werden. Dies kann vorzugsweise durch ein MOCVD-Verfahren oder dergleichen geschehen, vorzugsweise in zweidimensionaler, großflächiger oder ganzflächiger Form. Gegebenenfalls wird nachfolgend mit Stopp auf der Oberfläche des PZT-Bereichs planarisiert, vorzugsweise durch ein CMP-Verfahren. Alternativ ist auch ein Strukturieren durch einen Ätzprozess denkbar. Dann erfolgt noch ein Annealschritt.
Zur elektrischen Trennung der einzelnen Kondensatoren wird dann wie folgt vorgegangen: Es folgt zunächst ein Ätzschritt in Bezug auf die PZT-Bereiche. Es schließt sich ein nasschemischer Reinigungsschritt der PZT-Bereiche an. Dann wird eine Passivierungsschicht, vorzugsweise aus Al₂O₃, ausgebildet. Diese Al₂O₃-Schicht dient als Wasserstoffbarriere und auch als Barriere gegen die Ausbildung von Pb-Silikaten.
Ein weiterer Kerngedanke der vorliegenden Erfindung ist dabei die gegebenenfalls vorzusehende Abdeckung der vertikalen Chain-FeRAM-Kondensatorstrukturen mit Al₂O₃. Diese Schicht dient, wie eben bereits erwähnt wurde, als Wasserstoffbarriere und als Pb-Silikatformierungsblocker.

1: Halbleiterspeichereinrichtung
2: Kondensatoranordnung
10-1: Kondensatoreinrichtung
10-2: Kondensatoreinrichtung
10-3: Kondensatoreinrichtung
10-4: Kondensatoreinrichtung
11-1, 11-2: Kontaktelement/Kontaktbereich
12: Barrierebereich
12a: Oberflächenbereich
14: erste Elektrodeneinrichtung
14a: Oberflächenbereich
14b: Randbereich
16: Dielektrikum, Speicherdielektrikum, Node-
: Dielektrikum, Ferroelektrikum
16a: Oberflächenbereich
18: zweite Elektrodeneinrichtung
18a: Oberflächenbereich
18b: Randbereich
20: Halbleitersubstrat
20a: Oberflächenbereich
20b: Zwischenbereich
21: erste Passivierungsschicht, Isolations
: schicht, -bereich
21a: Oberflächenbereich
22: erste Ausnehmung
22a: Bodenbereich
22b: Randbereich
24: Materialschicht für Dielektrikum
26: Materialschicht für Elektrodeneinrichtungen
26a: Oberflächenbereich
26b: vertikaler Bereich
26c: lateraler Bereich
31: zweite Passivierungsschicht, -bereich
32: zweite Ausnehmung
32b: Randbereich
100: Zusatzschichten
G: Gateoxidbereich
K1, K2: erste und zweite definierte Stelle, Bereich
P: Kontaktbereich, Plugbereich
Pa: Oberflächenbereich
Pb: Randbereich
SD: Source-/Drainbereich
SDa: Oberflächenbereich
T1-T4: Transistoreinrichtung, Auswahltransistor
WL: Wortleitung

Claims

Verfahren zum Herstellen einer Halbleiterspeichervorrichtung mit in einem Halbleiterkörper (20) angeordneten Source- und Drainbereichen (SD), in Zwischenbereichen (20b) zwischen den Source- und Drainbereichen (SD) oberhalb eines Gateoxidbereichs (G) vorgesehenen Gates, einer auf der Oberfläche (20a) des Halbleiterkörpers (20) vorgesehenen Passivierungsschicht (21) und mit auf der Passivierungsschicht (21) vorgesehenen Kondensatoren (10-1, ..., 10-4), deren Elektroden (14, 18) über Plugs (P), die durch die Passivierungsschicht (21) hindurch verlaufen, mit den Source- und Drainbereichen (SD) elektrisch verbunden sind, – bei welchem auf dem Halbleiterkörper (20) mit den Source- und Drainbereichen (SD) und mit den Gateoxidbereichen (G) und den Gates ein Passivierungsbereich (21, 12, 31) aufgebracht wird, welcher mindestens die Passivierungsschicht (21) umfasst, – bei welchem im Passivierungsbereich (21, 12, 31) an definierten ersten Stellen (K1) oberhalb der Gates und der Gateoxidbereiche (G) erste Ausnehmungen (22) eingebracht werden, die nicht bis zu den Gates reichen, und zwar derart, – dass erhabene Bereiche (31b) des Passivierungsbereichs (21, 12, 31) für die auszubildenden Plugs (P) an definierten zweiten Stellen (K2) oberhalb der Source- und Drainbereiche (SD) verbleiben, – bei welchem dann die Kondensatoren (10-1, ..., 10-4) zwischen den erhabenen Bereichen (31b) für die Plugs (P) ausgebildet werden und zwar – mit jeweils einer ersten und einer zweiten Elektrode (14, 18) und einem dazwischen vorgesehenem Dielektrikum (16), die jeweils in Bezug auf das Halbleitersubstrat (20) sich vertikal erstreckend ausgebildet und strukturiert werden, so dass die Abfolge von erster Elektrode (14), Dielektrikum (16) und zweiter Elektrode (18) des jeweiligen Kondensators (10-1, ..., 10-4) in Bezug auf das Halbleitersubstrat (20) sich horizontal erstreckt, und – bei welchem dann die Kontaktierung der Elektroden (14, 18) der Kondensatoren (10-1, ..., 10-4) mit den Source- und Drainbereichen (SD) durch Ausbilden der Plugs (P) nach dem Erzeugen der Kondensatoren (10-1, ..., 10-4) hergestellt wird, und zwar durch selektives Einbringen von zweiten Ausnehmungen (32) in den Passivierungsbereich (21, 12, 31) im Bereich der zweiten definierten Stellen (K2) der erhabenen Bereiche (31b), welche bis zu den Source- und Drainbereichen (SD) reichen, und durch nachfolgendes Verfüllen der zweiten Ausnehmungen (32) mit einem elektrisch leitfähigen Material.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Ausbilden des Passivierungsbereichs (21, 12, 31) das Halbleitersubstrat (20) mit einer sich lateral erstreckenden ersten Passivierungsschicht (21) aus einem elektrisch isolierenden Material in zweidimensionaler und ganzflächiger Art und Weise mit planarem Oberflächenbereich (21a) abgedeckt wird.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass auf der ersten Passivierungsschicht (21) eine Barriereschicht (12) in zweidimensionaler und ganzflächiger Art und Weise mit planarem Oberflächenbereich (12a) ausgebildet wird, um darunter liegende Bereiche gegen die Diffusion von unerwünschten und störenden Umgebungsbestandteilen abzuschirmen.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass auf der Barriereschicht (12) eine zweite Passivierungsschicht (31) in zweidimensionaler und ganzflächiger Art und Weise mit planarem Oberflächenbereich (31a) ausgebildet wird.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, – dass an den definierten ersten Stellen (K1) in der oben liegenden zweiten Passivierungsschicht (31) die ersten Ausnehmungen (22) durch einen selektiven Ätzprozess ausgebildet werden und – dass dadurch die erhabenen Bereiche des Passivierungsbereichs (31b) auf der Barriereschicht (12) gebildet werden.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die ersten Ausnehmungen (22) vertikal bis auf das Niveau des Oberflächenbereichs (12a) der Barriereschicht (12) ausgebildet werden.
Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass die ersten Ausnehmungen (22) lateral bis an Randbereiche (Pb) ausgebildet werden, die später als Randbereiche (Pb) der Plugs (P) vorgesehen werden.
Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass mindestens ein Materialbereich (26) für die Elektroden (14, 18) aus einem elektrisch leitfähigen Material in konformer und ganzflächiger Art und Weise abgeschieden wird, wobei Randbereiche (22b) der ersten Ausnehmungen (22) und die erhabenen Bereiche (31b) ausgekleidet und bedeckt werden.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, – dass zur Trennung nicht zu kontaktierender Elektroden (14, 18) sich lateral erstreckende Bereiche (26c) des Materialbereichs (26) für die Elektroden (14, 18) durch anisotropes Rückätzen abgetragen und entfernt werden und – dass dadurch die sich vertikal erstreckenden Elektroden (26b) benachbart zu den erhabenen Bereichen (31b) ausgebildet werden.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass auf der freien Oberfläche (12a) der Barriereschicht (12) auf lateralen Bodenbereichen (22a) der ersten Ausnehmungen (22) jeweils ein zusätzlicher Barriere- und Isolationsbereich für das vorzusehende Dielektrikum (16) durch spezifisches und anisotropes Abscheiden unter Verwendung mindestens eines elektrisch isolierenden Materials ausgebildet wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, – dass der Barriere- und Isolationsbereich (12) für das Dielektrikum (16) jeweils in mehreren Schichten ausgebildet wird und – dass der Barriere- und Isolationsbereich (12) für das Dielektrikum (16) in einem vom Halbleitersubstrat (20) abgewandten obersten Bereich jeweils als Nukleationsschicht für das danach aufzubringende Dielektrikum (16) ausgebildet wird, um beim Prozessieren, beim Tempern und im Betrieb der Halbleiterspeichereinrichtung (1) eine gewünschte Kristallstruktur des Dielektrikums (16) zu unterstützen.
Verfahren nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, dass auf dem jeweiligen Barriere- und Isolationsbereich (12) für das Dielektrikum (16) ein Materialbereich (24) für das Dielektrikum (16) in Form eines Ferroelektrikums durch ein zweidimensionales konformes, ganzflächiges Abscheiden und durch nachfolgendes Polieren bis auf das Niveau der Oberflä chenbereiche (31a) der zweiten Passivierungsschicht (31) ausgebildet wird, um zwischen den Elektroden (14, 18) jeweils das Dielektrikum (16) auszubilden.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass das Dielektrikum (16) einem Temperprozess unter erhöhter Temperatur und unter einer definierten Prozessatmosphäre, welche Sauerstoff enthält, unterzogen wird, um die Kristallstruktur und die ferroelektrische Eigenschaft des Dielektrikums auszubilden.
Verfahren nach einem der Ansprüche 12 oder 13, dadurch gekennzeichnet, dass bei der Bildung der zweiten Ausnehmungen (32) die erhabenen Bereiche (31b) derart entfernt werden, dass die Seitenbereiche (14b, 18b) der Elektroden (14, 18) freigelegt werden.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass nach dem Verfüllen der zweiten Ausnehmungen (32) auf das Niveau der Oberflächenbereiche (14a, 18a, 16a) der Elektrodeneinrichtungen (14, 18) und des Dielektrikums (16) poliert wird, so dass dadurch sich in den zweiten Ausnehmungen (32) gegenüberliegende erste Elektroden (14) oder zweite Elektroden (18) gemeinsam mit dem jeweiligen Source-/Drainbereich (SD) durch einen der Plugs (P) elektrisch kontaktiert werden.
Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Teil der Kondensatoren (10-1, ..., 10-4) mit ihrer jeweiligen ersten Elektroden (14) mit der ersten Elektrode (14) eines ersten direkt räumlich benachbarten Kondensators (10-1, ..., 10-4) und mit ihrer zweiten Elektrode (18) mit der zweiten Elektrode (18) eines zweiten, anderen, direkt räumlich benachbarten Kondensators (10-1, ..., 10-4) kontaktiert werden, um eine Kondensatoranordnung (2) mit verbundener oder Chainstruktur zu bilden.