DE10131490B4 - Verfahren zum Herstellen einer Halbleiterspeichereinrichtung - Google Patents

Abstract

Verfahren zum Herstellen einer Halbleiterspeichereinrichtung mit in einem Halbleiterkörper (20) angeordneten Source- und Drainbereichen (SD), in Zwischenbereichen (20b) zwischen den Source- und Drainbereichen (SD) oberhalb eines Gateoxidbereichs (G) vorgesehenen Gates, einer auf der Oberfläche (20a) des Halbleiterkörpers (20) vorgesehenen Passivierungsschicht (21) und mit auf der Passivierungsschicht (21) vorgesehenen Kondensatoreinrichtungen (10-1, ..., 10-4), die jeweils eine untere und eine obere Elektrodeneinrichtung aufweisen, wobei die unteren und die oberen Elektrodeneinrichtungen (14, 18) über erste und zweite Plugs (P1, P2) durch die Passivierungsschicht (21) hindurch mit den Source- und Drainbereichen (SD) elektrisch verbunden sind,
– bei welchem auf dem Halbleiterkörper (20) mit den Source- und Drainbereichen (SD) und mit den Gateoxidbereichen (G) und den Gates die Passivierungsschicht (21) aufgebracht wird,
– bei welchem in der Passivierungsschicht (21) im Gebiet oberhalb der Source- und Drainbereiche (SD) bis zu diesen reichende Ausnehmungen eingebracht werden,
– bei welchem auf der so gebildeten Anordnung...

Description

• Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung.
• Moderne Halbleiterspeichereinrichtungen weisen in Speicherelementen oft Speicherkondensatoren oder Kondensatoreinrichtungen auf. Häufig sind diese Speicherkondensatoren oder Speichereinrichtungen als sogenannte Stapelkondensatoren in einem Halbleitersubstrat oder in Bereichen davon ausgebildet. Dies ist insbesondere für FeRAM-Speichereinrichtungen der Fall.
• Bei der Herstellung derartiger Kondensatoranordnungen werden die Kondensatoreinrichtungen jeweils im Wesentlichen als eine Abfolge von Schichten jeweils in einem Oberflächenbereich eines Halbleitersubstrats an oder eines Passivierungsbereichs davon an einer vordefinierten Stelle ausgebildet. Dabei wird die Abfolge von Schichten für die Kondensatoreinrichtungen der Kondensatoranordnung häufig im Wesentlichen mittels eines 2D-Abscheideverfahrens auf dem Halbleitersubstrats durchgeführt. Dies hat den Vorteil, dass der Anteil von Grenzflächen, Randbereichen und Kanten bei dieser Form des Abscheidens der Abfolge von Schichten besonders gering ist, so dass die Diffusion von Umgebungsbestandteilen, insbesondere von Sauerstoff oder anderen Prozess- oder Betriebsatmosphärenbestandteilen, stark reduziert ist, so dass eine Oxidation oder andere chemische Umsetzungen, zum Beispiel von Plugs oder anderen Kontaktbereichen im Innern des Halbleitersubstrats, verhindert wird. Nach dem Abscheiden wird dann mittels entsprechender Lithografieschritte die Strukturierung der Stapelkondensatoren durchgeführt.
• Nachteilhaft bei dieser Vorgehensweise ist aber die aufgrund des 2D-Strukturierungsverfahrens entstehende Limitierung der Integrationsdichte. Die Speicherkondensatoren müssen für ihre Funktionsweise als Speicherelemente im Hinblick auf die sich gegenüberstehenden Elektroden als Bottomelektrode und als Topelektrode bestimmte Mindestanforderungen hinsichtlich ihrer Flächen erfüllen. Das übliche 2D-Strukturierungsverfahren erzeugt aber Stapelkondensatoren mit Planaren sich gegenüberstehenden Topelektroden und Bottomelektroden. Damit die Mindestanforderung hinsichtlich der Elektrodenflächen erfüllt werden, darf die Fläche der sich gegenüberstehenden Elektroden nicht unter ein bestimmtes Mindestmaß verkleinert werden. Dies limitiert die Integrationsdichte, die mit diesem 2D-Strukturierungsverfahren erreicht werden kann.
• Aus der Veröffentlichung von D. Takashima und I. Kunishima: "High Density Chain Ferroelectric Random Access Memory (Chain FeRAM)", IEEE Journal of Solid-State Circuits, Vol. 33(5), S. 787 – 792, ist ein FeRAM-Speicher mit verketteter Struktur und hoher Speicherdichte unter der Verwendung planarer Transistoren bekannt. Dort besteht die jeweils vorgeschlagene Speicherzelle aus einer Parallelschaltung eines Transistors mit einem ferroelektrischen Speicherkondensator. Jeder Speicherzellenblock der vorgeschlagenen Speichereinrichtung besteht aus einer Mehrzahl derartiger Zellen, die in Reihe verschaltet sind und einen Blockauswahltransistor besitzen. Die verkettete Struktur wird über paarweise miteinander elektrisch verbundener Bottom- oder Topelektroden direkt benachbarter Speicherzellen erreicht. Paare jeweils benachbarter und direkt elektrisch miteinander verbundener Topelektroden bzw. Bottomelektroden werden über einen gemeinsam Plug elektrisch angesteuert.
• Aus der DE 44 42 432 A1 ist ein Verfahren zum Herstellen von Kondensatoren und Halbleiterspeichereinrichtungen bekannt. Dabei wird zunächst ein gegebenes Halbleitersubstrat vorbereitet. Dann wird über dem Halbleitersubstrat eine isolieren de Zwischenschicht ausgebildet. Ausgewählte Bereiche der isolierenden Zwischenschicht werden entfernt. Dabei werden Kontaktlöcher ausgebildet, durch die vorgegebene Oberflächenbereiche eines Halbleitersubstrats, die Bereichen entsprechen, die als Kontakte für einen Kondensator ausgebildet werden, teilweise freigelegt. Es wird ein Schritt des Vergrabens von Wolfram in dem Kontaktloch durchgeführt, wodurch ein Kontaktfleck ausgebildet wird. Es wird dann auf der isolierenden Zwischenschicht eine Speicherelektrode derart ausgebildet, dass die Speicherelektrode in elektrischem Kontakt mit dem Kontaktfleck steht. Die Speicherelektrode wird dann einem selektiven Ätzschritt ausgesetzt, wodurch bis auf eine vorgegebene Tiefe die Speicherelektrode geätzt wird, wodurch wenigstens zwei Vertiefungen in der Speicherelektrode ausgebildet werden. Es werden dann ein dielektrischer Film und eine Plattenelektrode über der gesamten freiliegenden Oberfläche und der mit Vertiefungen versehenen Speicherelektrode ausgebildet.
• Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung anzugeben, bei welchem besonders hohe Integrationsdichten im Hinblick auf die auszubildenden Kondensatoranordnungen erreicht werden können und bei welchem gleichzeitig ein ausreichender Schutz der Kondensatoranordnung und ihrer Kontaktierung gegenüber Umgebungsbestandteilen und chemischen Umsetzungen gewährleistet ist.
• Die Aufgabe wird bei einem Verfahren zum Herstellen einer Halbleiterspeichereinrichtung erfindungsgemäß durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Herstellungsverfahrens sind Gegenstand der abhängigen Unteransprüche.
• Erfindungsgemäß wird vorgeschlagen ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung mit in einem Halblei terkörper angeordneten Source- und Drainbereichen, in Zwischenbereichen zwischen den Source- und Drainbereichen oberhalb eines Gateoxidbereichs vorgesehenen Gates, einer auf der Oberfläche des Halbleiterkörpers vorgesehenen Passivierungsschicht und mit auf der Passivierungsschicht vorgesehenen Kondensatoreinrichtungen, die jeweils eine untere und eine obere Elektrodeneinrichtung aufweisen, wobei die unteren und die oberen Elektrodeneinrichtungen über erste und zweite Plugs durch die Passivierungsschicht hindurch mit den Source- und Drainbereichen elektrisch verbunden sind, bei welchem auf dem Halbleiterkörper mit den Source- und Drainbereichen und mit den Gateoxidbereichen und den Gates die Passivierungsschicht aufgebracht wird, bei welchem in der Passivierungsschicht im Gebiet oberhalb der Source- und Drainbereiche bis zu diesen reichende Ausnehmungen eingebracht werden, bei welchem auf der so gebildeten Anordnung ganzflächig und in den Ausnehmungen für die zu bildenden Plugs ein Materialbereich aufgetragen wird, bei welchem der Materialbereich für die auszubildenden Plugs mit Ausnahme der zu bildenden Plugs, die in den Ausnehmungen zu bilden sind, selektiv bis zur Oberfläche der Passivierungsschicht abgetragen wird, bei welchem die Kondensatoreinrichtungen jeweils als eine Abfolge von Schichten mittels eines zweidimensionalen und konformen Abscheideverfahrens mit der unteren Elektrodeneinrichtung, der oberen Elektrodeneinrichtung und einer Dielektrikumsschicht dazwischen ausgebildet werden, bei welchem die untere Elektrodeneinrichtung dem Halbleitersubstrat zu- und die obere Elektrodeneinrichtung dem Halbleitersubstrat abgewandt ausgebildet werden, bei welchem zunächst eine Unterschicht der Abfolge von Schichten auf der Passivierungsschicht ausgebildet, nach ihrer Ausbildung außerhalb eines Bereichs von vordefinierten ersten und zweiten Stellen bis auf eine nicht verschwindende aber reduzierte Schichtdicke abgetragen wird, bei welchem im Bereich der vordefinierten ersten und zweiten Stellen dadurch jeweils ein dreidimensional ausgestalteter, erhabener Bereich der Unterschicht gebildet wird, bei welchem dann die nachfolgenden Schichten der Abfolge von Schichten konform auf der Unterschicht im Bereich des erhabenen Bereichs ausgebildet werden und bei welchem dadurch eine lokal dreidimensional strukturierte Abfolge von Schichten und somit eine dreidimensional strukturierte Kondensatoreinrichtung im Bereich des erhabenen Bereichs der dreidimensional strukturierten Unterschicht im Bereich der vordefinierten Stelle ausgebildet wird.
• Es ist somit eine grundlegende Idee der vorliegenden Erfindung, bei der Herstellung der Kondensatoranordnung für eine Halbleiterspeichereinrichtung, das Abscheiden der einzelnen Schichten der Abfolge von Schichten für die Kondensatoreinrichtungen weiterhin in zweidimensionaler, gegebenenfalls konformer Form durchzuführen und dabei das Ausbilden einer 3D-Struktur zu integrieren, und zwar derart, dass die 3D-Struktur im Bereich einer unteren Schicht oder Unterschicht der Abfolge von Schichten ausgebildet wird, zum Beispiel bei der Ausbildung der unteren Elektrodenschicht eines FeRAM-Speicherkondensators, so dass dadurch bei einer steigerbaren Integrationsdichte gleichzeitig ein guter Schutz gegen Oxidationsprozesse beim Prozessieren oder beim Betrieb der Halbleiterspeichereinrichtung gewährleistet ist.
• Durch das zweidimensionale oder 2D-Abscheiden der einzelnen Schichten der Abfolge von Schichten für die Kondensatoreinrichtungen wird einerseits der gewünschte Schutzmechanismus bewirkt, weil dann der Anteil von Grenzflächen, Kanten oder dergleichen einer Gesamtfläche besonders gering ist.
• Durch das Ausbilden einer 3D-Struktur oder dreidimensionalen Struktur durch partielles Rückätzen einer Unterschicht wird andererseits eine Struktur geschaffen, die neben ihrer Grundfläche als Flächenelement für die Kondensatorelektroden eben auch noch Seitenflächen, die sich in die dritte Dimension, nämlich die Höhe erstrecken, anbietet. Auf diese Weise kann zum Beispiel die Grundfläche der 3D-Struktur, zum Beispiel der Bottomelektrode, verringert werden, wobei aber die angebotene Elektrodenfläche aufgrund der erzeugten Seitenflächen in die dritte Dimension insgesamt mindestens konstant bleibt, so dass beim Ausgestalten der jeweiligen Gesamtstruktur für die Speicherkondensatoreinrichtung die Funktionsweise des Speicherkondensators gewährleistet ist und bleibt.
• Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die Unterschicht jeweils durch lokales Aufbringen oder Abscheiden einer Maske jeweils im Bereich der vordefinierten Stelle auf der Unterschicht und durch einen anschließenden ersten Ätzvorgang abgetragen wird. Das bedeutet, dass zunächst die unterste Schicht oder die untersten Schichten einschließlich der bestimmten Unterschicht in einem 2D-Abscheidungsverfahren auf dem Oberflächenbereich des Halbleitersubstrats aufgebracht werden. Anschließend werden dann an definierten Stellen, welche zum Beispiel mit den Stellen bestimmter Kontaktbereiche oder Plugbereiche im Halbleitersubstrat übereinstimmen, Maskenelemente oder Ätzmasken aufgebracht. Danach wird ein erster Ätzvorgang derart durchgeführt, dass in der erfindungsgemäß vorgesehenen Art und Weise die Schichtdicke der Unterschicht außerhalb von Bereichen vordefinierter Stellen, z.B. der Plugs, rückgeätzt oder reduziert wird. Bei diesem Ätzvorgang wird folglich im Bereich der ausgebildeten Maskenelemente kein Materialabtrag stattfinden, so dass im Bereich der Maskenelemente die ursprünglich aufgetragene Schichtdicke der Unterschicht erhalten bleibt. Nach Entfernung der Maskenelemente liegt dann also eine mit der Un terschicht insgesamt zweidimensional weiterhin völlig bedeckte Halbleiterstruktur oder Passivierungsschicht vor, wobei aber jeweils Bereiche mit einer ursprünglich vergleichsweise hohen Schichtdicke und eben demgegenüber auch Bereiche mit einer vergleichsweise reduzierten Schichtdicke vorliegen.
• Vorteilhafterweise werden die Schichten jeweils groß- oder ganzflächig, in einem gemeinsamen Prozessschritt oder in einer geclusterten Prozessfolge auf dem Oberflächenbereich des Halbleitersubstrats oder des Passivierungsbereichs aufgebracht und dann nachfolgend in mindestens einem Ätzvorgang in einem gemeinsamen Prozessschritt oder nach einem Temperschritt, zum Beispiel einem O₂-Annealschritt bei hohen Temperaturen strukturiert. Das bedeutet, dass insgesamt sämtliche Schichten der Abfolge von Schichten zweidimensional und groß- oder ganzflächig auf dem Halbleitersubstrat aufgebracht werden, insbesondere wird also ein gegebener Wafer insgesamt beschichtet. In einem zwischengeschalteten und oben bereits beschriebenen ersten Ätzvorgang werden dann die 3D-Strukturen der Unterschicht ausgebildet. Wie bereits erwähnt wurde, wird dabei aber die Unterschicht insgesamt nicht völlig entfernt, so dass der Wafer, das Halbleitersubstrat oder der Passivierungsbereich davon insgesamt bedeckt bleiben, wenn auch mit einer teilweise reduzierten Schichtdicke der Unterschicht. Gemäß der beschriebenen Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es nun vorgesehen, dass in einem für alle Schichten gemeinsam durchzuführenden Ätzvorgang dann die endgültige Strukturierung der Kondensatoreinrichtungen der Kondensatoranordnung der Halbleiterspeichereinrichtung durchgeführt wird. Dabei werden also lokal die Schichtstapel der Kondensatoreinrichtungen gebildet, wobei gegebenenfalls sämtliche Schichten in Bereichen, die nicht von einem Stapelkondensator zu bedecken sind, abgetragen werden, und zwar bis auf den Oberflächenbereich des Substrats.
• Es ist vorgesehen, dass bei der Abfolge der Schichten der Kondensatoreinrichtung jeweils mindestens eine untere Elektrodenschicht, Elektrodeneinrichtung oder Bottomelektrode, eine obere Elektrodenschicht, Elektrodeneinrichtung oder Topelektrode und dazwischen eine Dielektrikumsschicht vorgesehen werden. Dabei ist die untere Elektrodenschicht oder Bottomelektrode dem Halbleitersubstrat zu- und die obere Elektrodenschicht oder Topelektrode dem Halbleitersubstrat im Wesentlichen abgewandt ausgebildet. Dies geschieht in Form einzelner und/oder zumindest teilweise gemeinsamer und lokal 3D-strukturierter Abfolgen von Schichten. Ferner erfolgt dieser Vorgang in Bereichen der jeweils erhabenen Bereiche der 3D-strukturierten Unterschicht im Bereich der vordefinierten Stellen auf dem Oberflächenbereich des Halbleitersubstrats, also in den erhöhten Schichtbereichen der Unterschicht an dem Ort, an dem die Plugs ausgebildet sind.
• Es ist weiterhin bevorzugterweise vorgesehen, dass die Kondensatoranordnung zumindest zum Teil eine verbundene oder Chainstruktur der Kondensatoreinrichtungen aufweist. Diese Form der Verbindung der Kondensatoreinrichtungen und deren Nutzung gemeinsamer Elektrodeneinrichtungen ist besonders platzsparend und unterstützt damit die Ausbildung möglichst hoher Integrationsdichten.
• Gemäß einer weiter bevorzugten Ausführungsform ist es vorgesehen, dass zur Realisierung der oben angesprochenen Chainstruktur zumindest ein Teil der Kondensatoreinrichtungen mit ihrer jeweiligen ersten oder unteren Elektrodeneinrichtung über ein erstes Kontaktelement mit der ersten oder unteren Elektrodeneinrichtung einer ersten direkt räumlich benachbarten Kondensatoreinrichtung und mit ihrer zweiten oder oberen Elektrodeneinrichtung über ein zweites Kontaktelement mit der zweiten oder oberen Elektrodeneinrichtung in der zweiten räumlich direkt benachbarten Kondensatoreinrichtung der Kondensatoranordnung kontaktiert ausgebildet ist.
• Die Kontaktelemente können auch als Kontakt- oder Übergangsbereiche bezeichnet werden. Vorzugsweise bilden dabei die jeweils miteinander kontaktierten ersten oder unteren Elektrodeneinrichtungen und zweiten Elektrodeneinrichtungen jeweils einen zusammenhängenden oder einstückigen elektrisch leitfähigen Bereich. Dies kann zum Beispiel dadurch geschehen, dass die jeweiligen kontaktierten Elektrodeneinrichtungen zum Beispiel in Form eines zusammenhängenden Metallbereichs ausgebildet sind. Andererseits ist es denkbar, dass die miteinander kontaktierten Elektrodeneinrichtungen jeweils separate leitfähige, zum Beispiel metallische, Bereiche bilden, die über ein jeweils vorgesehenes erstes bzw. zweites Kontaktelement miteinander kontaktiert werden.
• Zur Kontaktierung oder Verschaltung der Kondensatoranordnung, der Kondensatoreinrichtungen und der Elektrodeneinrichtungen im Halbleitersubstrat, in einer Deckschicht oder Passivierungsschicht oder in einem Oberflächenbereich davon ist jeweils ein Kontaktbereich oder Plugbereich vorgesehen, welcher jeweils mit der jeweiligen Kondensatoreinrichtung mit der jeweiligen Elektrodeneinrichtung davon elektrisch leitend kontaktiert ausgebildet ist. Das bedeutet, dass die der Halbleiterspeichereinrichtung zugrundeliegende Schaltung, zum Beispiel in Form einer CMOS-Struktur, über die jeweiligen Kontaktbereiche oder Plugbereiche mit den Kondensatorelektroden oder Elektrodeneinrichtungen verbunden ist. Dies geschieht zum Beispiel über direkte Kontaktierung der Plugbereiche mit den einzelnen Elektroden oder mit den vorgesehenen ersten bzw. zweiten Kontaktelementen, welche die Elektrodeneinrichtungen miteinander verbinden.
• Es ist vorteilhafterweise ferner vorgesehen, dass die Elektrodeneinrichtungen jeweils in einem Bereich in unmittelbarer räumlicher Nachbarschaft zu den Kontaktbereichen oder Plugbereichen angeordnet sind direkt an diesen anschließend oder direkt über diesen am Oberflächenbereich des Halbleitersubstrats oder einer Deckschicht oder Passivierungsschicht davon.
• Es wird ferner bevorzugt, dass zwischen dem Halbleitersubstrat und der unteren Elektrodenschicht, Elektrodeneinrichtung oder Bottomelektrode eine Barriereschicht ausgebildet wird, um Oberflächenbereiche des Halbleitersubstrats oder des Passivierungsbereichs beim Strukturieren oder im Betrieb gegen Umgebungsbestandteile, Atmosphärenbestandteile oder gegen Sauerstoff abzuschirmen. Durch diese Barriereschicht wird also gerade die so genannte Bulkdiffusion schädlicher Umgebungsbestandteile durch die Abfolge von Schichten hindurch zu den jeweiligen Plugbereichen unterdrückt.
• Bevorzugt werden als Dielektrikumsschicht ferroelektrische oder paraelektrische Materialien, um insbesondere FeRAM-Speicherkondensatoren zu realisieren.
• Eine besonders robuste Kondensatoranordnung ergibt sich, wenn als Material für die untere Elektrodenschicht oder Bottomelektrode und für die obere Elektrodenschicht oder Topelektrode jeweils ein sauerstoffbeständiges oder metallisches Material, ein Edelmetall, zum Beispiel Pt, Ir, Ru, PD, Os, Re, elektrisch leitfähige Oxide oder ein Hochtemperatursupraleiter verwendet wird.
• Bevorzugterweise wird zur entsprechenden Kontaktierung die Kondensatoreinrichtung jeweils im Bereich eines Plugs oder Kontaktbereichs. Dadurch entstehen gerade jeweils die Bereiche der vordefinierten Stellen, auf die erfindungsgemäß jeweils Bezug genommen wird.
• Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass zum Strukturieren der Unterschicht im Rahmen des ersten Ätzvorgangs und der Kondensatoreinrichtung im Rahmen des zweiten Ätzvorgangs jeweils eine Hartmaske aus Siliziumoxid verwendet wird, vorzugsweise in einem Heißkathodenätzvorgang.
• Gemäß einer anderen vorteilhaften Ausführungsform ist es vorgesehen, dass bei den Ätzvorgängen jeweils ein Plasmaprozess in einer Argon- und/oder Chloratmosphäre durchgeführt wird, vorzugsweise unter Verwendung von Lackmasken.
• Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass nach dem Ausbilden der Abfolge von Schichten diese in einen weiteren Passivierungsbereich eingebettet und/oder von diesem abgedeckt wird und dass dabei insbesondere der weitere Passivierungsbereich durch Planarisieren, insbesondere durch Polieren oder dergleichen, mit einer im Wesentlichen planaren Oberfläche versehen wird. Dies dient der mechanischen und chemischen Stabilisierung der so erhaltenen dreidimensional undulierten Oberfläche der Struktur.
• Zur konkreten Ausbildung der vorangehend bereits beschriebenen verketteten Struktur oder Chainstruktur der Kondensatoranordnung ist es vorgesehen, dass in einem nachfolgenden erstem Ätzschritt im Wesentlichen räumlich unmittelbar benachbarte Paare von Kondensatoreinrichtungen gebildet werden, welche über ihre zweite oder obere Elektrodenschicht oder Topelektrode miteinander im Wesentlichen elektrisch leitend verbunden bleiben, indem nämlich entsprechende Ausnehmungen an definierten ersten Stellen im Wesentlichen oberhalb erster Plugbereiche gebildet werden wobei insbesondere die Passivierungsschicht und das Material der zweiten oder oberen Elektrodenschicht mit einem Stopp auf der Dielektrikumsschicht zumindest lokal im Wesentlichen vollständig entfernt werden, um benachbarte Paare von Kondensatoreinrichtungen in Bezug auf ihre zweite oder obere Elektrodenschicht, Elektrodeneinrich tung oder Topelektrode im Wesentlichen elektrisch voneinander zu isolieren.
• Durch diese Maßnahmen wird folgendes erreicht: Nach dem Ausbilden der Abfolge von Schichten liegen die erste oder untere Elektrodenschicht sowie die zweite oder obere Elektrodenschicht als zusammenhängender und damit insgesamt elektrisch verbundener Materialbereich vor. Zur Trennung und Unterteilung der einzelnen Kondensatoranordnungen in Form von separierten Stapeln der Schichtabfolge ist also eine partielle Unterbrechung der leitenden Bereiche der ersten oder unteren Elektrodenschicht bzw. der zweiten oder oberen Elektrodenschicht notwendig. Da bei einer Chainstruktur die direkt benachbarten Kondensatoreinrichtungen bzw. deren Elektrodeneinrichtungen ebenfalls paarweise miteinander verbunden sind, ist insgesamt eine Paarbildung in Bezug auf die Elektrodenschichten notwendig. Bei der beschriebenen Ausführungsform des erfindungsgemäßen Herstellungsverfahrens wird diese Paarbildung zunächst in Bezug auf die zweite oder obere Elektrodenschicht oder Topelektrode durchgeführt, indem nämlich in Bezug auf die zweite oder obere Elektrodenschicht durch das Ausbilden entsprechender Ausnehmungen mit Stopp auf dem Niveau der Oberfläche des Dielektrikums an definierten ersten Stellen erster Plugbereiche in Bezug auf die zweite oder obere Elektrodenschicht Areale geschaffen werden, in denen die darin angeordneten direkt benachbarten Paare auszubildender Kondensatoreinrichtungen über ihre zweiten oder oberen Elektrodenschichten oder Elektrodeneinrichtungen oder Topelektroden miteinander verbunden bleiben.
• Vorteilhafterweise wird dann nachfolgend zum Ausbilden eines Schutzes im Bereich der geschaffenen Ausnehmungen ein weiterer Passivierungsbereich auf der so erhaltenen Struktur oder Kondensatoranordnung ausgebildet, um diese abzudecken oder einzubetten. Dabei werden die geschaffenen Ausnehmungen im vorangehend ausgebildeten Passivierungsbereich gefüllt. Vor teilhafterweise wird ferner dabei der Passivierungsbereich durch Planarisieren durch einen Poliervorgang mit einer planaren Oberfläche versehen.
• Zur weiteren Ausbildung der Chainstruktur der Kondensatoranordnung ist es vorgesehen, in einem nachfolgenden zweiten Ätzschritt Paare räumlich unmittelbar benachbarter Kondensatoreinrichtungen auszubilden, welche über ihre erste oder untere Elektrodenschicht, Elektrodeneinrichtung oder Bottomelektrode elektrisch leitend miteinander verbunden bleiben, indem entsprechende Ausnehmungen an definierten zweiten Stellen oberhalb zweiter Plugbereiche gebildet werden, wobei die ausgebildeten weiteren Passivierungsbereiche sowie das Material der Abfolge von Schichten für die jeweiligen Kondensatoreinrichtungen mit einem Stopp auf dem Oberflächenbereich der jeweiligen zweiten Plugbereiche zumindest lokal entfernt werden, so dass die über die zweiten oder oberen Elektrodenschicht, Elektrodeneinrichtung oder Topelektroden jeweils paarweise verbundenen Kondensatoreinrichtungen voneinander in Bezug auf die erste, untere und in Bezug auf die zweite, obere Elektrodenschicht, Elektrodeneinrichtung elektrisch voneinander getrennt werden.
• Durch diese Maßnahme werden nunmehr Areale im Bereich der Abfolge von Schichten geschaffen, die ausschließlich über ihre erste oder untere Elektrodenschicht, Elektrodeneinrichtung oder Bottomelektrode miteinander elektrisch leitend verbunden sind und in einem entsprechenden elektrischen Kontakt zu einem Plugbereich, nämlich dem ersten Plugbereich stehen.
• Zur Komplettierung der Ausbildung der Chainstruktur der Kondensatoranordnung ist es vorgesehen, dass nach Entfernung der abdeckenden Passivierungsschichten oder nach Passivierung von Randbereichen der ausgebildeten Ausnehmungen mit entsprechenden Spacerelementen die elektrisch vollständig voneinander getrennten Kondensatoreinrichtungen rekontaktiert werden durch Füllen der Ausnehmungen oberhalb der zweiten Plugbereiche mit einem elektrisch leitfähigen Material, um einen elektrischen Kontakt zwischen den zweiten oder oberen Elektrodenschichten, Elektrodeneinrichtungen oder Topelektroden im Bereich der zweiten Plugbereiche für die zweiten oder oberen Elektrodenschichten, Elektrodeneinrichtungen oder Topelektroden auszubilden.
• Weitere Zusammenhänge, Vorteile und Aspekte der vorliegenden Erfindung ergeben sich aus den nachfolgend aufgeführten Bemerkungen:
  Zur Herstellung von ferroelektrischen Kondensatoren für Anwendungen in nichtflüchtigen Halbleiterspeichern hoher Integrationsdichte werden üblicherweise ferroelektrische Materialien als Dielektrikum zwischen den Platten eines Kondensators eingesetzt, zum Beispiel SrBi₂(Ta,Nb)₂O₉ (SBT oder SBTN), Pb(Zr, Ti)O₃ (PZT) oder Bi₄Ti₃O₁₂ (BTO).
• Es können auch paraelektrische Materialien als Dielektrikum zum Einsatz kommen, zum Beispiel (Ba,Sr)TiO₃ (BST).
• Als Plattenmaterialien kommen Edelmetalle in Frage, welche insbesondere gegenüber hohen Temperaturen in einer Sauerstoffatmosphäre beständig sind, z.B. Pt, Pd, Ir, Rh, Ru und – falls möglich – Os und/oder dergleichen. Ferner sind gegebenenfalls auch deren leitfähige Oxide und/oder dergleichen denkbar.
• Grundsätzlich wird beim Kondensatoraufbau entweder das technologisch anspruchsvollere Stackprinzip verfolgt, bei welchem sogenannte Stack- oder Stapelkondensatoren ausgebildet werden. Oder aber es wird nach dem einfacheren aber weniger platzsparenden Offsetzellenprinzip vorgegangen. Nur das Stackprinzip oder Stapelprinzip erlaubt die Ausbildung von Kondensatoranordnungen mit hohen Integrationsdichten.
• Es ist insgesamt also ein Grundgedanke der vorliegenden Erfindung, die Stapelintegration und Strukturierung mit einem Ätzschritt mit dem Konzept der 3D-Strukturierung zur Erhöhung der Speicherdichte zu kombinieren.
• Bei herkömmlichen Herstellungsverfahren wird eine Erhöhung der Speicherdichte durch eine Verringerung der Fläche der Kondensatoren erzielt. Bei herkömmlichen 3D-Strukturen und deren Integrationskonzepten sind nur geringe Überlappbereiche zwischen den jeweiligen Bottomelektroden und den Sauerstoffbarrieren vorgesehen, was zu einer erhöhten Oxidationsgefahr der Plugs von der Seite her führt.
• Bei dem erfindungsgemäßen Herstellungsverfahren dagegen wird durch eine Teilstrukturierung der Bottomelektrode eine 3D-Struktur erzeugt, und zwar in einem zwischengeschalteten Ätzvorgang vor dem eigentlichen Herausschneiden oder Strukturieren der Kondensatorstapel.
• Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
• 1 – 14 zeigen verschiedene Zwischenstufen bei der Anwendung einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens.
• Die 1 bis 14 zeigen mit einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreichbare Zwischenstadien bei der Herstellung einer Kondensatoranordnung für eine Halbleiterspeichereinrichtung, und zwar in geschnittener Seitenansicht.
• Vorangehend und nachfolgend wird unter einem Halbleitersubstrat 20 mit seinem Oberflächenbereich 20a nicht nur ein Halbleitermaterial als solches verstanden, sondern es sollen auch sogenannte Passivierungen 21, z.B. Zwischenoxide, oder dergleichen mitumfasst sein, und insbesondere sollen darunter auch vorprozessierte Wafer mit beispielsweise Transistoranordnungen unter Zwischenoxidschichten verstanden werden.
• In einem vorangeschalteten Prozessabschnitt werden in einem Halbleitersubstrat 20 entsprechende CMOS-Strukturen aufgebaut. Zur Verschaltung dieser CMOS-Strukturen mit der auf der Oberfläche 20a des Halbleitersubstrats 20 und/oder einer Passivierungsschicht 21 anzuordnenden Kondensatoranordnung und/oder -struktur werden sogenannte Kontaktbereiche oder Plugs P1, P2 aus Polysilizium oder Wolfram an vordefinierten Stellen K im Bereich der Oberfläche 20a des Halbleitersubstrats 20 bzw. des Passivierungsbereichs 21 vorgesehen.
• Im Oberflächenbereich 20a des Halbleitersubstrats 20 sind zur Auswahl der auszubildenden Speicherzellen, d.h. zur Ansteuerung der entsprechend auszubildenden Speicherkondensatoren 10-1, ..., 10-4, Auswahltransistoreinrichtungen T1 bis T4 vorgesehen. Diese werden gebildet von im Oberflächenbereich 20a des Halbleitersubstrats 20 angeordneten Source/Drain-Bereichen SD. Dabei sind benachbarte Source/Drain-Bereiche SD voneinander beabstandet angeordnet und durch einen Zwischenbereich 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 voneinander getrennt.
• Oberhalb der Zwischenbereiche 20b im Oberflächenbereich 20a des Halbleitersubstrats 20 verlaufen über Gateoxidbereiche G elektrisch isoliert im Wesentlichen elektrisch leitfähige Wortleitungen WL. Über die Wortleitungen WL werden die dadurch als Gate fungierenden Gateoxidbereiche G der einzelnen Auswahltransistoreinrichtungen T1 bis T4 angesteuert. Oberhalb der Source/Drain-Bereiche SD, das heißt, sich vom Oberflächenbereich 20a aus erstreckend, sind sogenannte Kontaktbereiche, Plugbereiche oder Plugs P1, P2 aus im Wesentlichen elektrisch leitenden Material vorgesehen. Die Plugs P1, P2 stehen in im Wesentlichen elektrisch leitendem Kontakt mit den Source/Drain-Bereichen SD.
• Die Wortleitungen WL, die Gateoxidbereiche G sowie die Plugs P1, P2 sind in einen Passivierungsbereich 21 eingebettet, der zum Beispiel aus einem Siliziumoxid gebildet ist. Dem Oberflächenbereich 20a des eigentlichen Halbleitersubstrats 20 gegenüberliegend befindet sich der Oberflächenbereich 21a des Passivierungsbereichs 21. Somit erstrecken sich die Plugs P1, P2 vom Oberflächenbereich 20a, nämlich mit den Source/Drain-Bereichen SD in elektrisch leitendem Kontakt stehend, mit ihrem eigenen Oberflächenbereich Pa bis zum Oberflächenbereich 21a des Passivierungsbereichs 21.
• Die in 1 gezeigte Anordnung und Struktur kann mit Standardverfahren, wie sie im Stand der Technik bekannt sind, ausgebildet werden.
• Von der in 1 in seitlicher Querschnittsansicht gezeigten Grundstruktur ausgehend, wird nun erfindungsgemäß wie folgt verfahren, um die erfindungsgemäße Halbleiterspeichereinrichtung 1 auszubilden:
  Durch aufeinanderfolgende zweidimensionale oder 2D-Abscheideverfahren werden aufeinanderfolgend auf der Oberfläche 21a des Passivierungsbereichs 21 eine Barriereschicht 12 sowie auf deren Oberfläche 12a aufbauend eine Platinschicht oder erste oder untere Elektrodenschicht 14 für die Bottomelektrode BE aufgebracht. Im Sinne der Erfindung ist die Platinschicht 14 als die Unterschicht 14 zu betrachten, die später dann 3D-strukturiert wird. Die Barriereschicht 12 kann aus einer direkt auf der Oberfläche 21a des Passivierungsbereichs 21 angeordneten Kontakt- oder Haftschicht und einer darüber angeordneten eigentlichen Sauerstoffbarriere bestehen. 2 zeigt diese Zwischenstufe.
• Ebenfalls in 2 ist eine nachfolgend auf die Planare Oberfläche 14a der Metallschicht 14 für die Bottomelektrode BE aufgetragene Oxidmaske 100 dargestellt, welche genau zwischen den oberhalb der für den Plugbereichen P1, P2 charakteristischen vordefinierten Stellen K1, K2 ausgebildet ist. Die Maske 100 kann mit Hilfe einer Photomaske und eines Plasmaätzprozesses aus einer ganzflächigen Oxidschicht dargestellt werden.
• In 3 ist gezeigt, dass durch einen durch Pfeile dargestellten Ätzprozess oder Ätzvorgang die Schichtdicke der Metallisierungsschicht oder Unterschicht 14 von der maximalen Schichtdicke D außerhalb der Bereiche der vordefinierten Stellen K1, K2 durch Ausnehmungen 22 in den Bereichen K1, K2 auf eine minimale Schichtdicke d reduziert ist. Zwischen den oberhalb der definierten Stellen K1, K2 der Plugbereiche P1, P2 ergibt sich somit ein erhabener Bereich E der unteren Metallisierungsschicht oder Unterschicht 14.
• In einem nicht dargestellten Zwischenschritt wird nunmehr z.B. durch einen Flusssäureätzvorgang die Maske 100 entfernt. Dies ist für die Barriereschicht 12, insbesondere für Sauerstoffbarriere und die darunterliegende Haftschicht, nicht schädlich, weil diese ganzflächig oder zweidimensional mindestens mit der verbleibenden dünnen Unterschicht 14 der Stärke d bedeckt bleiben und von dem entsprechenden Ätzvorgang, zum Beispiel durch Flusssäure, nicht angegriffen werden können. 4 zeigt den Zustand nach dem Entfernen der Masken 100.
• Nachfolgend werden dann die Dielektrikumsschicht 16 mit dem entsprechenden Ferroelektrikum oder Paraelektrikum sowie eine obere Elektrodenschicht 18 oder Metallisierungsschicht 18, zum Beispiel ebenfalls aus Platin, für die Topelektrode TE abgeschieden, und zwar vorzugsweise ebenfalls in zweidimensi ovaler und/oder konformer Art und Weise, so dass der Schichtverlauf der hinzugefügten Schichten 16 und 18 dem Oberflächenprofil der Unterschicht 14 für die Bottomelektrode BE folgt. Die 5 und 6 zeigen diese Zwischenstufen.
• Ein Tempervorgang, bevorzugt in sauerstoffhaltiger Atmosphäre, ist nach Abscheiden des Ferroelektrikums 16 (zur Kristallisation) und der Topelektrode 18, TE (electrode anneal) ohne Schädigung der Plugs P1, P2 möglich, weil zu diesem Zeitpunkt alle unten liegenden Schichten weiterhin durch eine Bottomelektrodenschicht 14 mindestens der Stärke d und durch die Barriereschicht 12 bedeckt sind.
• Alternativ zu dem oben dargestellten Vorgehen kann eine 3D-Integration auch dadurch erfolgen, dass zunächst die Barriereschicht 12 abgeschieden und strukturiert wird und dann auf dieser Struktur im Wesentlichen konform und/oder dünn ein Material 14 für die Bottomelektrode BE abgeschieden wird. Dieses Vorgehen ist dann vorteilhaft, wenn die Schichten 12, 12a, 12b vergleichsweise leichter zu ätzen sind.
• Im Übergang zu der in 7 gezeigten Zwischenstufe wird eine Passivierungsschicht 30 zum Abdecken und/oder Einbetten der Abfolge von Schichten 12 bis 18 mit planarisierter Oberfläche 30a ausgebildet, so dass die Ausnehmungen 22 aufgefüllt sind.
• Zur Erreichung der nächsten Zwischenstufe, welche in 8 gezeigt ist, wird oberhalb der ersten Plugbereiche P1 an den definierten Stellen K1 jeweils eine Ausnehmung 32 ausgebildet, indem dort lokal das Material der zuvor aufgebrachten Passivierungsschicht 30 sowie der zweiten oder oberen Elektrodenschicht 18 für die Topelektroden TE mit Stopp auf der Oberfläche 16a des Dielektrikums 16 abgetragen werden, vorzugsweise durch einen Ätzprozess oder dergleichen, wie das in 8 dargestellt ist.
• Nachfolgend wird dann ein die so erhaltene Struktur abdeckender und/oder einbettender weiterer Passivierungsbereich 40 mit planarisierter Oberfläche 40a ausgebildet, wobei insbesondere die Ausnehmungen 32 oberhalb der zweiten Plugbereiche P2 gefüllt werden. Anschließend werden dann im Rahmen eines nachfolgenden zweiten Ätzvorgangs oberhalb der zweiten Plugbereiche P2 an den definierten zweiten Stellen K2 Ausnehmungen 42 gebildet, indem dort lokal das Material der beiden Passivierungsbereiche 30 und 40 sowie der Schichten 12 bis 18 mit Stopp auf den Oberflächen Pa der zweiten Plugbereiche P2 im Wesentlichen vollständig abgetragen werden. Diese Ausnehmungen 42 dienen nachfolgend der Rekontaktierung und Verbindung der durch die Schaffung dieser Ausnehmungen 42 elektrisch voneinander getrennten Topelektroden TE. 9 zeigt den Zustand nach dem Ausbilden der Ausnehmungen 42.
• In einem weiteren Zwischenschritt, welcher in 10 dargestellt ist, werden die zwischenzeitlich abgeschiedenen Passivierungsbereiche 30 und 40 entfernt, so dass sowohl die zuvor ausgebildeten Ausnehmungen 32 als auch die zuletzte ausgebildeten Ausnehmungen 42 mit entsprechend freien Oberflächenbereichen 16a und Pa des Dielektrikums bzw. der zweiten Plugbereiche P2 offenliegen.
• Um nachfolgend ein besonders sicheres Prozessieren und Betreiben der so strukturierten Halbleiterspeichereinrichtung zu gewährleisten ist vorgesehen, dass, wie das in 11 gezeigt ist, die Kantenbereiche oder Randbereiche 32b und 42b der Ausnehmungen 32 und 42 mittels vorgesehener Spacer 32c und 42c aus einem im Wesentlichen elektrisch isolierenden Material geschützt werden, wodurch Kurzschlusskontakte zwischen nicht zu kontaktierenden Topelektroden TE bzw. zwischen Topelektroden TE und Bottomelektroden BE vermieden werden.
• In 12 wird dieser Zwischenzustand gezeigt, wobei die passivierten Ausnehmungen 32 nachfolgend mittels einer weiteren Passivierungsschicht 50 gefüllt sind und die Ausnehmungen 42 oberhalb der zweiten Plugs P2 weiterhin freiliegen.
• Die Kontaktierung der Topelektroden TE im Bereich oberhalb der zweiten Plugs P2 miteinander und mit den zweiten Plugbereichen P2 erfolgt durch Füllen der Ausnehmungen 42 oberhalb der zweiten Plugbereiche P2 mit einem im Wesentlichen elektrisch leitenden Material, wobei die Oberflächenbereiche 18a der räumlich direkt zueinander benachbarten Topelektroden TE durch das im Wesentlichen elektrisch leitende Material 60 kontaktiert werden, wie das in 13 gezeigt ist.
• In 14 schließlich ist dargestellt, dass entsprechende weitere Schichtstrukturen 70 aufgebracht werden können oder müssen, um eine weitere Passivierung oder auch Kontaktierung der darunterliegenden Strukturen zu erreichen.

10-1

Kondensatoreinrichtung

10-2

Kondensatoreinrichtung

10-3

Kondensatoreinrichtung

10-4

Kondensatoreinrichtung

12

Barriereschicht

12a

Oberflächenbereich

14

Unterschicht, untere Metallisierungsschicht oder

Elektrodenschicht

14a

horizontale, Planare Fläche

14b

Seitenfläche

16

Dielektrikumsschicht

16a

Oberflächenbereich

18

obere Metallisierungsschicht oder Elektrodenschicht

20

Halbleitersubstrat

20a

Oberflächenbereich

20b

Zwischenbereich

21

Passivierungsschicht, -bereich

21a

Oberflächenbereich

22

Ausnehmung

30

Passivierungsbereich, -schicht

30a

Oberflächenbereich

32

Ausnehmung

32b

Randbereich

32c

Spacer

40

Passivierungsbereich, -schicht

40a

Oberflächenbereich

42

Ausnehmung

42b

Randbereich

42c

Spacer

50

Passivierungsbereich, -schicht

60

Passivierungsbereich, -schicht

70

Passivierungsbereich, -schicht

100

Maske, Maskenbereich

BE

untere Elektrode, Bottomelektrode

d

minimale/reduzierte Schichtdicke

D

herkömmliche Schichtdicke

G

Gateoxidbereich

K1, K2

definierte Stelle, Bereich

P1, P2

Plugbereich

Pa

Oberflächenbereich

SD

Source/Drainbereich

T1-T4

Auswahltransistor, -einrichtung

TE

obere Elektrode, Topelektrode

WL

Wortleitung

Claims (9)

1. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung mit in einem Halbleiterkörper (20) angeordneten Source- und Drainbereichen (SD), in Zwischenbereichen (20b) zwischen den Source- und Drainbereichen (SD) oberhalb eines Gateoxidbereichs (G) vorgesehenen Gates, einer auf der Oberfläche (20a) des Halbleiterkörpers (20) vorgesehenen Passivierungsschicht (21) und mit auf der Passivierungsschicht (21) vorgesehenen Kondensatoreinrichtungen (10-1, ..., 10-4), die jeweils eine untere und eine obere Elektrodeneinrichtung aufweisen, wobei die unteren und die oberen Elektrodeneinrichtungen (14, 18) über erste und zweite Plugs (P1, P2) durch die Passivierungsschicht (21) hindurch mit den Source- und Drainbereichen (SD) elektrisch verbunden sind, – bei welchem auf dem Halbleiterkörper (20) mit den Source- und Drainbereichen (SD) und mit den Gateoxidbereichen (G) und den Gates die Passivierungsschicht (21) aufgebracht wird, – bei welchem in der Passivierungsschicht (21) im Gebiet oberhalb der Source- und Drainbereiche (SD) bis zu diesen reichende Ausnehmungen eingebracht werden, – bei welchem auf der so gebildeten Anordnung ganzflächig und in den Ausnehmungen für die zu bildenden Plugs (P1, P2) ein Materialbereich aufgetragen wird, – bei welchem der Materialbereich für die auszubildenden Plugs (P1, P2) mit Ausnahme der zu bildenden Plugs (P1, P2), die in den Ausnehmungen zu bilden sind, selektiv bis zur Oberfläche (21a) der Passivierungsschicht (21) abgetragen wird, – bei welchem die Kondensatoreinrichtungen (10-1, ..., 10-4) jeweils als eine Abfolge von Schichten (12, 14, 16, 18) mittels eines zweidimensionalen und konformen Ab scheideverfahrens mit der unteren Elektrodeneinrichtung (14), der oberen Elektrodeneinrichtung (18) und einer Dielektrikumsschicht (16) dazwischen ausgebildet werden, – bei welchem die untere Elektrodeneinrichtung (14) dem Halbleitersubstrat (20) zu- und die obere Elektrodeneinrichtung (18) dem Halbleitersubstrat (20) abgewandt ausgebildet werden, – bei welchem zunächst eine Unterschicht (12, 14) der Abfolge von Schichten (12, 14, 16, 18) auf der Passivierungsschicht (21) ausgebildet, nach ihrer Ausbildung außerhalb eines Bereichs von vordefinierten ersten und zweiten Stellen (K1, K2) bis auf eine nicht verschwindende aber reduzierte Schichtdicke (d) abgetragen wird, – bei welchem im Bereich der vordefinierten ersten und zweiten Stellen (K1, K2) dadurch jeweils ein dreidimensional ausgestalteter, erhabener Bereich (E) der Unterschicht (12, 14) gebildet wird, – bei welchem dann die nachfolgenden Schichten (16, 18) der Abfolge von Schichten konform auf der Unterschicht (12, 14) im Bereich des erhabenen Bereichs (E) ausgebildet werden und – bei welchem dadurch eine lokal dreidimensional strukturierte Abfolge von Schichten (12, 14, 16, 18) und somit eine dreidimensional strukturierte Kondensatoreinrichtung (10-1, ..., 10-4) im Bereich des erhabenen Bereichs (E) der dreidimensional strukturierten Unterschicht (14) im Bereich der vordefinierten Stelle (K) ausgebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Unterschicht (12, 14) nach lokaler Ausbildung einer Maske (100) jeweils im Bereich der vordefinierten Stelle (K1, K2) auf der Unterschicht (12, 14) durch einen anschließenden ersten Ätzvorgang außerhalb von Bereichen der Maske (100) abgetragen wird.
3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass jede der Kondensatoreinrichtungen (10-1, ..., 10-4) mit ihrer jeweiligen unteren Elektrodeneinrichtung (14) mit der unteren Elektrodeneinrichtung (14) einer ersten direkt räumlich benachbarten Kondensatoreinrichtung (10-1, ..., 10-4) und mit ihrer oberen Elektrodeneinrichtung (18) mit der oberen Elektrodeneinrichtung (18) einer zweiten anderen direkt räumlich benachbarten Kondensatoreinrichtung (10-1, ..., 10-4) der Kondensatoranordnung (2) elektrisch kontaktiert werden, um eine Kondensatoranordnung (2) mit Chainstruktur zu bilden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die miteinander kontaktierten Elektrodeneinrichtungen (14) oder die miteinander kontaktierten Elektrodeneinrichtungen (18) jeweils als zusammenhängender und einstückiger elektrisch leitfähiger Bereich ausgebildet werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem Halbleitersubstrat (20) und der unteren Elektrodeneinrichtung (14) eine Barriereschicht (12) ausgebildet wird, um Oberflächenbereiche (20a) des Halbleitersub strats (20), des Passivierungsbereichs (21) und der Plugs (P1, P2) beim Strukturieren und im Betrieb gegen Umgebungsbestandteile und gegen Sauerstoff abzuschirmen.
6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass für die Dielektrikumsschicht (16) ein ferroelektrisches oder paraelektrisches Material verwendet wird.
7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als Material für die untere Elektrodeneinrichtung (14) oder für die obere Elektrodeneinrichtung (18) ein sauerstoffbeständiges Material, ein metallisches Material, ein Edelmetall, Pt, Ir, Ru, Re, Os, Pd, ein elektrisch leitfähiges Oxid, LaSrCoO, SrRuO3 oder ein Hochtemperatursupraleiter verwendet wird.
8. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass bei Ätzvorgängen jeweils ein Plasmaprozess in einer Argon oder Chlor enthaltenden Atmosphäre unter Verwendung von Lackmasken durchgeführt wird.
9. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass nach dem Ausbilden der Abfolge von Schichten (12, 14, 16, 18) diese in einen weiteren Passivierungsbereich (30) eingebettet und mit diesem abgedeckt werden und – dass dabei der weitere Passivierungsbereich (30) durch Planarisieren durch Polieren mit einem planaren Oberflächenbereich (30a) versehen wird.