DE10014315B4 - Verfahren zum Herstellen eines Halbleiterspeichers - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleiterspeichers, das die folgenden Schritte aufweist:
– Abscheiden eines ersten Zwischenschichtdielektrikums (2) auf einem mit einem MOS-Transistor versehenen Halbleitersubstrat (1), anschließendes Herstellen eines zu einem Source/Drain-Bereich (5) des MOS-Transistors führenden Kontaktlochs im ersten Zwischenschichtdielektrikum (2), und Auffüllen des Kontaktlochs mit einem leitenden Material, um dadurch einen elektrisch mit dem Source/Drain-Bereich (5) verbundenen Kontaktpfropfen (6) auszubilden;
– Abscheiden eines Barrieremetallmaterials (8) auf dem ersten Zwischenschichtdielektrikum (2) und dem Kontaktpfropfen (6) und Strukturieren des Barrieremetallmaterials (8) zu einem solchen Barrieremetall (8a), das auf oder über dem Kontaktpfropfen (6) liegt, um mit diesem elektrisch verbunden zu sein;
– Abscheiden eines Sauerstoffeindring-Verhinderungsfilms (9) über dem Barrieremetall (8a) und dem ersten Zwischenschichtdielektrikum (2) in solcher Weise, dass die Oberfläche des Sauerstoffeindring-Verhinderungsfilms (9) auf dem ersten Zwischenschichtdielektrikum (2) auf einem höheren Niveau als die Oberfläche des Barrieremetalls (8a) liegt, und anschließendes Abtragen des Sauerstoffeindring-Verhinderungsfilms (9) durch eine chemisch-mechanische Poliertechnik,...

Description

  • Die Erfindung betrifft ein Halbleiterspeicherverfahren zum Herstellen eines Halbleiterspeichers mit einem ferroelektrischen Kondensator als Ladungsspeicherkondensator.
  • In jüngerer Zeit wurden Forschungs- und Entwicklungsvorhaben für nichtflüchtige Halbleiterspeicher unter Verwendung eines Ferroelektrikums mit Nachdruck ausgeführt, und einige dieser Speicher wurden in die Praxis überführt. Mit der herkömmlich verwendeten planaren Speicherzellenstruktur ist jedoch keine Erhöhung der Integrationsdichte und der Speicherkapazität möglich, da die Zellengröße bei der planaren Struktur den hohen Wert von ungefähr 100 μm2 aufweist. Demgegenüber ist die Stapelstruktur zum Erhöhen der Speicherkapazität geeignet. Die Stapelstruktur ist eine Struktur, bei der ein ferroelektrischer Kondensator auf der Source oder dem Drain eines Auswähltransistors hergestellt ist, wobei zwischen diesen ein leitender Kontaktpfropfen aus zum Beispiel mit Fremdstoffen dotiertem Polysilicium vorhanden ist.
  • Bei der Stapelstruktur wird eine untere Kondensatorelektrode auf oder über dem Kontaktpfropfen aus zum Beispiel Polysilicium hergestellt. Als Elektrodenmaterial wird normalerweise bei ferroelektrischen Kondensatoren ein Edelmetall wie Platin (Pt) verwendet. Wenn ein derartiges Metall unmittelbar auf Silicium abgeschieden wird, tritt jedoch zwischen diesen Materialien bei relativ niedriger Temperatur eine Silicidbildungsreaktion auf, mit dem Ergebnis, dass sich an der Grenzfläche zwischen der unteren Elektrode und dem leitenden Kontaktpfropfen schlechte Leitfähigkeit ergibt und dass auf der Filmoberfläche Hügelchen auftreten. Herkömmlicherweise wird, um diesen Effekt zu unterdrücken, zwischen dem Kontaktpfropfen aus Polysilicium und der unteren Elektrode ein Barrieremetall aus zum Beispiel Titannitrid (TiN), einem Nitrid einer Legierung von Tantal und Silicium (TaSiN) usw. angebracht.
  • Diese Nitride können die Silicidbildungsreaktion zwischen dem Kontaktpfropfen aus Polysilicium und der unteren Elektrode unterdrücken. Wenn jedoch die untere Elektrode aus Pt hergestellt wird, das für Sauerstoff sehr durchlässig ist, wird eine Fläche des Barrieremetalls während einer Wärmebehandlung oxidiert, die zur Kristallisation des Ferroelektrikums in einer Sauerstoffumgebung ausgeführt wird. Die Oxidation des Barrieremetalls fördert ebenfalls die Bildung von Hügelchen und die Ablösung des Films zwischen der unteren Elektrode und dem Barrieremetall. Um derartige Nachteile zu vermeiden, wird häufig als unteres Elektrodenmaterial Iridium (Ir) mit geringer Durchlässigkeit für Sauerstoff verwendet, um dadurch einen ferroelektrischen Kondensator mit hoher Widerstandsfähigkeit gegen Oxidation zu realisieren.
  • Bei einem normalen Bauteil-Herstellprozess werden ein Barrieremetall, ein Material für die untere Elektrode, ein ferroelektrisches Material und ein Material für die obere Elektrode in dieser Reihenfolge aufgestapelt, und dann werden diese Materialien einem Ätzprozess in umgekehrter Reihenfolge unterzogen, um dadurch einen ferroelektrischen Kondensator mit der oberen Elektrode, dem ferroelektrischen Film und der unteren Elektrode sowie ein Barrieremetall auszubilden. Danach wird ein Wärmebehandlungsprozess ausgeführt, um den ferroelektrischen Film wiederherzustellen. Während des Ätzprozesses und des Wärmebehandlungsprozesses treten jedoch die folgenden Probleme auf.
  • Wenn Pt und Ir durch eine Trockenätztechnik geätzt werden, tritt an den Seitenflächen des sich ergebenden Musters und eines Resists ein Ätzrückstand auf. Ein Ätzen des Barrieremetalls ohne Entfernen eines derartigen Ätzrückstands auf dem Muster und/oder dem Resist führt zu einer Änderung der Mustergröße oder einer Verschiebung der Musterkontur. Dies erschwert es, das Barrieremetall mit gewünschter Form auszubilden, und es führt auch zu einem Kurzschluss zwischen der oberen und der unteren Elektrode.
  • Wenn auch beim Ätzen des Barrieremetalls ein neuer Ätzrückstand auftritt, so dass dieser neue Ätzrückstand zum vorigen dazu kommt, ist es sehr schwierig, den kumulativen Ätzrückstand zu entfernen. Um das Auftreten einer Ansammlung von Ätzrückständen zu vermeiden, ist es erforderlich, das Ätzen an der Grenzfläche zwischen dem unteren Elektrodenmaterial und dem Barrieremetall anzuhalten, den Ätzrückstand auf der unteren Elektrode zu entfernen und dann mit dem Ätzen des Barrieremetalls zu beginnen. In den meisten Fällen ist es jedoch sehr schwierig, das Ätzen an der Grenzfläche zwischen der unteren Elektrode und dem Barrieremetall anzuhalten, da das Verhältnis für selektives Ätzen betreffend die untere Elektrode zum Barrieremetall klein ist.
  • Es existiert ein weiteres Problem. Wenn ein ferroelektrisches Material in eine integrierte Schaltung eingebaut wird, wird es verschiedenen Herstellprozessen unterzo gen. Genauer gesagt, wird das ferroelektrische Material beim Prozess des Herstellens eines ferroelektrischen Kondensators unmittelbar einem Trockenätzprozess und einer Behandlung unter Verwendung einer chemischen Flüssigkeit unterzogen. Dies führt zu Beschädigungen am Kondensator. Die Erholung vom Schaden benötigt eine Wärmebehandlung vorzugsweise bei einer hohen Temperatur wie einer solchen von 700°C in Sauerstoffumgebung.
  • Nachdem der Kondensator hergestellt wurde, genauer gesagt, unmittelbar nach dem Fertigstellen der unteren Elektrode und des Barrieremetalls durch die Bearbeitung des Materials für die untere Elektrode und das Barrieremetall werden Seitenflächen des Barrieremetalls freigelegt, so dass sie mit keinerlei Film bedeckt sind. Wenn die Wärmebehandlung in Sauerstoffumgebung in einem solchen Zustand ausgeführt wird, schreitet die Oxidationsreaktion im Barrieremetall ausgehend von dessen Seitenflächen fort, was zu schlechter Leitung wegen erhöhtem Widerstand, zur Entstehung von Hügelchen und zu Filmablösung führt. Um derartige Nachteile zu vermeiden, wurde herkömmlicherweise die Wärmebehandlung nach der Herstellung der unteren Elektrode und des Barrieremetalls in einer Umgebung ohne Sauerstoff, wie in einer Stickstoffumgebung, ausgeführt.
  • Außerdem besteht die Tendenz, wenn bei einem Prozess nach dem Herstellen eines Zwischenschichtdielektrikums über dem ferroelektrischen Kondensator eine weitere Wärmebehandlung in der Sauerstoffumgebung ausgeführt wird, dass Sauerstoff durch das Zwischenschichtdielektrikum aus zum Beispiel NSG (Non-doped Silicate Glass = undotiertes Silicatglas) in das Barrieremetall diffundiert, wodurch dieses oxidiert wird. Aus diesem Grund ist es schwierig, eine Hochtemperatur-Wärmebehandlung in Sauerstoffumgebung auszuführen, nachdem die untere Elektrode und das Barrieremetall hergestellt wurden, was bedeutet, dass es schwierig ist, die Eigenschaften des ferroelektrischen Kondensators wiederherzustellen.
  • Im Einzelnen ist aus der EP 0 739 030 A2 ein hochintegrierter Dünnfilm-Kondensator bekannt, bei dem eine untere Elektrode über ein Barrieremetall und einen Polysilizium-Kontaktpfropfen mit einem Halbleiterkörper in Verbindung steht.
    •
  • Es ist Aufgabe der Erfindung, ein Verfahren zum Herstellen eines Halbleiterspeichers zu schaffen, das eine verbesserte Planarität der unteren Kondensatorelektrode erlaubt.
  • Diese Aufgabe wird jeweils durch ein Verfahren gemäß den Patentansprüchen 1, 3 oder 5 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2, 4 und 6.
  • Bei dem Halbleiterspeicher ist wegen des Vorhandenseins des Sauerstoffeindring-Verhinderungsfilms auf den gesamten Seitenflächen des Barrieremetalls verhindert, dass das Barrieremetall während der Wärmebehandlung oxidiert wird, die in Sauerstoffumgebung zur Wiederherstellung des Dielektrikums, insbesondere eines Ferroelektrikums, im Herstellprozess für den Speicher ausgeführt wird. Daher kann der Halbleiterspeicher gute Eigenschaften des dielektrischen (insbesondere ferroelektrischen) Films aufweisen.
  • Bei einer Ausführungsform des Verfahrens gemäß Anspruch 1 weist der Sauerstoffeindring-Verhinderungsfilm im Wesentlichen L-förmigen Querschnitt auf, und auf Seitenflächen dieses Sauerstoffeindring-Verhinderungsfilms wird ein Isolierfilm hergestellt, der Filmspannungen aufweist, die kleiner als die Filmspannungen des Sauerstoffeindring-Verhinderungsfilms sind, oder der Filmspannungen aufweist, die in einer Richtung entgegengesetzt zu derjenigen Richtung wirken, in der die Filmspannungen des Sauerstoffeindring-Verhinderungsfilms wirken.
  • Bei einer Ausführungsform des Verfahrens gemäß Anspruch 3 wird der Sauerstoffeindring-Verhinderungsfilm aus demselben Material wie dem der unteren Elektrode hergestellt, so dass dieser Film und die untere Elektrode einheitlich vorhanden sind.
  • Dank der vereinheitlichten Struktur des Sauerstoffeindring-Verhinderungsfilms und der unteren Elektrode, d. h. wegen der einteiligen Struktur, kann der Halbleiterspeicher dieser Ausführungsform durch weniger Prozessschritte im Vergleich zum Fall hergestellt werden, bei dem der Sauerstoffeindring-Verhinderungsfilm und die untere Elektrode aus verschiedenen Materialien hergestellt werden.
  • Wenn unter Verwendung eines der erfindungsgemäßen Verfahren das untere Elektrodenmaterial zur Strukturierung geätzt wird, ist das Barrieremetall bereits fertiggestellt, und seine Seitenflächen sind mit dem Sauerstoffeindring-Verhinderungsfilm (oder dem Material der unteren Elektrode) bedeckt. Daher ist es möglich, die durch Ätzrückstände verursachten Probleme zu überwinden, wie eine Änderung der Mustergröße oder einen Kurzschluss zwischen der oberen und unteren Elektrode.
  • Unter Verwendung eines der erfindungsgemäßen Verfahren ist es leicht möglich, da das Material der unteren Elektrode und das Barrieremetall in verschiedenen Schritten zur Strukturierung geätzt werden, den Ätzrückstand zu beseitigen, abweichend vom herkömmlichen Verfahren, bei dem das Material der unteren Elektrode und das Barrieremetall kontinuierlich geätzt werden. Daher ist es möglich, Probleme in Zusammenhang mit Ätzrückständen zu unterdrücken, wie eine Änderung der Mustergröße, einen Kurzschluss zwischen der oberen und der unteren Elektrode usw.
  • Andere Aufgaben und Vorteile der Erfindung gehen aus der folgenden Beschreibung hervor.
  • Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen vollständiger zu verstehen sein.
  • 1A, 1B, 1C, 1D, 1E, 1F, 1G und 1H veranschaulichen Prozessschritte zum Herstellen eines Halbleiterspeichers gemäß einem ersten Ausführungsbeispiel der Erfindung;
  • 2 zeigt eine Hysteresecharakteristik eines ferroelektrischen Kondensators im Halbleiterspeicher des ersten Ausführungsbeispiels, wenn als Sauerstoffeindring-Verhinderungsfilm ein SiN-Film verwendet ist;
  • 3 zeigt eine Hysteresecharakteristik eines ferroelektrischen Kondensators im Halbleiterspeicher des ersten Ausführungsbeispiels, wenn als Sauerstoffeindring-Verhinderungsfilm ein SiON-Film verwendet ist;
  • 4A, 4B, 4C, 4D und 4E veranschaulichen Prozessschritte zum Herstellen eines Halbleiterspeichers gemäß einem zweiten Ausführungsbeispiel der Erfindung;
  • 5 zeigt eine Hysteresecharakteristik eines ferroelektrischen Kondensators im Halbleiterspeicher des zweiten Ausführungsbeispiels; und
  • 6A, 6B, 6C, 6D, 6E, 6F, 6G, 6H und 6I veranschaulichen Prozessschritte zum Herstellen eines Halbleiterspeichers gemäß einem dritten Ausführungsbeispiel der Erfindung.
    •
  • In den genannten Figuren bezeichnet die Bezugszahl 1 ein Siliciumsubstrat, die Bezugszahl 2 ein erstes Zwischenschichtdielektrikum, die Bezugszahl 3 einen Gateiso lator, die Bezugszahl 4 eine Gateelektrode eines MOS-Transistors und die Bezugszahl 5 einen Source/Drain-Bereich des MOS-Transistors. Auch bezeichnet die Bezugszahl 6 einen Kontaktpfropfen aus Polysilicium, die Bezugszahl 7 einen Ti(Titan)-Film als Haftschicht, die Bezugszahl 8 einen Tantalsiliciumnitrid- Film als Material eines Barrieremetalls 8a, die Bezugszahl 9 einen durch ein plasmaunterstütztes CVD(Chemical Vapor Deposition)-Verfahren hergestellten Siliciumnitridfilm. Die Bezugszahl 10 bezeichnet einen Ir(Iridium)-Film als Material einer unteren Elektrode 10a eines Kondensators, die Bezugszahl 11 bezeichnet einen SBT-Film als Material eines ferroelektrischen Films 11a des Kondensators, die Bezugszahl 12 bezeichnet einen Pt(Platin)-Film als Material einer oberen Elektrode 12a des Kondensators, die Bezugszahl 13 bezeichnet einen Titanoxidfilm als Diffusionsbarrierefilm und die Bezugszahl 14 bezeichnet ein zweites Zwischenschichtdielektrikum. Auch bezeichnet die Bezugszahl 15 eine Leiterbahn, die Bezugszahl 16 bezeichnet einen durch ein Niederdruck-CVD- Verfahren hergestellten Siliciumnitridfilm und die Bezugszahl 17 bezeichnet einen Ozon-TEOS(Tetraethylorthosilicat)- NSG-Film.
  • Erstes Ausführungsbeispiel
  • Nachfolgend werden unter Bezugnahme auf die 1A–1H Prozessschritte zum Herstellen eines Halbleiterspeichers gemäß einem ersten Ausführungsbeispiel beschrieben.
  • Als Erstes wird, unter Verwendung eines CVD-Verfahrens, ein Siliciumoxidfilm als erstes Zwischenschichtdielektrikum 2 auf dem mit dem MOS-Transistor versehenen Siliciumsubstrat 1 hergestellt. Dann wird im ersten Zwischenschichtdielektrikum 2 an einer Position eines Source/Drain-Bereichs 5 des MOS- Transistors ein Kontaktloch mit einem Durchmesser von 0,6 μm hergestellt. Durch das CVD-Verfahren wird Polysilicium so abgeschieden, dass das Kontaktloch mit ihm aufgefüllt wird, und es wird dann zur Widerstandsverringerung mit Phosphor (P) dotiert. Danach werden das Polysilicium mit eindiffundiertem Phosphor und das erste Zwischenschichtdielektrikum 2 durch CMP (chemisch-mechanisches Polieren) eingeebnet. Im Ergebnis ist ein Kontaktpfropfen 6 aus Polysilicium ausgebildet (1A).
  • Als Nächstes wird durch ein Gleichspannungsmagnetron-Sputterverfahren ein Ti-Film 7 mit einer Dicke von 20 nm hergestellt. Dann wird ein Tantalsiliciumnitrid(TaSiN)-Film 8 durch ein reaktives Gleichspannungsmagnetron-Sputterverfahren unter Verwendung einer Legierung von Tantal und Silicium als Target mit einer Dicke von 100 nm hergestellt (1B). Die Sputterbedingungen sind: Gleichspannungsleistung von 2,0 kW, Substrattemperatur von 500°C und Ar und N2 als Sputtergase mit einer Strömungsrate von 24 cm3/s (sccm) bzw. 16 cm3/c (sccm). Nach dem Sputterprozess wird bei einer Temperatur von 600°C in N2-Umgebung eine Wärmebehandlung ausgeführt, um den TaSiN-Film 8 zu verdichten. Dann werden der TaSiN-Film 8 und der Ti-Film 7 unter Verwendung einer bekannten Fotolithografie- und Trockenätztechnik zu einem Barrieremetall 8a und einer Haftschicht 7a mit jeweils 1,2 μm im Quadrat strukturiert, mit vollständiger Bedeckung der Oberfläche des Kontaktpfropfens 6 aus Polysilicium. für den Trockenätzprozess wird eine ECR(Electron Cyclotron Resonance)-Ätzeinrichtung verwendet. Als Nächstes wird ein Siliciumnitrid(P-SiN)-Film 9 durch das plasmaunterstützte CVD-Verfahren mit einer Dicke von 200 nm auf dem Barrieremetall 8a und dem ersten Zwischenschichtdielektrikum 2 abgeschieden (1C). Der P- SiN-Film 9 wird bei einer Substrattemperatur von 400°C hergestellt.
  • Als Nächstes wird dieser P-SiN-Film 9 durch das CMP-Verfahren so abgearbeitet, dass die Oberfläche des TaSiN-Barrieremetalls 8a freigelegt wird und eine eingeebnete Fläche erhalten wird (1D). Anstelle des P-SiN-Films 9 kann durch das plasmaunterstützte CVD-Verfahren ein Siliciumoxidnitrid(P-SiON)-Film mit einer Filmdicke von 200 nm bei einer Substrattemperatur von 400°C abgeschieden werden.
  • Als Nächstes wird ein Iridium(Ir)-Film 10, der zu einer unteren Elektrode ausgebildet wird, durch das Gleichspannungsmagnetron-Sputterverfahren mit einer Dicke von 150 nm abgeschieden. Dann wird ein ferroelektrischer Film 11 hergestellt. Bei diesem Ausführungsbeispiel wird ein SrBi2Ta2O9(SBT)-Film 11 auf die folgende Weise als ferroelektrischer Film hergestellt. Als Erstes wird eine organische Metalllösung, die die metallischen Elemente Sa, Bi und Ta enthält, durch Schleuderbeschichten auf den Ir-Film 10 aufgetragen und dann getrocknet. Dann wird der sich ergebende Film zur Kristallisation für 30 Minuten bei einer Temperatur von 700°C in O2-Umgebung bei Normaldruck getempert. Diese Schritte werden wiederholt, bis eine gewünschte Filmdicke erhalten ist. Das Zusammensetzungsverhältnis der Elemente in der organischen Metalllösung beträgt Sr : Bi : Ta = 0,8 : 2,4 : 2,0, und die endgültige Filmdicke des SBT-Films 11 beträgt 150 nm. Nachdem der SBT-Film 11 fertiggestellt wurde, wird durch das Gleichspannungsmagnetron-Sputtern ein Platin(Pt)-Film 12 mit einer Filmdicke von 100 nm abgeschieden (1E). Dann wird der Pt-Film 12 durch eine bekannte Fotolithografie- und Trockenätztechnik zu einer oberen Elektrode 12a strukturiert (1F), und anschließend werden die Filme 11 und 10 durch eine bekannte Fotolithografie- und Trockenätztechnik zu einem Fer roelektrikum 11a bzw. einer unteren Ir-Elektrode 10a eines Kondensators strukturiert. Es ist zu beachten, dass nach dem Ätzen des Pt-Films 12 eine Wärmebehandlung für 30 Minuten als Elektrodentemperprozess bei einer Temperatur von 700°C in O2-Umgebung ausgeführt wird. Die Größe des Ir-Films oder der unteren Elektrode 10a ist ausreichend groß dafür, die gesamte Oberseite des TaSiN- Barrieremetalls 8a zu bedecken, d. h., sie ist größer als die Größe des Barrieremetalls 8a. Bei diesem Ausführungsbeispiel weist die untere Ir-Elektrode 10a eine Größe von 4 μm auf 4 μm auf. Beim Verarbeiten des Ir-Films 10 zur unteren Ir-Elektrode 10a wird auch der P-SiN-Film 9, oder eine Grundierung, so geätzt, dass das erste Zwischenschichtdielektrikum 2 freigelegt wird. Jedoch muss das erste Zwischenschichtdielektrikum 2 nicht notwendigerweise freigelegt werden.
  • Gemäß dem oben angegebenen herkömmlichen Verfahren ist es erforderlich, das Ätzen an der Grenzfläche zwischen dem Ir- Film 10, der zur unteren Elektrode wird, und dem TaSiN-Film 8, der zum Barrieremetall wird, zu stoppen. Demgegenüber wird beim vorliegenden Ausführungsbeispiel, wenn der Ir-Film 10 überätzt wird, nicht der TaSiN-Film 8 sondern der P-SiN- Film 9 geätzt. Demgemäß ist ein beim Ätzen des Ir-Films 10 auftretender Ätzrest leicht durch eine chemische Flüssigkeit entfernbar. Der so strukturierte P-SiN-Film 9 dient als Sauerstoffeindring-Verhinderungsfilm zum Verhindern einer Oxidation des TaSiN-Barrieremetalls 8a während des später ausgeführten Wärmebehandlungsprozesses für die Erholung des Ferroelektrikums. Zu diesem Zweck verfügt der P-SiN-Film 9 um das Barrieremetall herum vorzugsweise über eine Wanddicke, oder eine Dicke in horizontaler Richtung, von 0,1 bis 2,0 μm einschließlich. Wenn die Wanddicke unter 0,1 μm beträgt, wird der P-SiN-Film 9 für Sauerstoff durchlässig. Wenn die Wanddicke über 0,2 μm beträgt, nimmt die Bauteilgröße auffällig zu.
  • Nach dem obigen Ätzprozess wird ein Titanoxid(TiO2)-Film 13 als Diffusionsbarrierefilm durch Sputtern mit einer Dicke von 25 nm abgeschieden, und dann wird der Film zu einem solchen Muster bearbeitet, dass er beinahe den gesamten ferroelektrischen Kondensator bedeckt oder einhüllt. Danach wird ein zweites Zwischenschichtdielektrikum 14 mit einer Dicke von 300 nm abgeschieden. Dieses zweite Zwischenschichtdielektrikum 14 ist wie das erste Zwischenschichtdielektrikum ein Ozon-TEOS-NSG-Film. Dann wird durch Fotolithografie und Trockenätzen ein zur oberen Elektrode 12a des ferroelektrischen Kondensators führendes Kontaktloch im zweiten Zwischenschichtdielektrikum 14 und im TiO2-Film 13 hergestellt.
  • Als Nächstes wird eine Wärmebehandlung zur Wiederherstellung des Ferroelektrikums ausgeführt. Die Wärmebehandlungsbedingungen sind die folgenden: Temperatur von 700°C, Zeit von 30 Minuten und O2-Umgebung und Normaldruck. Beim Herstellprozess für einen herkömmlichen Halbleiterspeicher ist es aus dem folgenden Grund schwierig, eine Hochtemperatur-Wärmebehandlung in O2-Umgebung auszuführen. Es besteht nämlich die Tendenz, dass das Barrieremetall von seinen Seiten her durch Sauerstoff oxidiert wird, der durch das zweite Zwischenschichtdielektrikum 14 in das Barrieremetall eindringt. Die Oxidation des Barrieremetalls führt zu Problemen schlechter Leitfähigkeit, Hügelchen und Filmablösung. Demgegenüber unterdrückt, bei der erfindungsgemäßen Anordnung, der P-SiN-Film 9 das Eindringen von Sauerstoff, so dass es viel weniger möglich ist, das Barrieremetall zu oxidieren. Demgemäß ist bei diesem ersten Ausführungsbeispiel das Auftreten schlechter Leitfähigkeit und/oder einer Filmablösung gut unterdrückt.
  • Nachdem das Kontaktloch hergestellt wurde, wird eine Anschlussleitung 15 aus einem Material auf Al-Basis hergestellt (1H).
  • 2 zeigt die Hysteresecharakteristik eines mit den obigen Schritten hergestellten ferroelektrischen Kondensators, bei dem ein P-SiN-Film als Sauerstoffeindring-Verhinderungsfilm verwendet ist. Auch zeigt die 3 die Hysteresecharakteristik eines durch die obigen Schritte hergestellten ferroelektrischen Kondensators, bei dem ein P-SiON-Film als Sauerstoffeindring-Verhinderungsfilm verwendet ist. In beiden Fällen zeigt die Hysteresekurve gute Symmetrie, was beweist, dass beachtlich gute Ergebnisse erzielt wurden.
  • Zweites Ausführungsbeispiel
  • Nachfolgend werden unter Bezugnahme auf die 4A–4E Herstellprozessschritte für einen Halbleiterspeicher gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.
  • Als Erstes werden, durch Prozessschritte ähnlich denen beim ersten Ausführungsbeispiel (siehe 1A–1C), ein TaSiN- Barrieremetall 8a und eine Ti-Haftschicht 7a mit jeweils 1,2 μm im Quadrat auf solche Weise hergestellt, dass diese Filme 7a und 8a die gesamte Oberfläche des Kontaktstopfens 6 aus Polysilicium bedecken. Danach wird auf dem Barrieremetall 8a und dem ersten Zwischenschichtdielektrikum 2 durch ein Niederdruck-CVD-Verfahren bei einer Substrattemperatur von 700°C ein SiN-Film 16 mit einer Dicke von 0,03 μm abgeschieden. Dann wird ein Ozon- TEOS-NSG-Film 17 mit einer Dicke von 200 nm hergestellt (4A). Die Filmdicke des durch das Niederdruck-CVD-Verfahren hergestellten SiN-Films 16 beträgt vorzugsweise 0,03 μm oder mehr. Wenn der SiN-Film 16 eine Filmdicke unter 0,03 μm aufweist, ist er für Sauerstoff durchlässig. Für einen auf dem Sauerstoffeindring-Verhinderungsfilm 16 aus SiN herzustellenden Isolierfilm besteht keine Beschränkung auf einen Ozon-TEOS-NSG-Film 17, sondern dieser kann von beliebigem Typ sein, insoweit er kleinere Filmspannungen als der Sauerstoffeindring-Verhinderungsfilm 16 aus SiN aufweist oder er Filmspannungen aufweist, die in einer Richtung entgegengesetzt zur Richtung wirken, in der die Filmspannungen im SiN-Film 16 wirken.
  • Als Nächstes werden der Ozon-TEOS-NSG-Film 17 und der SiN- Film 16 durch CMP abgearbeitet, bis das Barrieremetall freigelegt ist und die Waferoberfläche eingeebnet ist.
  • Als Nächstes wird ein Ir-Film 10, der eine untere Elektrode bilden soll, durch das Gleichspannungsmagnetron-Sputterverfahren mit einer Dicke von 150 nm hergestellt. Im folgenden Prozess wird ein ferroelektrischer Film 11 hergestellt. Bei diesem Ausführungsbeispiel wird ein SrBi2Ta2O9(SBT)-Film 11 auf dieselbe Weise wie beim ersten Ausführungsbeispiel hergestellt. Die endgültige Dicke des SBT-Films beträgt 150 nm. Nachdem der SBT-Film 11 hergestellt wurde, wird durch Gleichspannungsmagnetron-Sputtern ein Platin(Pt)-Film 12 mit einer Filmdicke von 100 nm abgeschieden (4B). Dann wird der Pt-Film 12 durch eine bekannte Fotolithografie- und Trockenätztechnik zu einer oberen Elektrode 12a eines ferroelektrischen Kondensators strukturiert (4C), und anschließend werden die Filme 11 und 10 durch eine bekannte Fotolithografie- und Trockenätztechnik zu einem SBT-Ferroelektrikum 11a und einer unteren Ir-Elektrode 10a des ferroelektrischen Kondensators strukturiert (4D). Es ist zu beachten, dass nach dem Ätzen des Pt-Films 12 als Elektrodentemperprozess eine Wärmebehandlung für 30 Minuten bei einer Temperatur von 700°C in O2-Umgebung ausgeführt wird. Die Größe der unteren Ir-Elektrode 10a ist größer als diejenige des Barrieremetalls 8a. Bei diesem Ausführungsbeispiel weist die untere Ir-Elektrode 10a 4 μm im Quadrat auf. Beim Bearbeiten des Ir-Films 10 zur unteren Ir-Elektrode 10a werden auch der Ozon-TEOS-NSG-Film 17 und der SiN-Film 16, d. h. die Grundierungen, abgeätzt, so dass das erste Zwischenschichtdielektrikum 2 freigelegt wird. Der sich ergebende SiN-Film 16 weist im Wesentlichen L-förmigen Querschnitt auf. Beim zweiten Ausführungsbeispiel führt ein überätzen des Ir-Films 10 zu einem Ätzen des TEOS-NSG-Films 17 und des SiN-Films 16, aber nicht zu einem Ätzen des Barrieremetalls 8a, ähnlich wie beim ersten Ausführungsbeispiel. Demgemäß kann ein beim Ätzen des Ir-Films 10 entstehender Ätzrückstand leicht durch eine chemische Flüssigkeit entfernt werden.
  • Nach dem obigen Ätzprozess wird ein Titanoxid(TiO2)-Film 13 als Diffusionsbarrierefilm durch Sputtern mit einer Dicke von 25 nm abgeschieden, und dann wird dieser Film zu einem solchen Muster bearbeitet, dass er beinahe den gesamten ferroelektrischen Kondensator bedeckt. Danach wird ein zweites Zwischenschichtdielektrikum 14 mit einer Dicke von 300 nm abgeschieden. Dieses zweite Zwischenschichtdielektrikum 14 ist, wie das erste Zwischenschichtdielektrikum, ein Ozon- TEOS-NSG-Film. Dann wird durch Fotolithografie und Trockenätzen ein zur oberen Elektrode 12a des ferroelektrischen Kondensators führendes Kontaktloch im zweiten Zwischenschichtdielektrikum 14 und im TiO2-Film 13 hergestellt. Danach wird eine Anschlussleitung 15 aus einem Material auf Al-Basis hergestellt (4E).
  • Beim zweiten Ausführungsbeispiel wird, ähnlich wie beim ersten Ausführungsbeispiel, ein Eindringen von Sauerstoff durch den SiN-Film 16 unterdrückt, so dass schlechte Leitfähigkeit und/oder Filmablösung, die durch Oxidation des Barrieremetalls verursacht werden, unterdrückt sind.
  • 5 zeigt die Hysteresecharakteristik des durch die obigen Schritte hergestellten ferroelektrischen Kondensators. Die Hysteresekurve in 5 zeigt gute Symmetrie, was beweist, dass beachtlich gute Ergebnisse erzielt wurden.
  • Drittes Ausführungsbeispiel
  • Nachfolgend werden unter Bezugnahme auf die 6A–6I Prozessschritte beim Herstellen eines Halbleiterspeichers gemäß einem dritten Ausführungsbeispiel beschrieben.
  • Als Erstes wird, unter Verwendung eines CVD-Verfahrens, ein Siliciumoxidfilm als erstes Zwischenschichtdielektrikum 2 auf einem mit einem MOS-Transistor versehenen Siliciumsubstrat 1 hergestellt. Dann wird durch Lithografie und Trockenätzen ein zu einem Source/Drain-Bereich 5 des MOS-Transistors führendes Kontaktloch mit einem Durchmesser von 0,6 μm im ersten Zwischenschichtdielektrikum 2 hergestellt. Dann wird das Kontaktloch durch ein CVD-Verfahren mit Polysilicium aufgefüllt, das dann zur Widerstandsverringerung mit Phosphor (P) dotiert wird. Danach werden das Polysilicium mit dem eindiffundierten Phosphor sowie das erste Zwi schenschichtdielektrikum 2 durch CMP eingeebnet. Im Ergebnis ist der Kontaktpfropfen 6 aus Polysilicium als leitender Kontaktpfropfen fertiggestellt (6A).
  • Als Nächstes wird ein als Haftschicht dienender Ti-Film 7 mit einer Dicke von 20 nm abgeschieden. Dann wird durch reaktives Sputtern unter Verwendung einer Legierung von Tantal und Silicium als Target ein TaSiN-Film 8 mit einer Dicke von 50 nm hergestellt (6B).
  • Dann werden der TaSiN-Film 8 und der Ti-Film 7 unter Verwendung einer bekannten Fotolithografie- und Trockenätztechnik kontinuierlich zu einem Barrieremetall 8a und einer Haftschicht 7a mit jeweils 1,2 μm im Quadrat, die unmittelbar auf dem Kontaktpfropfen 6 aus Polysilicium liegen, strukturiert. Als Nächstes wird auf dem Barrieremetall 8a und dem ersten Zwischenschichtdielektrikum 2 ein Iridium(Ir)-Film 10, der das Material der unteren Elektrode bildet, durch Sputtern mit einer Dicke von 300 nm hergestellt (6C).
  • Als Nächstes wird der Ir-film 10 unter Verwendung der CMP- Technik so eingeebnet, dass ein Ir-Film mit einer Dicke von 200 nm auf dem Barrieremetall 8a verbleibt (6D).
  • Als Nächstes wird ein SBT-Film 11, d. h. ein ferroelektrisches Material, durch Schleuderbeschichten mit einer Dicke von 150 nm abgeschieden. Anschließend wird durch Sputtern ein Platin(Pt)-Film 12, d. h. ein Material einer oberen Elektrode, mit einer Filmdicke von 100 nm abgeschieden (6E).
  • Dann wird der Pt-Film 12 durch Lithografie und Trockenätzen zu einer oberen Elektrode 12a, mit 1,2 μm im Quadrat, eines ferroelektrischen Kondensators strukturiert (6F), und dann wird als Elektrodentemperprozess eine Wärmebehandlung für 30 Minuten bei einer Temperatur von 700°C in O2-Umgebung ausgeführt (6F).
  • Dann werden der SBT-Film 11 und der Ir-Film 10 durch Lithografie und Trockenätzen kontinuierlich zu einem Ferroelektrikum 11a und einer unteren Elektrode 10a mit umgekehrter U-Form im Schnitt so ausgebildet, dass die untere Elektrode 10a die gesamte Oberfläche und die gesamten Seitenflächen des Barrieremetalls 8a aus TaSiN bedeckt. Ein unterer Teil 10b der unteren Elektrode 10a, der die Seitenflächen des Barrieremetalls 8a und die Haftschicht 7a bedeckt, dient als Sauerstoffeindring-Verhinderungsfilm. Auf diese Weise wird ein ferroelektrischer Kondensator mit der oberen Pt-Elektrode 12a, dem Kondensatorferroelektrikum 11a und der unteren Ir-Elektrode 10a auf dem Kontaktpfropfen 6 aus Silicium hergestellt, wobei das TaSiN-Barrieremetall 8a zwischen dem Kontaktpfropfen 6 und der unteren Elektrode 10a angeordnet ist (6G). Es ist zu beachten, dass die Größe der unteren Elektrode 10a ausreichend groß dafür sein muss, zumindest die Oberseite des TaSiN-Barrieremetalls 8a zu bedecken, d. h., dass der obere Teil des Ir-Films 10a größer als die Größe des Barrieremetalls 8a sein muss. Bei diesem Ausführungsbeispiel weist die untere Ir-Elektrode 10a eine Größe von 4 μm auf 4 μm auf.
  • Beim oben angegebenen herkömmlichen Verfahren ist es erforderlich, den Ätzvorgang an der Grenzfläche zwischen dem Ir- Film, der zur unteren Elektrode wird, und dem TaSiN-Film, der zum Barrieremetall wird, zu stoppen. Beim Ausführungsbeispiel wird jedoch, wenn der Ir-Film 10 während des Ätzprozesses für diesen überätzt wird, nicht der TaSiN-Film 8, sondern das erste Zwischenschichtdielektrikum (der Siliziumoxidfilm) 2 geätzt. Demgemäß kann ein beim Ätzprozess des Ir-Films 10 auftretender Ätzrückstand leicht durch eine chemische Flüssigkeit entfernt werden.
  • Bei diesem Ausführungsbeispiel dient die untere Elektrode 10a, die die Oberseite und die Seitenflächen des TaSiN-Films (Barrieremetall) 8 jeweils ganz bedeckt, sowohl als untere Elektrode als auch als Sauerstoffeindring-Verhinderungsfilm zum Verhindern einer Oxidation des TaSiN-Films 8 während eines später ausgeführten Wärmebehandlungsprozesses zur Wiederherstellung des Ferroelektrikums.
  • Nach dem obigen Ätzprozess wird ein Titanoxid(TiO2)-Film 13 als Diffusionsbarrierefilm durch reaktives Sputtern mit einer Dicke von 25 nm abgeschieden, und dann wird der Film zu einem solchen Muster bearbeitet, dass er beinahe den gesamten ferroelektrischen Kondensator bedeckt. Danach wird durch die CVD-Technik ein zweites Zwischenschichtdielektrikum 14 aus Siliciumoxid mit einer Dicke von 300 nm abgeschieden. Dann wird durch Lithografie und Trockenätzen ein zur oberen Pt-Elektrode 12a des ferroelektrischen Kondensators führendes Kontaktloch mit einem Durchmesser von 0,7 μm im zweiten Zwischenschichtdielektrikum 14 und im TiO2-Film 13 hergestellt (6H).
  • Als Nächstes wird eine Wärmebehandlung zum Wiederherstellen des als Kondensatorferroelektrikums dienenden SBT-Films 11a ausgeführt. Die Wärmebehandlungsbedingungen sind: Temperatur von 700°C, Zeit von 30 Minuten und O2-Umgebung unter Normaldruck. Im Fall des Herstellens eines Halbleiterspeichers mit der herkömmlichen Struktur, wie oben angegeben, ist es aus dem folgenden Grund schwie rig, eine Hochtemperatur-Wärmebehandlung in O2-Umgebung nach der Herstellung des ferroelektrischen Kondensators auszuführen. Das Barrieremetall wird nämlich an seinen Seitenflächen durch Sauerstoff oxidiert, der durch das zweite Zwischenschichtdielektrikum in es eindringt, was zum Auftreten schlechter Leitfähigkeit und zu Filmablösung führt. Demgegenüber unterdrückt, bei der Anordnung gemäß der Erfindung, der untere Teil des Ir-Films, oder der mit der unteren Elektrode 10a vereinigte Sauerstoffeindring-Verhinderungsfilm 10b das Eindringen von Sauerstoff in den TaSiN-Film (d. h. das Barrieremetall) 8, so dass das Barrieremetall 8a kaum oxidiert wird.
  • Abschließend wird eine Anschlussleitung 15 aus einem Material auf Al-Basis hergestellt (6I).
  • Beim ersten bis dritten Ausführungsbeispiel ist ein SBT-Film als ferroelektrisches Material verwendet. Jedoch besteht für den ferroelektrischen Film keine Beschränkung auf dieses Material, sondern er kann auch aus einem Material hergestellt werden, das eine ferroelektrische, Bi enthaltende Perovskit- Schichtstruktur bildet, oder einem Material, das eine ferroelektrische Pb enthaltende Perovskitstruktur bildet, wie zum Beispiel (PbXLa1-X)(ZrYTi1-Y)O3 (0 ≤ X, Y ≤ 1), Bi4Ti3O12, BaMgF4. Auch wird das Barrieremetall beim ersten bis dritten Ausführungsbeispiel aus TaSiN hergestellt, jedoch besteht keine Beschränkung auf dieses Material, sondern es ist auch möglich, andere Materialien wie TiN, TiAlN, TiSiN, WSiN zu verwenden, die eine Reaktion zwischen dem Material des leitenden Kontaktstopfens und dem Material der unteren Elektrode verhindern können. Ferner wird zwar beim ersten bis dritten Ausführungsbeispiel das erste Zwischenschichtdielektrikum aus Siliciumoxid hergestellt, jedoch kann es alternativ aus einem Siliciumnitridfilm oder einem mehrschichtigen Film aus einem Siliciumoxidfilm und einem Siliciumnitridfilm hergestellt werden.

Claims (6)

  1. Verfahren zum Herstellen eines Halbleiterspeichers, das die folgenden Schritte aufweist: – Abscheiden eines ersten Zwischenschichtdielektrikums (2) auf einem mit einem MOS-Transistor versehenen Halbleitersubstrat (1), anschließendes Herstellen eines zu einem Source/Drain-Bereich (5) des MOS-Transistors führenden Kontaktlochs im ersten Zwischenschichtdielektrikum (2), und Auffüllen des Kontaktlochs mit einem leitenden Material, um dadurch einen elektrisch mit dem Source/Drain-Bereich (5) verbundenen Kontaktpfropfen (6) auszubilden; – Abscheiden eines Barrieremetallmaterials (8) auf dem ersten Zwischenschichtdielektrikum (2) und dem Kontaktpfropfen (6) und Strukturieren des Barrieremetallmaterials (8) zu einem solchen Barrieremetall (8a), das auf oder über dem Kontaktpfropfen (6) liegt, um mit diesem elektrisch verbunden zu sein; – Abscheiden eines Sauerstoffeindring-Verhinderungsfilms (9) über dem Barrieremetall (8a) und dem ersten Zwischenschichtdielektrikum (2) in solcher Weise, dass die Oberfläche des Sauerstoffeindring-Verhinderungsfilms (9) auf dem ersten Zwischenschichtdielektrikum (2) auf einem höheren Niveau als die Oberfläche des Barrieremetalls (8a) liegt, und anschließendes Abtragen des Sauerstoffeindring-Verhinderungsfilms (9) durch eine chemisch-mechanische Poliertechnik, bis die Oberfläche des Barrieremetalls (8a) freigelegt ist; – Abscheiden eines Materials (10) für eine untere Elektrode, eines dielektrischen Materials (11) und eines Materials (12) für eine obere Elektrode in dieser Reihenfolge auf dem Sauerstoffeindring-Verhinderungsfilm (9) und dem Barrieremetall (8a) und Strukturieren des Materials für die obere Elektrode, des dielektrischen Materials und des Materials für die untere Elektrode in dieser Reihenfolge zu einer oberen Elektrode (12a), einem Dielektrikum (11a) und einer unteren Elektrode (10a) in solcher Weise, dass die untere Elektrode (8a) zumindest die gesamte Oberfläche des Barrieremetalls (8a) bedeckt, wodurch ein dem MOS-Transistor zugeordneter Kondensator ausgebildet ist; – Abscheiden eines zweiten Zwischenschichtdielektrikums (14) auf solche Weise, dass der Kondensator vollständig mit dem zweiten Zwischenschichtdielektrikum bedeckt ist, und anschließendes Herstellen eines zur oberen Elektrode (12a) führenden Kontaktlochs im zweiten Zwischenschichtdielektrikum (14); und – Ausführen einer Wärmebehandlung in Sauerstoffumgebung zum Wiederherstellen der Filmqualität des Dielektrikums (11a) des Kondensators.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein SiN-Film oder ein SiON-Film durch ein Plasma-CVD-Verfahren als Sauerstoffeindring-Verhinderungsfilm (9) hergestellt wird.
  3. Verfahren zum Herstellen eines Halbleiterspeichers, das die folgenden Schritte aufweist: – Abscheiden eines ersten Zwischenschichtdielektrikums (2) auf einem mit einem MOS-Transistor versehenen Halbleitersubstrat (1), anschließendes Herstellen eines zu einem Source/Drain-Bereich (5) des MOS-Transistors führenden Kontaktlochs im ersten Zwischenschichtdielektrikum (2), und Auffüllen des Kontaktlochs mit einem leitenden Material, um dadurch einen elektrisch mit dem Source/Drain-Bereich (5) verbundenen Kontaktpfropfen (6) auszubilden; – Abscheiden eines Barrieremetallmaterials (8) auf dem ersten Zwischenschichtdielektrikum (2) und dem Kontaktpfropfen (6) und Strukturieren des Barrieremetallmaterials (8) zu einem solchen Barrieremetall (8a), das auf oder über dem Kontaktpfropfen (6) liegt, um mit diesem elektrisch verbunden zu sein; – Abscheiden eines Sauerstoffeindring-Verhinderungsfilms (16) über dem Barrieremetall (8a) und dem ersten Zwischenschichtdielektrikum (2) in solcher Weise, dass sich die Oberfläche des Sauerstoffeindring-Verhinderungsfilms (16) auf dem ersten Zwischenschichtdielektrikum auf einem Niveau unter der Oberfläche des Barrieremetalls (8a) befindet, und anschließendes Abscheiden eines Isolierfilms (17) auf dem Sauerstoffeindring-Verhinderungsfilm (16) in solcher Weise, dass die Oberfläche des Isolierfilms (17) über dem ersten Zwischenschichtdielektrikum auf einem Niveau über der Oberfläche des Barrieremetalls (8a) liegt, wobei der Isolierfilm (17) aus einem Material mit Filmspannungen unter Filmspannungen im Sauerstoffeindring-Verhinderungsfilm oder mit Filmspannungen, die in einer Richtung entgegengesetzt zur Richtung wirken, in der die Filmspannungen des Sauerstoffeindring-Verhinderungsfilms wirken, hergestellt wird; – Abtragen des Isolierfilms (17) und des Sauerstoffeindring-Verhinderungsfilms (16) durch eine chemisch-mechanische Poliertechnik, bis die Oberfläche des Barrieremetalls (8a) freigelegt ist; – Abscheiden eines Materials (10) für eine untere Elektrode, eines dielektrischen Materials (11) und eines Materials (12) für eine obere Elektrode in dieser Reihenfolge auf dem Isolierfilm (17), dem Sauerstoffeindring-Verhinderungsfilm (16) und dem Barrieremetall (8a), und Strukturieren des Materials für die obere Elektrode, des dielektrischen Materials und des Materials für die untere Elektrode in dieser Reihenfolge zu einer oberen Elektrode (12a), einem Dielektrikum (11a) und einer unteren Elektrode (10a) in solcher Weise, dass die untere Elektrode (8a) zumindest die gesamte Oberfläche des Barrieremetalls (8a) bedeckt, wodurch ein dem MOS-Transistor zugeordneter Kondensator ausgebildet ist; – Abscheiden eines zweiten Zwischenschichtdielektrikums (14) auf solche Weise, dass der Kondensator vollständig mit dem zweiten Zwischenschichtdielektrikum (14) bedeckt ist, und anschließendes Herstellen eines zur oberen Elektrode (12a) führenden Kontaktlochs im zweiten Zwischenschichtdielektrikum (14); und – Ausführen einer Wärmebehandlung in Sauerstoffumgebung zum Wiederherstellen der Filmqualität des Dielektrikums (11a) des Kondensators.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass als Sauerstoffeindring-Verhinderungsfilm (16) ein SiN-Film oder ein SiON-Film durch ein Niederdruck-CVD-Verfahren hergestellt wird und als Isolierfilm (17) ein SiO2-Film hergestellt wird.
  5. Verfahren zum Herstellen eines Halbleiterspeichers, das die folgenden Schritte aufweist: – Abscheiden eines ersten Zwischenschichtdielektrikums (2) auf einem mit einem MOS-Transistor versehenen Halbleitersubstrat (1), anschließendes Herstellen eines zu einem Source/Drain-Bereich (5) des MOS-Transistors führenden Kontaktlochs im ersten Zwischenschichtdielektrikum (2), und Auffüllen des Kontaktlochs mit einem leitenden Material, um dadurch einen elektrisch mit dem Source/Drain-Bereich (5) verbundenen Kontaktpfropfen (6) auszubilden; – Abscheiden eines Barrieremetallmaterials (8) auf dem ersten Zwischenschichtdielektrikum (2) und dem Kontaktpfropfen (6) und Strukturieren des Barrieremetallmaterials (8) zu einem solchen Barrieremetall (8a), das auf oder über dem Kontaktpfropfen (6) liegt, um mit diesem elektrisch verbunden zu sein; – Abscheiden eines Materials (10) für eine untere Elektrode über dem Barrieremetall (8a) und dem ersten Zwischenschichtdielektrikum (2) in solcher Weise, dass die Oberfläche des Materials (10) der unteren Elektrode auf dem ersten Zwischenschichtdielektrikum (2) auf einem Niveau über der Oberfläche des Barrieremetalls (8a) liegt, und anschließendes Einebnen des Materials (10) der unteren Elektrode durch eine chemisch-mechanische Poliertechnik; – Abscheiden eines dielektrischen Materials (11) und eines Materials (12) einer oberen Elektrode in dieser Reihenfolge auf dem eingeebneten Material (10) der unteren Elektrode, und Strukturieren des Materials der oberen Elektrode, des dielektrischen Materials und des Materials der unteren Elektrode in dieser Reihenfolge zu einer oberen Elektrode (12a), einem Dielektrikum (11a) und einer unteren Elektrode (10a) in solcher Weise, dass die untere Elektrode (10a) die gesamte Oberfläche und die gesamten Seitenflächen des Barrieremetalls (8a) bedeckt, so dass ein unterer Teil (10b) der unteren Elektrode (10a), der die Seitenflächen des Barrieremetalls (8a) bedeckt, als ein Sauerstoffeindring-Verhinderungsfilm wirkt, – Abscheiden eines zweiten Zwischenschichtdielektrikums (14) auf solche Weise, dass der Kondensator vollständig mit dem zweiten Zwischenschichtdielektrikum (14) bedeckt ist, und anschließendes Herstellen eines zur oberen Elektrode (12a) führenden Kontaktlochs im zweiten Zwischenschichtdielektrikum (14); und – Ausführen einer Wärmebehandlung in Sauerstoffumgebung zum Wiederherstellen der Filmqualität des Dielektrikums (11a) des Kondensators.
  6. Verfahren nach einem der Ansprüche 1 bis 5, gekennzeichnet durch den Schritt des Herstellens eines Diffusionsbarrierefilms (13) in solcher Weise, dass dieser Film den Kondensator bedeckt.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19854418C2 (de) * 1998-11-25 2002-04-25 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Kondensator sowie Verfahren zu dessen Herstellung
DE19950540B4 (de) * 1999-10-20 2005-07-21 Infineon Technologies Ag Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur
AR028948A1 (es) * 2000-06-20 2003-05-28 Astrazeneca Ab Compuestos novedosos
KR100604662B1 (ko) * 2000-06-30 2006-07-25 주식회사 하이닉스반도체 상부전극과 층간절연막 사이의 접착력을 향상시킬 수 있는반도체 메모리 소자 및 그 제조 방법
DE10114406A1 (de) * 2001-03-23 2002-10-02 Infineon Technologies Ag Verfahren zur Herstellung ferroelektrischer Speicherzellen
JP4226804B2 (ja) * 2001-06-25 2009-02-18 株式会社東芝 半導体装置及びその製造方法
CN1290194C (zh) * 2001-06-25 2006-12-13 松下电器产业株式会社 电容元件、半导体存储器及其制备方法
KR100423906B1 (ko) * 2001-08-08 2004-03-22 삼성전자주식회사 강유전성 메모리 장치 및 그 제조방법
KR100532409B1 (ko) * 2001-08-14 2005-11-30 삼성전자주식회사 유전체막과 상부 전극 계면에서의 누설 전류 특성이개선된 반도체 소자의 커패시터 형성 방법
KR20030023143A (ko) * 2001-09-12 2003-03-19 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100427040B1 (ko) * 2001-09-14 2004-04-14 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
EP1324392B1 (de) * 2001-12-28 2009-12-09 STMicroelectronics S.r.l. Kondensator für integrierte Halbleiterbauelemente
JP2004146772A (ja) * 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
JP4316188B2 (ja) 2002-05-29 2009-08-19 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
KR20040001869A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조 방법
JP3519721B2 (ja) * 2002-07-01 2004-04-19 沖電気工業株式会社 半導体装置の合わせマーク
DE10260352A1 (de) * 2002-12-20 2004-07-15 Infineon Technologies Ag Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung
JP3989414B2 (ja) * 2003-06-30 2007-10-10 沖電気工業株式会社 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法
US7001780B2 (en) * 2003-08-06 2006-02-21 Infineon Technologies Ag Method of fabrication of an FeRAM capacitor and an FeRAM capacitor formed by the method
US7002196B2 (en) * 2003-11-13 2006-02-21 Infineon Technologies Ag Ferroelectric capacitor devices and FeRAM devices
EP1738378A4 (de) * 2004-03-18 2010-05-05 Nanosys Inc Auf nanofaseroberflächen basierende kondensatoren
JP4375561B2 (ja) * 2004-12-28 2009-12-02 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP2006210634A (ja) * 2005-01-28 2006-08-10 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JP4061328B2 (ja) * 2005-12-02 2008-03-19 シャープ株式会社 可変抵抗素子及びその製造方法
JP4017650B2 (ja) 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
JP6287278B2 (ja) * 2014-02-03 2018-03-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
EP0735586A2 (de) * 1995-03-28 1996-10-02 Texas Instruments Incorporated Halbleiterstrukturen
US5567964A (en) * 1993-06-29 1996-10-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
EP0739030A2 (de) * 1995-04-19 1996-10-23 Nec Corporation Hochintegrierter Dünnschichtkondensator mit einer Schicht hoher Dielektrizitätskonstante
US5679969A (en) * 1995-03-17 1997-10-21 Radiant Technologies, Inc. Ferroelectric based capacitor for use in memory systems and method for fabricating the same
DE19640246A1 (de) * 1996-09-30 1998-04-02 Siemens Ag Halbleiteranordnung mit geschützter Barriere für eine Stapelzelle

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0495991A4 (en) * 1990-08-07 1992-10-28 Seiko Epson Corporation Semiconductor device
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
JPH0738068A (ja) * 1993-06-28 1995-02-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5977577A (en) 1994-11-15 1999-11-02 Radiant Technologies, Inc Ferroelectric based memory devices utilizing low curie point ferroelectrics and encapsulation
US5612574A (en) * 1995-06-06 1997-03-18 Texas Instruments Incorporated Semiconductor structures using high-dielectric-constant materials and an adhesion layer
JP3380373B2 (ja) * 1995-06-30 2003-02-24 三菱電機株式会社 半導体記憶装置及びその製造方法
KR100190112B1 (ko) 1996-11-18 1999-06-01 윤종용 강유전체 커패시터 및 이의 제조방법
JPH10242426A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
JP3452800B2 (ja) * 1997-06-30 2003-09-29 ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド 高集積記憶素子およびその製造方法
JP3319994B2 (ja) * 1997-09-29 2002-09-03 シャープ株式会社 半導体記憶素子
JP3098474B2 (ja) * 1997-10-31 2000-10-16 日本電気株式会社 半導体装置の製造方法
TW396610B (en) 1997-12-06 2000-07-01 Samsung Electronics Co Ltd A capacitor formed by high dielectric constant stuff
EP1163698A1 (de) * 1999-02-16 2001-12-19 Symetrix Corporation Diffusionsbarriereschicht aus iridiumoxid zwischen einer lokalverbindung und einer dünnschichtstruktur aus schichtigem übergittermaterial

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
US5567964A (en) * 1993-06-29 1996-10-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5679969A (en) * 1995-03-17 1997-10-21 Radiant Technologies, Inc. Ferroelectric based capacitor for use in memory systems and method for fabricating the same
EP0735586A2 (de) * 1995-03-28 1996-10-02 Texas Instruments Incorporated Halbleiterstrukturen
EP0739030A2 (de) * 1995-04-19 1996-10-23 Nec Corporation Hochintegrierter Dünnschichtkondensator mit einer Schicht hoher Dielektrizitätskonstante
DE19640246A1 (de) * 1996-09-30 1998-04-02 Siemens Ag Halbleiteranordnung mit geschützter Barriere für eine Stapelzelle

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