DE4446983C2 - Verfahren zur Herstellung eines Kondensators einer Halbleitervorrichtung - Google Patents
Verfahren zur Herstellung eines Kondensators einer HalbleitervorrichtungInfo
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- 239000003990 capacitor Substances 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 48
- 229920005591 polysilicon Polymers 0.000 claims description 48
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 21
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 9
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000008367 deionised water Substances 0.000 claims description 6
- 229910021641 deionized water Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 229910017604 nitric acid Inorganic materials 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 239000011259 mixed solution Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 78
- 239000010408 film Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010012289 Dementia Diseases 0.000 description 1
- YNPNZTXNASCQKK-UHFFFAOYSA-N Phenanthrene Natural products C1=CC=C2C3=CC=CC=C3C=CC2=C1 YNPNZTXNASCQKK-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 241000158147 Sator Species 0.000 description 1
- DGEZNRSVGBDHLK-UHFFFAOYSA-N [1,10]phenanthroline Chemical compound C1=CN=C2C3=NC=CC=C3C=CC2=C1 DGEZNRSVGBDHLK-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000003389 potentiating effect Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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Description
Die vorliegende Erfindung betrifft allgemein ein Verfahren
zur Herstellung eines Kondensators einer Halbleitervorrich
tung, und insbesondere die Erhöhung der Kapazität pro Ein
heitsfläche eines zylindrischen Kondensators durch Verwenden
einer dotierten amorphen Siliciumschicht und einer undotier
ten amorphen Siliciumschicht als Materialien für den Konden
sator sowie durch Verwenden eines Ätzselektivitätsunter
schieds dazwischen.
Die neueste Bestrebung bei der hohen Integration von Halb
leitervorrichtungen insbesondere von DRAM-Vorrichtungen,
basiert auf der Verkleinerung von Zellen, was zu einer
Schwierigkeit beim Vorsehen eines Kondensators mit ausrei
chender Kapazität führt.
Eine DRAM-Vorrichtung, die aus einem MOS-Transistor und ei
nem Kondensator besteht, umfaßt ein Halbleitersubstrat, auf
dem eine Mehrzahl von beabstandeten Gates, das bedeutet
Wortleitungen, und eine Mehrzahl beabstandeter Drähte, das
heißt Bit-Leitungen lotrecht zueinander in Breiten- und
Längsrichtungen ausgerichtet sind, und einen Kondensator,
der ein Kontaktloch in seinem Zentrum hat, ist pro zwei
Gates ausgebildet, die quer darüber hinweg verlaufen.
Bei einem derartigen Kondensator besteht ein Leiter hauptsächlich
aus Polysilicium und ein dielektrisches Material ist aus einer Grup
pe ausgewählt, die weit gefaßt aus einer Oxid-, einer
Nitrid- und einer Oxid-Nitrid-Oxid-(ONO)-Laminatschicht
besteht. Ein Kondensator nimmt überlicherweise
in einem Halbleiterchip eine große Fläche ein. Deshalb be
steht einer der wichtigsten Faktoren für eine hohe Integra
tion einer DRAM-Vorrichtung darin, die Größe des Kondensa
tors bei gleichzeitiger Vergrößerung seiner Kapazität zu
vermindern.
Die Kapazität eines Kondensators wird durch die folgende
Gleichung I wiedergegeben:
C = (εO × εI × A)/T
wobei
C die Kapazität des Kondensators bedeutet,
εO die elektrische Feldkonstante ist,
εI die Dielektrizitätskonstante der dielektrischen Schicht ist,
A der Oberflächenbereich des Kondensators bedeutet, und
T die Dicke der dielektrischen Schicht bedeutet.
C die Kapazität des Kondensators bedeutet,
εO die elektrische Feldkonstante ist,
εI die Dielektrizitätskonstante der dielektrischen Schicht ist,
A der Oberflächenbereich des Kondensators bedeutet, und
T die Dicke der dielektrischen Schicht bedeutet.
Wie aus Gleichung I hervorgeht, wird die Kapazität des Kon
densators durch die elektrische Feldkonstante, die Dielek
trizitätskonstante, die Fläche des Kondensators und die
Dicke der dielektrischen Schicht bestimmt. Das bedeutet, die
Kapazität kann durch Verwenden von dielektrischen Materia
lien mit hohen Dielektrizitätskonstanten, durch dünnes Her
stellen der Dielektrizitätsschicht und/oder Vergrößern des
Oberflächenbereichs des Kondensators erhöht werden.
Diese Verfahren sind jedoch beim Anwenden auf eine prakti
sche Halbleitervorrichtung problematisch. Beispielsweise ist
ein dielektrisches Material mit hoher Dielektrizitätskon
stante, wie beispielsweise Ta₂O₅, TiO₂ oder SrTiO₂ ausgiebig
untersucht worden, jedoch auf eine Halbleitervorrichtung in
der Praxis aufgrund der Unsicherheit bezüglich seiner Zuver
lässigkeit und seiner Dünnfilmeigenschaften, wie beispiels
weise der dielektrischen Durchbruchspannung selten angewen
det worden. Eine extreme Verminderung der Dicke der dielek
trischen Schicht kann hinsichtlich der Verursachung eines
Durchbruchs der dielektrischen Schicht einen potenten Faktor
darstellen, wenn die Vorrichtung betrieben wird, wodurch die
Zuverlässigkeit des Kondensators ungünstig beeinflußt wird.
Hinsichtlich der Vergrößerung des Oberflächenbereichs wird
der Kondensator in der Form einer Stiftstruktur, einer zy
lindrischen Struktur oder einer zylindrischen Struktur mit
einem Rechteckrahmenquerschnitt hergestellt, wobei eine
Mehrzahl von Polysiliciumschichten derart niedergeschlagen
ist, daß sie miteinander in Verbindung stehen. Davon unab
hängig wurde ein sogenannter Halbkugelkorn-Polysilicium-
(hemispherical grain polysilicon) (auf den nachfolgend als
"HSG" Bezug genommen wird) -Prozeß entwickelt, um den Ober
flächenbereich des Kondensators zu vergrößern. Dementspre
chende Techniken nach dem Stand der Technik zum Vergrößern
des Oberflächenbereichs sind jedoch nicht geeignet, eine
ausreichende Kapazität sicherzustellen, um die neueste Be
strebung zur hohen Integration von DRAM-Vorrichtungen zu be
friedigen.
Um den Hintergrund der vorliegenden Erfindung besser verste
hen zu können, wird auf Fig. 1 Bezug genommen, die die Ver
fahrensschritte zur Herstellung eines herkömmlichen zylin
drischen Kondensators zeigt. Diese Schritte werden in Ver
bindung mit den Fig. 1A bis 1C nachfolgend erläutert.
In Fig. 1A ist ein Verfahrensschritt unmittelbar vor dem
Ausbilden des Kondensators in zylindrischer Form gezeigt. Zu
diesem Zweck werden zunächst auf einem Halbleitersubstrat 11
ein Feldoxidfilm 12 für die Vorrichtungsisolierung, eine
Gate-Oxidschicht 13, eine Gate-Elektrode 14 und ein
Source-/Drain-Bereich 15 ausgebildet. Daraufhin wird über der ge
samten resultierenden Struktur ein Zwischenschichtisolier
film 16 ausgebildet. Als nächstes wird der Zwischen
schichtisolierfilm 16 an einem Bereich entfernt, der als
Bit-Leitungskontakt vorbestimmt ist, worauf die Ausbildung
einer Bit-Leitung 17 erfolgt. Auf der gesamten Oberfläche
der resultierenden Struktur werden aufeinanderfolgend eine
Einebnungsschicht 18, die aus einem Borphosphorsilicatglas
(auf das nachfolgend als "BPSG" Bezug genommen wird) besteht
und einer Oxidschicht 19 ausgebildet. Daraufhin werden die
Oxidschicht 19, die Einebnungsschicht 18 und der Zwischeni
solierfilm 16 aufeinanderfolgend an einem Bereich entfernt,
der als Speicherelektrodenkontakt vorbestimmt ist, um ein
Speicherelektrodenkontaktloch 20 auszubilden. Eine erste
Polysiliciumschicht wird derart dick niedergeschlagen, daß
sie das Kontaktloch 20 ausfüllt, woraufhin die Ausbildung
eines dicken Oxidmusters 22 auf dem Polysilicium des Kon
taktlochs 20 folgt. Unter Verwendung des dicken Oxidmusters
22 als Maske wird die erste Polysiliciumschicht geätzt, um
ein erstes Polysiliciummuster 21 zu bilden.
Wie in Fig. 1B gezeigt, wird die resultierende Struktur von
Fig. 1A vollständig mit einer zweiten Polysiliciumschicht 23
bedeckt.
Wie in Fig. 1C gezeigt, wird die Polysiliciumschicht 23 ei
ner anisotropen Ätzung unterworfen, um einen Polyabstandhal
ter 24 an der Seitenwand des Oxidmusters 22 auszubilden,
woraufhin die Entfernung des Oxidmusters 22 und der Oxid
schicht 19 folgt. Dadurch wird eine zylindrische Speicher
elektrode 25 ausgebildet, die aus dem Polysiliciummuster 21
und dem Polyabstandhalter 24 besteht.
Wie vorstehend erwähnt, kann eine herkömmliche zylindrische
Speicherelektrode keine Kapazität sicherstellen, die aus
reicht, um die Erfordernisse an hochintegrierte Vorrichtun
gen zu erfüllen, wie beispielsweise Vorrichtungen mit einem
64M- oder 254M-DRAM-Maßstab.
Aus der US 51 53 813, insbesondere aus Fig. 2 mit zugehöriger
Beschreibung und Spalte 7, Zeilen 35 bis 39 dieser
Druckschrift ist ein Verfahren zur Herstellung eines
Kondensators einer Halbleitervorrichtung mit Erhöhung der
Kapazität pro Einheitsfläche eines Kondensators durch
Verwenden einer dotierten amorphen Siliciumschicht und einer
undotierten amorphen Siliciumschicht als Materialien für den
Kondensator bekannt, wobei der Ätzselektivitätsunterschied
beider Schichten zur Herstellung von rillenartigen
Seitenwänden der Speicherelektrode verwendet wird.
Ein ähnliches Verfahren ist aus der EP 295 709 A2,
insbesondere aus Fig. 4 mit zugehöriger Beschreibung und
Anspruch 18 bekannt.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein
Verfahren zur Herstellung eines Kondensators einer
Halbleitervorrichtung zu schaffen, der eine größere Kapazität
pro Einheitsfläche des Kondensators als entsprechender
Kondensator beim Stand der Technik hat, und den
Integrationsgrad der Halbleitervorrichtung sowie deren
Betriebszuverlässigkeit zu verbessern.
Gelöst wird diese Aufgabe durch die Merkmale der Ansprüche 1
bzw. 5. Vorteilhafte Weiterbildungen der Erfindung sind in
den Unteransprüchen angegeben.
Demnach sieht die Erfindung eine Verwendung einer dotierten
amorphen Siliciumschicht und einer undotierten amorphen
Siliciumschicht als Materialien für den Kondensator und die
Verwendung des Ätzselektivitätsunterschieds dazwischen vor.
Auf der Grundlage intensiver und sorgfältiger Forschungen
und Untersuchungen durch die Erfinder der vorliegenden Er
findung wird die der Erfindung zugrundeliegende Aufgabe ge
löst durch Schaffen einer Vorrichtung zur Herstellung eines
Kondensators einer Halbleitervorrichtung, umfassend die
Schritte: Ausbilden eines MOS-Transistors auf einem Halblei
tersubstrat, Ausbilden einer Isolierschicht zum Einebnen
über der gesamten Oberfläche der resultierenden Struktur,
Ausbilden einer Oxidschicht auf der Einebnungsisolier
schicht, Ausbilden eines Kontaktlochs, um eine Source des
Transistors dadurch freizulegen, Ausbilden einer dotierten
ersten amorphen Siliciumschicht über der gesamten Oberfläche
der resultierenden Struktur, um die dotierte erste amorphe
Siliciumschicht mit der Source in Kontakt zu bringen, auf
einanderfolgendes Ausbilden einer undotierten zweiten amor
phen Siliciumschicht, einer dotierten dritten amorphen
Siliciumschicht, einer undotierten vierten amorphen Silici
umschicht, einer dotierten fünften amorphen Siliciumschicht
und einer undotierten sechsten amorphen Siliciumschicht auf
der dotierten ersten amorphen Siliciumschicht, Glühen der
ersten bis sechsten amorphen Siliciumschichten, um sie je
weils in erste bis sechste Polysiliciumschichten zu polykri
stallisieren, Ausbilden eines Isolierschichtmusters auf der
sechsten Polysiliciumschicht derart, daß das Isolierschicht
muster sich mit dem Kontaktloch überlappt, Ausbilden eines
Abstandhalters an der Seitenwand des Isolierschichtmusters,
Ätzen der sechsten bis dritten Polysiliciumschichten, wobei
der Abstandhalter und das Isolierschichtmuster als Maske
dienen, Beseitigen des Isolierschichtmusters, Ätzen der
sechsten bis zweiten Polysiliciumschichten auf der Innen
seite des Abstandhalters und der zweiten und der ersten
Polysiliciumschicht auf der Außenseite des Abstandhalters
zur selben Zeit, um eine zylindrische Speicherelektrode zu
schaffen, wobei der Abstandhalter als Maske dient, Entfernen
des Abstandhalters, Ätzen der dotierten ersten, dritten und
fünften Polysiliciumschichten der Speicherelektrode mit ei
ner vorbestimmten Dicke mit einem chemischen Ätzmittel, um
in der Seitenwand der Speicherelektrode Rillen auszubilden,
wodurch der Oberflächenbereich der Speicherelektrode ver
größert wird.
Nachfolgend wird die Erfindung beispielhaft anhand der
Zeichnung näher erläutert; es zeigen:
Fig. 1A bis 1C schematische Querschnittsansichten zur Ver
deutlichung eines herkömmlichen Verfahrens zur Herstellung
eines Kondensators einer Halbleitervorrichtung und
Fig. 2A bis 2E schematische Querschnittsansichten eines Ver
fahrens zur Herstellung eines Kondensators einer Halbleiter
vorrichtung gemäß der vorliegenden Erfindung.
Fig. 1 ist bereits einleitend zum Stand der Technik be
schrieben worden. Die Erfindung wird nunmehr anhand von Fig.
2 näher erläutert, in der zu Fig. 1 gleiche Elemente mit
denselben Bezugsziffern versehen sind.
Fig. 2 zeigt bevorzugte Verfahrensschritte zur Herstellung
eines Kondensators einer Halbleitervorrichtung. Diese bevor
zugten Verfahrensschritte werden nunmehr in bezug auf die
Fig. 2A bis 2E näher erläutert.
In Fig. 2A ist ein Verfahren zur Herstellung eines Kontakt
lochs gezeigt. Auf einem Halbleitersubstrat 31 wird eine
MOSFET (Metalloxidsiliciumfeldeffekttransistor)-Struktur aus
gebildet, die aus einer Feldoxidschicht 32 zur Vorrich
tungsisolierung, einer Gate-Oxidschicht 33, einer Gate-Elek
trode 34 und einem Source-/Drain-Bereich 35 besteht. Darauf
hin wird über der gesamten resultierenden Struktur ein Zwi
schenschichtisolierfilm 36 aus einem Oxid ausgebildet. Als
nächstes wird der Zwischenschichtisolierfilm 36 an einem Be
reich beseitigt, der als Bit-Leitungskontakt für den
Source-/Drain-Bereich 35 vorbestimmt ist, woraufhin eine Bit-Lei
tung 17 ausgebildet wird, die den Kontakt füllt. Auf der ge
samten Oberfläche der resultierenden Struktur werden darauf
hin aufeinanderfolgend eine Einebnungsschicht 38, die aus
BPSG besteht, und eine undotierte Oxidschicht 39 ausgebil
det. Daraufhin wird zum aufeinanderfolgenden Beseitigen der
Oxidschicht 39, der Einebnungsschicht 38 und des Zwischen
schichtisolierfilms 36 an einem Bereich, der als Speichere
lektrodenkontakt des Source-/Drain-Bereichs 35 bestimmt ist,
mit dem Ziel der Ausbildung eines Speicherelektrodenkontakt
lochs 40 ein photolithographischer Prozeß durchgeführt.
Daraufhin wird, wie in Fig. 2B gezeigt, eine erste amorphe
Siliciumschicht 41 derart dick niedergeschlagen, daß sie das
Kontaktloch 40 ausfüllt, woraufhin die Ausbildung zweiter
bis sechster amorpher Siliciumschichten 46, 47, 48, 49, 50
in dieser Abfolge ausgebildet werden. Es ist bevorzugt, daß
die erste, die dritte und die fünfte amorphe Siliciumschicht
41, 47, 49 aus amorphem Silicium bestehen, die mit einer
Verunreinigung dotiert sind, wie beispielsweise Bor oder
Phosphor, während die zweite, die vierte und die sechste
amorphe Siliciumschicht 46, 48, 50 aus reinem amorphen
Silicium bestehen. Die ersten bis sechsten amorphen Silicium
schichten 41, 46, 47, 48, 49, 50 werden durch eine Glühbe
handlung bei Temperaturen von etwa 550 bis etwa 700°C mit
dem Ziel polykristallisiert, die Verunreinigungen in die do
tierten Siliciumschichten 41, 47, 49 hinein zu diffundieren.
Dadurch werden entsprechende Polysiliciumschichten 41′, 46′,
47′, 48′, 49′, 50′ erhalten, wie in Fig. 2C gezeigt. Ein
dickes Oxidmuster 42 wird in der Struktur eines Kubus oder
eines Zylinders auf der sechsten Polysiliciumschicht 50′ über
dem Kontaktloch 40 unter Verwendung derselben Maske ausge
bildet, wie diejenige, die zur Ausbildung des Kontaktlochs
40 verwendet worden ist.
Wie in Fig. 2C gezeigt, wird darauffolgend auf der resultie
renden Struktur von Fig. 2B eine Nitridschicht ausgebildet,
die dicker ist als das Oxidmuster 42, und die einer ani
sotropen Ätzung unterworfen wird, um einen Nitridabstandhal
ter 51 an der Seitenwand des Oxidmusters 42 auszubilden. Un
ter Verwendung des Nitridabstandhalters 51 und des Oxid
musters 42 als Maske werden die sechsten bis dritten Polysi
liciumschichten 50′, 49′, 48′, 47′ in Aufeinanderfolge ge
ätzt, um die zweite Polysiliciumschicht 46′ freizulegen.
Daraufhin wird, wie in Fig. 2D gezeigt, das Oxidmuster 42
beseitigt, und erst daraufhin werden die verbleibenden Poly
siliciumschichten geätzt, wobei der Nitridabstandhalter 51
als Maske dient. Während dieses Ätzens werden die sechsten
bis zweiten Polysiliciumschichten 50′, 49′, 48′, 47′, 46′ in
oder auf der Innenseite des Nitridabstandhalters 51 besei
tigt oder entfernt, wohingegen die zweiten und ersten Poly
siliciumschichten 46′, 41′ in oder an der Außenseite des
Nitridabstandhalters 51 entfernt werden. Dadurch hat die
erste Polysiliciumschicht 41′, die das Speicherelektroden
kontaktloch 40 ausfüllt, einen T-förmigen Querschnitt, und
eine zylindrische Speicherelektrode 45 wird ausgebildet, die
in elektrischen Kontakt mit der ersten Polysiliciumschicht
41 kommt.
Schließlich wird, wie in Fig. 2E gezeigt, der Nitridabstand
halter 51 durch Naßätzen beseitigt und daraufhin wird die
resultierende Struktur mit einem chemischen Ätzmittel, das
Salpetersäure enthält, geätzt, um in der Wand der zylindri
schen Speicherelektrode 45 Nuten oder Rillen 52 auszubilden,
und um die Oxidschicht 39 zu entfernen.
Das chemische Ätzmittel ist
eine Lösung, die aus Salpetersäure, Essigsäure, Hydrofluor
säure und deionisiertem Wasser mit einem Volumenverhältnis
Salpetersäure : Essigsäure : Hydrofluorsäure : deionisiertes
Wasser von 30 : 3 : 0,5 : 15,5 besteht.
Die Ausbildung der Rillen 52 wird durch den Unterschied der
Ätzselektivität zwischen dem dotierten Polysilicium und dem
undotierten Polysilicium durchgeführt. Das bedeutet, die do
tierten ersten, dritten und fünften Polysiliciumschichten
41′, 47′, 49′ werden schneller geätzt als die undotierten
zweiten, vierten und sechsten Polysiliciumschichten 46′,
48′, 50′. Der Oberflächenbereich der Speicherelektrode 45
wird deshalb durch die Ausbildung der Rillen 52 vergrößert.
Wie vorstehend beschrieben, zeichnet sich die vorliegende
Erfindung durch das charakteristische Herstellungsverfahren
für den Kondensator aus, das weitgehend darin besteht, eine
verunreinigungsdotierte amorphe Schicht und eine reine amor
phe Schicht abwechselnd zumindest zweifach zu laminieren,
die mehrfache amorphe Schicht zu glühen, um sie zu polykri
stallisieren und die Verunreinigungen hineinzudiffundieren,
unter Verwendung eines Oxidmusters und eines Nitridabstand
halters, der an der Seitenwand des Oxidmusters ausgebildet
ist, um eine zylindrische Speicherelektrode auszubilden, die
aus den resultierenden Polysiliciumschichten besteht, und
aus dem Ätzselektivitätsunterschied zwischen den dotierten
und undotierten Polysiliciumschichten Vorteil zu ziehen, um
Nuten oder Rillen in der zylindrischen Speicherelektrode
auszubilden. Eine derartige Speicherelektrode gemäß der vor
liegenden Erfindung hat einen größeren Oberflächenbereich
als die herkömmlichen Speicherelektroden unter Einnahme des
selben Raums. Die vorliegende Erfindung hat deshalb die Wir
kung, daß eine hohe Integration der Halbleitervorrichtung
durchgeführt und die Betriebszuverlässigkeit dieser Vorrich
tung verbessert werden kann.
Claims (9)
1. Verfahren zur Herstellung eines Kondensators einer Halb
leitervorrichtung, umfassend die Schritte:
- - Ausbilden eines MOS-Transistors (33-35) auf einem Halbleiter substrat (31),
- - Ausbilden einer Isolierschicht (38) zum Einebnen über der gesamten Oberfläche der resultierenden Struktur,
- - Ausbilden einer Oxidschicht (39) auf der Einebnungsisolier schicht (38),
- - Ausbilden eines Kontaktlochs (40), um eine Source des Tran sistors (33-35) dadurch freizulegen,
- - Ausbilden einer dotierten ersten amorphen Silicium schicht (41) über der gesamten Oberfläche der resultierenden Struktur, um die dotierte erste amorphe Siliciumschicht (41) mit der Source in Kontakt zu bringen,
- - aufeinanderfolgendes Ausbilden einer undotierten zwei ten amorphen Siliciumschicht (46), einer dotierten dritten amorphen Siliciumschicht (47), einer undotierten vierten amorphen Siliciumschicht (48), einer dotierten fünften amor phen Siliciumschicht (49), und einer undotierten sechsten amorphen Siliciumschicht (50) auf der ersten dotierten amor phen Siliciumschicht (41),
- - Glühen der ersten bis sechsten amorphen Siliciumschich ten (41, 46-50), um sie jeweils in erste bis sechste Polysilicium schichten (41′, 46′-50′) zu polykristallisieren,
- - Ausbilden eines Isolierschichtmusters (42) auf der sechsten Polysiliciumschicht (50′) derart, daß das Isolierschichtmu ster (42) sich mit dem Kontaktloch (40) überlappt,
- - Ausbilden eines Abstandhalters (51) an der Seitenwand des Isolierschichtmusters (42),
- - Ätzen der sechsten bis dritten Polysiliciumschichten (50′, 49′, 48′, 47′), wobei der Abstandhalter (51) und das Isolierschichtmuster (42) als Maske dienen,
- - Beseitigen des Isolierschichtmusters (42),
- - Ätzen der sechsten bis zweiten Polysiliciumschichten (50′, 49′, 48′, 47′, 46′) auf der Innenseite des Abstandhalters (51) und der zweiten und der ersten Polysiliciumschicht (46′, 41′) auf der Außenseite des Abstandhalters (51) zur selben Zeit, um eine zylindri sche Speicherelektrode (45) zu schaffen, wobei der Abstand halter (51) als Maske dient,
- - Entfernen des Abstandhalters (51), Ätzen der dotierten er sten, dritten und fünften Polysiliciumschichten der Speicherelektrode (45) mit einer vorbestimmten Dicke mit einem chemischen Ätzmittel, um in der Seitenwand der Speicherelektrode (45) Rillen (52) auszubilden, wodurch der Ober flächenbereich der Speicherelektrode (45) vergrößert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
der Abstandhalter (51) aus einem Material besteht, das eine
Ätzselektivität hat, die sich sowohl von derjenigen des
Isolierschichtmusters (42) wie der sechsten Polysiliciumschicht (50′)
unterscheidet.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
das chemische Ätzmittel eine gemischte Lösung aus Salpe
tersäure, Essigsäure, Hydrofluorsäure und deionisiertem
Wasser mit einem Volumenverhältnis von Salpetersäure :
Essigsäure : Hydrofluorsäure : deionisiertes Wasser von
30 : 3 : 0,5 : 15,5 ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die Oxidschicht (39), die auf der Einebnungsisolierschicht (38)
ausgebildet ist, durch dasselbe chemische Ätzmittel ent
fernt wird, das zum Ätzen der dotierten ersten, dritten
und fünften Polysiliciumschichten (41′, 47′, 49′) der Speicherelektrode (45)
mit der bestimmten Dicke verwendet wird, um Rillen (52) auf
der Seitenwand der Speicherelektrode (45) auszubilden.
5. Verfahren zur Herstellung eines Kondensators einer Halb
leitervorrichtung, umfassend die Schritte:
- - Ausbilden eines MOS-Transistors (33-35) auf einem Halbleiter substrat (31),
- - Ausbilden einer Isolierschicht (38) zum Eineben über der gesamten Oberfläche der resultierenden Struktur,
- - Ausbilden einer Oxidschicht (39) auf der Einebnungsisolier schicht (38),
- - Ausbilden eines Kontaktlochs (40), um eine Source des Tran sistors (33-35) durch dieses freizulegen,
- - Ausbilden einer dotierten ersten amorphen Silicium schicht (41) über der gesamten Oberfläche der resultierenden Struktur, um die dotierte erste amorphe Siliciumschicht (41) mit der Source in Kontakt zu bringen,
- - aufeinanderfolgendes Ausbilden einer undotierten zwei ten amorphen Siliciumschicht (46), einer dotierten dritten amorphen Siliciumschicht (47) und einer undotierten vierten amorphen Siliumschicht (48) auf der dotierten ersten amor phen Siliciumschicht (41),
- - Glühen der ersten bis vierten amorphen Siliciumschichten (41, 46, 47, 48), um sie jeweils in erste bis vierte Polysilicium schichten (41′, 46′, 47′, 48′) zu polykristallisieren,
- - Ausbilden eines Isolierschichtmusters (42) auf der vierten Polysiliciumschicht (48′) derart, daß das Isolierschichtmu ster (42) sich mit dem Kontaktloch (40) überlappt,
- - Ausbilden eines Abstandhalters (51) an einer Seitenwand des Isolierschichtmusters (42),
- - Ätzen der vierten und der dritten Polysiliciumschich ten (48′, 47′), wobei der Abstandhalter (51) und das Isolierschichtmu ster (42) als Maske dienen,
- - Beseitigen des Isolierschichtmusters (42),
- - Ätzen der vierten bis zweiten Polysiliciumschichten (48′, 47′, 46′) auf der Innenseite des Abstandhalters (51) und der zweiten und ersten Polysiliciumschichten (46′, 41′) auf der Außenseite des Ab standhalters (51) zur selben Zeit, um eine zylindrische Speicherelektrode (45) auszubilden, wobei der Abstandhalter (51) als Maske dient,
- - Entfernen des Abstandhalters (51),
- - Ätzen der dotierten ersten und dritten Polysilicium schichten (41′, 47′) der Speicherelektrode (45) mit einer bestimmten Dicke mit einem chemischen Ätzmittel, um auf der Sei tenwand der Speicherelektrode (45) Rillen (52) auszubilden, wo durch der Oberflächenbereich der Speicherelektrode (45) ver größert wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß
der Abstandhalter (51) aus einem Material besteht, das eine
Ätzselektivität hat, die sich sowohl von derjenigen des
Isolierschichtmusters (42) wie der vierten Polysiliciumschicht (48′)
unterscheidet.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß
das chemische Ätzmittel eine gemischte Lösung aus Salpe
tersäure, Essigsäure, Hydrofluorsäure und deionisiertem
Wasser mit einem Volumenverhältnis von Salpetersäure :
Essigsäure : Hydrofluorsäure : deionisiertes Wasser von
30 : 3 : 0,5 : 15,5 ist.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
die Oxidschicht (39), die auf der Einebnungsisolierschicht (38)
ausgebildet ist, durch dasselbe chemische Ätzmittel ent
fernt wird, das zum Ätzen der dotierten ersten und dritten
Polysiliciumschichten (41′, 47′) der Speicherelektrode (45)
mit der bestimmten Dicke verwendet wird, um Rillen (52) auf
der Seitenwand der Speicherelektrode (45) auszubilden.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß
die ersten bis vierten amorphen Schichten (41, 46, 47, 48) bei einer Tem
peratur von etwa 550 bis etwa 700°C geglüht werden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930030478A KR0131744B1 (ko) | 1993-12-28 | 1993-12-28 | 반도체 소자의 캐패시터 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4446983A1 DE4446983A1 (de) | 1995-06-29 |
DE4446983C2 true DE4446983C2 (de) | 1996-12-19 |
Family
ID=19373485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4446983A Expired - Fee Related DE4446983C2 (de) | 1993-12-28 | 1994-12-28 | Verfahren zur Herstellung eines Kondensators einer Halbleitervorrichtung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5478769A (de) |
JP (1) | JP2949045B2 (de) |
KR (1) | KR0131744B1 (de) |
DE (1) | DE4446983C2 (de) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3029235B2 (ja) * | 1993-12-29 | 2000-04-04 | 現代電子産業株式会社 | 半導体素子の電荷貯蔵電極形成方法 |
KR0180779B1 (ko) * | 1995-02-27 | 1999-03-20 | 김주용 | 반도체소자의 캐패시터 제조방법 |
US5831282A (en) * | 1995-10-31 | 1998-11-03 | Micron Technology, Inc. | Method of producing an HSG structure using an amorphous silicon disorder layer as a substrate |
JP2751952B2 (ja) * | 1995-11-10 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
US5869389A (en) * | 1996-01-18 | 1999-02-09 | Micron Technology, Inc. | Semiconductor processing method of providing a doped polysilicon layer |
US5928969A (en) * | 1996-01-22 | 1999-07-27 | Micron Technology, Inc. | Method for controlled selective polysilicon etching |
JP2790110B2 (ja) * | 1996-02-28 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
US5736441A (en) * | 1996-03-15 | 1998-04-07 | United Microelectronics Corporation | High-capacitance dynamic random access memory cell and method for fabricating the same |
US5677221A (en) * | 1996-06-19 | 1997-10-14 | Vanguard International Semiconductor Corp. | Method of manufacture DRAM capacitor with reduced layout area |
US5789267A (en) * | 1996-08-23 | 1998-08-04 | Mosel Vitelic, Inc. | Method of making corrugated cell contact |
US5677222A (en) * | 1996-10-11 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method for forming a DRAM capacitor |
US5766993A (en) * | 1996-11-25 | 1998-06-16 | Vanguard International Semiconductor Corporation | Method of fabricating storage node electrode, for DRAM devices, using polymer spacers, to obtain polysilicon columns, with minimum spacing between columns |
TW311258B (en) * | 1997-01-24 | 1997-07-21 | United Microelectronics Corp | Manufacturing method of stack capacitor of dynamic random access memory |
US5766994A (en) * | 1997-04-11 | 1998-06-16 | Vanguard International Semiconductor Corporation | Dynamic random access memory fabrication method having stacked capacitors with increased capacitance |
US5728618A (en) * | 1997-06-04 | 1998-03-17 | Vanguard International Semiconductor Corporation | Method to fabricate large capacitance capacitor in a semiconductor circuit |
US6043119A (en) | 1997-08-04 | 2000-03-28 | Micron Technology, Inc. | Method of making a capacitor |
US5759895A (en) * | 1997-10-14 | 1998-06-02 | Vanguard International Semiconductor Company | Method of fabricating a capacitor storage node having a rugged-fin surface |
JP3180740B2 (ja) * | 1997-11-11 | 2001-06-25 | 日本電気株式会社 | キャパシタの製造方法 |
US6015735A (en) * | 1998-01-13 | 2000-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a multi-anchor DRAM capacitor and capacitor formed |
US6153540A (en) * | 1998-03-04 | 2000-11-28 | Applied Materials, Inc. | Method of forming phosphosilicate glass having a high wet-etch rate |
US5854119A (en) * | 1998-04-13 | 1998-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Robust method of forming a cylinder capacitor for DRAM circuits |
US5973350A (en) * | 1998-04-14 | 1999-10-26 | Texas Instruments - Acer Incorporated | Stacked capacitor structure for high density DRAM cells |
US6207498B1 (en) * | 1998-06-05 | 2001-03-27 | United Integrated Circuits Corp. | Method of fabricating a coronary-type capacitor in an integrated circuit |
US6358793B1 (en) | 1999-02-26 | 2002-03-19 | Micron Technology, Inc. | Method for localized masking for semiconductor structure development |
US6133091A (en) * | 1999-11-05 | 2000-10-17 | United Silicon Inc. | Method of fabricating a lower electrode of capacitor |
TW475207B (en) * | 2000-07-24 | 2002-02-01 | United Microelectronics Corp | Method to improve hump phenomenon on surface of doped polysilicon layer |
US6417066B1 (en) | 2001-02-15 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Method of forming a DRAM capacitor structure including increasing the surface area using a discrete silicon mask |
KR100476380B1 (ko) * | 2002-06-29 | 2005-03-16 | 주식회사 하이닉스반도체 | 반도체 장치의 실린더형 캐패시터 제조방법 |
US20070255270A1 (en) * | 2006-04-27 | 2007-11-01 | Medtronic Vascular, Inc. | Intraluminal guidance system using bioelectric impedance |
US10079277B2 (en) | 2016-11-28 | 2018-09-18 | United Microelectronics Corp. | Method of fabricating metal-insulator-metal capacitor |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
JPH04252068A (ja) * | 1991-01-10 | 1992-09-08 | Fujitsu Ltd | 半導体装置 |
US5053351A (en) * | 1991-03-19 | 1991-10-01 | Micron Technology, Inc. | Method of making stacked E-cell capacitor DRAM cell |
JPH0629483A (ja) * | 1991-04-29 | 1994-02-04 | Micron Technol Inc | スタック型iセルキャパシタおよびその製造方法 |
TW243541B (de) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
JPH05347258A (ja) * | 1992-06-16 | 1993-12-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-12-28 KR KR1019930030478A patent/KR0131744B1/ko not_active IP Right Cessation
-
1994
- 1994-12-28 US US08/365,345 patent/US5478769A/en not_active Expired - Lifetime
- 1994-12-28 DE DE4446983A patent/DE4446983C2/de not_active Expired - Fee Related
- 1994-12-28 JP JP6327981A patent/JP2949045B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE4446983A1 (de) | 1995-06-29 |
JPH07202029A (ja) | 1995-08-04 |
KR0131744B1 (ko) | 1998-04-15 |
US5478769A (en) | 1995-12-26 |
JP2949045B2 (ja) | 1999-09-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |