JPH07202029A - 半導体素子のキャパシター製造方法 - Google Patents

半導体素子のキャパシター製造方法

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JPH07202029A
JPH07202029A JP6327981A JP32798194A JPH07202029A JP H07202029 A JPH07202029 A JP H07202029A JP 6327981 A JP6327981 A JP 6327981A JP 32798194 A JP32798194 A JP 32798194A JP H07202029 A JPH07202029 A JP H07202029A
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Abstract

(57)【要約】 【目的】 同一面積で貯蔵電極の表面積を増大させ半導
体素子を高集積化することができ、また素子動作の信頼
性を向上させることができる半導体素子のキャパシター
製造方法を提供することを目的とする。 【構成】 不純物がドープされた非晶質シリコン層と、
不純物がアンドープされた非晶質シリコン層を順次反復
積層してから、熱処理工程で非晶質シリコン層を多結晶
化してポリシリコン層を形成し、絶縁膜パターンとその
側壁のスペーサーを形成してこれをマスクに用い、前記
ポリシリコン層よりなるシリンダ型貯蔵電極を形成した
後、前記ポリシリコン層の間のエッチング選択比差を利
用して前記シリンダ型貯蔵電極の両側壁に溝を形成する
ことを特徴とする半導体素子のキャパシター製造方法。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子のキャパシタ
ー製造方法に関し、特に、シリンダ型貯蔵電極を形成す
る際ドープされた非晶質シリコン層とアンドープされた
非晶質シリコン層を用いて貯蔵電極の側壁に溝を形成
し、単位面積当りの静電容量を増加させる半導体素子の
キャパシター製造方法に関する。
【０００２】
【従来の技術】最近、半導体素子特にＤＲＡＭの高集積
化の趨勢によりセルの大きさが減少し、十分な静電容量
を有するキャパシターを形成することが難しくなってい
る。特に、１つのＭＯＳトランジスタとキャパシターで
構成されるＤＲＡＭ素子は、半導体基板上に縦及び横方
向に一定間隔を維持し、ワードラインのゲートと金属配
線のビットラインが直列配置され、２つのゲートに亘り
キャパシターが形成され、前記キャパシターの中央にコ
ンタクトホールが形成されている。
【０００３】この際、前記キャパシターは主にポリシリ
コンを導電体にして酸化膜、窒化膜、又はその積層膜で
あるＯＮＯ(oxide-nitride-oxide) を誘電体に用いてい
るが、チップ中で多い面積を占めるキャパシターの静電
容量を大きくしながら、面積を減らすことがＤＲＡＭ素
子の高集積化に重要な要因となる。
【０００４】よって、Ｃ＝（εｏ×εｒ×Ａ）／Ｔ（こ
こでεｏは真空誘電率、εｒは誘電膜の誘電定数、Ａは
キャパシターの面積、またＴは誘電膜の厚さ）で表示さ
れるキャパシターの静電容量（Ｃ）を増加させるため、
誘電定数が高い物質を誘電体に用いたり、誘電膜を薄く
形成したり又はキャパシターの表面積を増加させる等の
方法がある。しかし、このような方法は全てそれぞれの
問題点がある。
【０００５】即ち、高い誘電定数を有する誘電物質、例
えばＴａ2 Ｏ5 ，ＴｉＯ2 又はＳｒＴｉＯ3 等が研究さ
れているが、このような物質の誘電破壊電圧のような信
頼度及び薄膜特性が確実に認識されていないので実際に
素子に適用することが困難であり、誘電膜厚さを減少さ
せることは素子動作の際、誘電膜が破壊されキャパシタ
ーの信頼度に深刻な影響を及ぼす。
【０００６】またキャパシターの表面積を増加させるた
めポリシリコンを多層に形成した後、これ等を貫通して
互いに連結させるピン構造や、円筒型又は四角枠形状の
シリンダ構造に形成したり、ポリシリコンのグレインを
用いるＨＳＧ(hemisphericalgrain poly silicon；以下
ＨＳＧという。）工程を用いたりする。しかし、このよ
うな方法もＤＲＡＭの高集積化により面積が減少し依然
十分な静電容量を持つことができない問題点がある。
【０００７】従来のシリンダ型キャパシターの製造方法
を図１（Ａ）〜（Ｃ）を参照してみると次の通りであ
る。先ず半導体基板(11)上に素子分離のためのフィール
ド酸化膜(12)とゲート酸化膜(13)とゲート電極(14)及び
ソース／ドレイン領域(15)を形成した後、前記構造の全
表面に層間絶縁膜(16)を形成する。その次前記ソース／
ドレイン領域(15)のビットラインコンタクトで予定され
た部分上の層間絶縁膜(16)を取り除いてからビットライ
ン(17)を形成し、前記構造の全表面にＢＰＳＧ(boro ph
ospho silicate glass）よりなる平坦化層(18)と酸化膜
(19)を順次形成する。その後、前記ソース／ドレイン(1
5)の貯蔵電極コンタクトに予定された部分上の酸化膜(1
9)から層間絶縁膜(16)まで順次取り除き、貯蔵電極コン
タクトホール(20)を形成する。その後、前記コンタクト
ホール(20)を満たす第１ポリシリコン層(21)を全表面に
形成した後、前記コンタクトホール(20)の上部の第１ポ
リシリコン層(21)上に厚い酸化膜(22)のパターンを形成
する。（図１（Ａ）参照）
【０００８】その後、前記酸化膜(22)のパターンにより
露出している第１ポリシリコン層(21)を取り除き、前記
コンタクトホールを満たす第１ポリシリコン層(21)のパ
ターンを形成してから、前記構造の全表面に第２ポリシ
リコン層(23)を形成する。（図１（Ｂ）参照）
【０００９】その後、前記第２ポリシリコン層(23)を全
面異方性エッチングし、前記酸化膜(22)のパターンの側
壁にポリスペーサー(24)を形成した後、前記酸化膜(22)
のパターンと酸化膜(19)を取り除いて第１ポリシリコン
層(21)のパターン及びポリスペーサー(24)に構成される
シリンダ型貯蔵電極(25)を形成する。（図１（Ｃ）参
照）
【００１０】前記のように形成した従来のシリンダ型貯
蔵電極では面積が小さい高集積化した半導体素子、例え
ば64ＭＢ、256 ＭＢのＤＲＡＭ級では十分な静電容量を
確保することができず、素子動作の信頼性が落ちる問題
点がある。
【００１１】
【発明が解決しようとする課題】本発明は前記のような
問題点を解決するためのものであり、本発明の目的は不
純物をドーピングしたポリシリコン層とドーピングして
いないポリシリコン間のエッチング選択比の差を利用し
てシリンダ型貯蔵電極の側壁に凹凸を形成し、表面積に
比例する単位面積当たりの静電容量を増加させ、集積度
及び素子動作の信頼性を向上させることができる半導体
素子のキャパシター製造方法を提供することにある。
【００１２】
【課題を解決するための手段】前記のような目的を達成
するため本発明は、半導体基板上にＭＯＳトランジスタ
を形成する工程と、前記ＭＯＳトランジスタ構造の全表
面に平坦化用絶縁膜を形成する工程と、前記平坦化用絶
縁膜上に酸化膜を形成する工程と、前記トランジスタの
ソースが露出するコンタクトホールを形成する工程と、
前記露出したソースにコンタクトするドープされた第１
非晶質シリコン層を全体構造の表面に形成する工程と、
前記第１非晶質シリコン層の上部にアンドープされた第
２非晶質シリコン層、ドープされた第３非晶質シリコン
層、アンドープされた第４非晶質シリコン層、ドープさ
れた第５非晶質シリコン層及び第６非晶質シリコン層を
順次形成する工程と、熱処理工程で前記第１乃至第６非
晶質シリコン層を多結晶化して第１乃至第６ポリシリコ
ン層を形成する工程と、第６ポリシリコン層膜の上部に
前記コンタクトホールにオーバラップする絶縁層パター
ンを形成する工程と、前記絶縁層パターンの側壁にスペ
ーサーを形成する工程と、前記絶縁膜パターンを取り除
く工程と、前記スペーサーと絶縁膜パターンをマスクに
用い第６ポリシリコン層から第３ポリシリコン層までエ
ッチングする工程と、前記酸化膜パターンを取り除く工
程と、前記スペーサーをマスクに用いてスペーサー内側
にある第６ポリシリコン層から第２ポリシリコン層まで
エッチングすると共に、スペーサー外側にある第２ポリ
シリコン層と第１ポリシリコン層をエッチングしシリン
ダ型貯蔵電極を形成する工程と、前記スペーサーを取り
除く工程と、前記シリンダ型貯蔵電極のドープされた第
１，第３，第５ポリシリコン層を一定厚さに湿式エッチ
ングして側壁に溝を形成する工程とよりなり、それによ
り貯蔵電極の表面積を増大させる。
【００１３】
【実施例】以下、本発明による半導体素子ののキャパシ
ター製造方法に関し添付の図面を参照して詳細に説明す
る。図２〜図６は本発明による半導体素子のキャパシタ
ー製造工程を示す断面図である。図２を参照すると、半
導体基板(31)上に素子分離のためのフィールド酸化膜(3
2)及びゲート酸化膜(33)、ゲート電極(34)及びソース／
ドレイン領域(35)で構成させるＭＯＳＦＥＴ(metal oxi
de silicon field effect transistor) 構造を形成した
後、前記構造の全表面に層間絶縁膜36を酸化膜で形成す
る。その後、前記ソース／ドレイン領域(35)のビットラ
インコンタクトで予定された部分上の層間絶縁膜(36)を
取り除き、これを満たすビットライン(37)を形成してか
ら、ＢＰＳＧよりなる平坦化層(38)とドープされない酸
化膜(39)を順次形成する。その後、前記ソース／ドレイ
ン領域(35)の貯蔵電極コンタクトで予定されている部分
上の酸化膜(39)と平坦化用絶縁層(38)及び、層間絶縁膜
(36)を順次写真エッチングして貯蔵電極コンタクトホー
ル(40)を形成する。
【００１４】図３を参照すれば、前記構造の全表面に第
１非晶質シリコン層(41)を塗布して前記貯蔵電極コンタ
クトホール(40)を埋め込んだ後、前記第１非晶質シリコ
ン層(41)上に第２乃至第６非晶質シリコン層(46 ，47，
48，49，50) を順次薄く形成する。この際、前記第１、
第３及び第５非晶質シリコン層(41 ，47，49) はボロン
や燐等のような不純物がドープされた非晶質シリコンで
あり、第２，第４、第６非晶質シリコン層(46 ，48，5
0) は不純物がドープされない非晶質シリコンで構成す
ることが好ましい。その後、前記構造の半導体基板(31)
を550 〜700 ℃程度の温度で熱処理して前記不純物がド
ープされた第１、第３及び第５非晶質シリコン層(41 ，
47，49) の不純物を拡散させると共に、第１乃至第６非
晶質シリコン層(41 ，46，48，49，50) を多結晶化させ
第１乃至第６ポリシリコン層(41 ′，46′，48′，4
9′，50′) を形成する。その後、前記貯蔵電極コンタ
クトホール(40)の上側の第６ポリシリコン層(50 ′) に
酸化膜(42)のパターンを形成する。この際、前記酸化膜
(42)のパターンは前記貯蔵電極コンタクトホール(40)の
形成時のマスクを用い直六面体や円柱状に形成する。
【００１５】図４を参照すれば、前記構造の全表面に窒
化膜を前記酸化膜42のパターンより厚く形成した後、全
面異方性エッチングして前記酸化膜(42)のパターンの側
壁に窒化膜スペーサー(51)を形成する。その後、前記窒
化膜スペーサー(51)及び酸化膜(42)のパターンをマスク
にして露出している第６ポリシリコン層(50 ′) から第
３ポリシリコン層(47 ′) まで順次エッチングし、第２
ポリシリコン層(46 ′) を露出させる。
【００１６】図５を参照すれば、前記酸化膜(42)のパタ
ーンを取り除いて前記窒化膜スペーサー(51)の内側の第
６ポリシリコン層(50 ′) を露出させた後、前記窒化膜
スペーサー(51)をマスクにして前記窒化膜スペーサー(5
1)の内側は第６ポリシリコン層(50 ′) から第２ポリシ
リコン層(46 ′) まで順次取り除き、前記窒化膜スペー
サー(51)の外側の第２及び第１ポリシリコン層(46 ′，
41′) を取り除き、前記貯蔵電極コンタクトホール(40)
内に充填した断面形状がＴ型である第１ポリシリコン層
(41 ′) のパターンと電気的に接続されるシリンダ型の
貯蔵電極(45)を形成する。この際、貯蔵電極(45)は第２
乃至第６ポリシリコン層(46 ′，47′，48′，49′，5
0′) のパターンで構成される。
【００１７】図６を参照すれば、前記窒化膜スペーサー
(51)を湿式エッチングで取り除いた後、前記半導体基板
(31)を硝酸を含有したエッチング溶液で処理し、前記シ
リンダ型の貯蔵電極(45)の両側壁に溝(52)を形成すると
共に、前記酸化膜(39)を取り除いて平坦化層(38)が露出
するようにする。この際、前記エッチング溶液はＨＮＯ
3 ：ＣＨ3 ＣＯＯＨ：ＨＦ：ＤＩ 水溶液＝30：３：0.
5 ：15.5の比率で形成した溶液が適切である。
【００１８】このような溝(52)を形成することができる
のは、湿式エッチングの際、ドープされた第１，第３及
び第５ポリシリコン層(41 ′，47′，49′) がアンドー
プされた第２，第４，第６ポリシリコン層(46 ′，4
8′，50′) に比べ速くエッチングされる特性を有する
ためである。
【００１９】従って、貯蔵電極(45)の表面積は側壁に形
成された溝(52)ほどその面積が増加することになる。
【００２０】
【発明の効果】以上で説明したように、本発明による半
導体素子のキャパシター製造方法は不純物をドープした
非晶質シリコン層と、不純物をドープしない非晶質シリ
コン層を順次反復積層してから、熱処理工程で多結晶化
させて不純物を活性化させ、酸化膜パターンとその側壁
の窒化膜スペーサーを用いて前記ポリシリコン層よりな
るシリンダ型貯蔵電極を形成した後、前記ポリシリコン
層の間のエッチング選択比差を利用して前記貯蔵電極の
側壁の両側に溝を形成したので、同一面積で貯蔵電極の
表面積に比例する静電容量が増加するので、半導体素子
を高集積化することができ、素子動作の信頼性を向上さ
せることができる利点がある。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｃ）は、従来技術による半導体
素子のキャパシター製造工程を示す断面図である。
【図２】図２は、本発明により半導体素子のキャパシタ
ー製造工程を示す断面図である。
【図３】図３は、本発明により半導体素子のキャパシタ
ー製造工程を示す断面図である。
【図４】図４は、本発明により半導体素子のキャパシタ
ー製造工程を示す断面図である。
【図５】図５は、本発明により半導体素子のキャパシタ
ー製造工程を示す断面図である。
【図６】図６は、本発明により半導体素子のキャパシタ
ー製造工程を示す断面図である。
【符号の説明】
１１，３１ 半導体基板 １２，３２ フィールド酸化膜 １３，３３ ゲート酸化膜 １４，３４ ゲート電極 １５，３５ ソース／ドレイン １６，３６ 層間絶縁膜 １７，３７ ビットライン １８，３８ 平坦化用絶縁層 １９，２２，３９，４２ 酸化膜 ２０，４０ コンタクトホール ２１，２３，４１′，４６′〜５０′ ポリシリコン層 ４１，４６〜５０ 非晶質シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭセル製造方法において、 半導体基板上にＭＯＳトランジスタを形成する工程と、 前記ＭＯＳトランジスタ構造の全表面に平坦化用絶縁膜
    を形成する工程と、 前記平坦化用絶縁膜上に酸化膜を形成する工程と、 前記トランジスタのソースが露出するコンタクトホール
    を形成する工程と、 前記露出したソースにコンタクトするドープされた第１
    非晶質シリコン層を全体構造の表面に形成する工程と、 前記第１非晶質シリコン層上部にアンドープされた第２
    非晶質シリコン層、ドープされた第３非晶質シリコン
    層、アンドープされた第４非晶質シリコン層、ドープさ
    れた第５非晶質シリコン層およびアンドープされた第６
    非晶質シリコン層を順次形成する工程と、 熱処理工程で前記第１乃至第６非晶質シリコン層を多結
    晶化して第１乃至第６ポリシリコン層を形成する工程
    と、 第６ポリシリコン層膜の上部に前記コンタクトホールに
    オーバラップされる絶縁層パターンを形成する工程と、 前記絶縁層パターンの側壁にスペーサーを形成する工程
    と、 前記絶縁膜パターンを取り除く工程と、 前記スペーサーと絶縁膜パターンをマスクに用いて第６
    ポリシリコン層から第３ポリシリコン層までエッチング
    する工程と、 前記酸化膜パターンを取り除く工程と、 前記スペーサーをマスクに用いてスペーサー内側にある
    第６ポリシリコン層から第２ポリシリコン層までエッチ
    ングすると共にスペーサー外側にある第２ポリシリコン
    層と第１ポリシリコン層をエッチングしたシリンダ型貯
    蔵電極を形成する工程と、 前記スペーサーを取り除く工程と、 前記シリンダ型貯蔵電極のドープされた第１，第３，第
    ５ポリシリコン層の一定厚さを湿式エッチングし側壁に
    溝を形成する工程よりなり、これにより貯蔵電極の表面
    積を増大させることを特徴とする半導体素子のキャパシ
    ター製造方法。
  2. 【請求項２】 前記スペーサーは、前記絶縁層及び第６
    ポリシリコン層とはエッチング比が異なる物質で形成す
    ることを特徴とする請求項１記載の半導体素子のキャパ
    シター製造方法。
  3. 【請求項３】 前記シリンダ型貯蔵電極の側壁に溝を湿
    式エッチングで形成する際に、用いられるエッチング溶
    液は、ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ：ＨＦ：ＤＩ 水溶液
    ＝30：３：0.5 ：15.5の比率で混合した溶液を用いるこ
    とを特徴とする請求項１記載の半導体素子のキャパシタ
    ー製造方法。
  4. 【請求項４】 前記シリンダ型貯蔵電極の第１，第３，
    第５ポリシリコン層を、一定厚さに湿式エッチングして
    側壁に溝を形成する工程で平坦化用絶縁膜の上部にある
    酸化膜も共に取り除かれることを特徴とする請求項１記
    載の半導体素子のキャパシター製造方法。
  5. 【請求項５】 ＤＲＡＭセル製造方法において、 半導体基板上にＭＯＳトランジスタを形成する工程と、 前記ＭＯＳトランジスタ構造の全表面に平坦化用絶縁膜
    を形成する工程と、 前記平坦化層上に酸化膜を形成する工程と、 前記トランジスタのソースが露出するコンタクトホール
    を形成する工程と、 前記露出したソースにコンタクトするドープされた第１
    非晶質シリコン層を全体構造の表面に形成する工程と、 前記第１非晶質シリコン層上部にアンドープされた第２
    非晶質シリコン層、ドープされた第３非晶質シリコン層
    及びアンドープされた第４非晶質シリコン層を順次形成
    する工程と、 前記ドープされた第１乃至第４非晶質シリコン層を熱処
    理工程で多結晶化した第１乃至第４ポリシリコン層を形
    成する工程と、 第４ポリシリコン層の上部に絶縁層パターンをコンタク
    トホールにオーバラップされるよう形成する工程と、 前記絶縁層パターンの側壁に絶縁膜スペーサーを形成す
    る工程と、 前記絶縁膜パターンを取り除く工程と、 露出した地域の第４ポリシリコン層及び第３ポリシリコ
    ン層をエッチングする工程と、 前記酸化膜パターンを取り除く工程と、 前記スペーサーを、マスクに用いてスペーサー内側にあ
    る第４ポリシリコン層から第２ポリシリコン層までエッ
    チングすると共に、スペーサー外側にある第２ポリシリ
    コン層と第１ポリシリコン層をエッチングしシリンダ型
    貯蔵電極を形成する工程と、 前記スペーサーを取り除く工程と、 前記シリンダ型貯蔵電極の第１及び第３ポリシリコン層
    の一定厚さを湿式エッチングで取り除き溝を形成する工
    程とよりなり、これにより貯蔵電極の表面積を増大させ
    ることを特徴とする半導体素子のキャパシター製造方
    法。
  6. 【請求項６】 前記スペーサーは、前記絶縁層パターン
    及び第４ポリシリコン層とはエッチング比が異なる物質
    で形成することを特徴とする請求項５記載の半導体素子
    のキャパシター製造方法。
  7. 【請求項７】 前記シリンダ型貯蔵電極の側壁に溝を形
    成する際に、用いられるエッチング溶液は、ＨＮＯ3 ：
    ＣＨ3 ＣＯＯＨ：ＨＦ： ＤＩ 水溶液＝30：３：0.5
    ：15.5の比率で混合した溶液を用いることを特徴とす
    る請求項５記載の半導体素子のキャパシター製造方法。
  8. 【請求項８】 前記シリンダ型貯蔵電極の第１及び第３
    ポリシリコン層を、一定厚さに湿式エッチングして側壁
    に溝を形成する工程で平坦化用絶縁膜の上部にある酸化
    膜も共に取り除かれることを特徴とする請求項５記載の
    半導体素子のキャパシター製造方法。
  9. 【請求項９】 前記ドープされた第１乃至第４非晶質シ
    リコン層を熱処理する際、550 〜700 ℃の温度で熱処理
    することを特徴とする請求項５記載の半導体素子のキャ
    パシター製造方法。
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