JP2002359354A - 強誘電体メモリ素子及びその製造方法 - Google Patents

強誘電体メモリ素子及びその製造方法

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Abstract

(57)【要約】 【課題】強誘電体メモリ素子及びその製造方法を提供す
る。 【解決手段】半導体基板上に下部電極、強誘電体膜パタ
ーン及び第１上部電極が順次に積層される。第１上部電
極、強誘電体膜パターン及び下部電極の側壁は第２上部
電極により覆われる。第２上部電極及び下部電極の間に
は絶縁膜スペーサが介される。従って、第２上部電極
は、第１上部電極と電気的に接続される一方で、下部電
極とは絶縁膜スペーサにより電気的に絶縁される。少な
くとも第１上部電極及び第２上部電極は、水素遮断膜で
形成されうる。従って、外部から強誘電体膜パターン内
部に水素イオンが浸透することを抑制することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に関するものであり、特に強誘電体キャパシ
タを有する半導体メモリ素子及びその製造方法に関する
ものである。
【０００２】
【従来の技術】半導体メモリ素子のうち強誘電体メモリ
素子は、電源が供給されないでも、前の状態のデータを
保持する不揮発性特性を有する。これに加えて、強誘電
体メモリ素子は、ＤＲＡＭ及びＳＲＡＭのように低い電
源電圧で動作する特性を有する。従って、強誘電体メモ
リ素子は、スマートカード等に広く使用されることがで
きる有力な候補として脚光を浴びている。
【０００３】図１は、従来の強誘電体メモリ素子の一部
分を示す断面図である。
【０００４】図１を参照すると、半導体基板１上に下部
絶縁膜３が積層される。半導体基板１の所定領域は、下
部層間絶縁膜３の所定領域を貫通するコンタクトプラグ
５と接触する。下部層間絶縁膜３上にコンタクトプラグ
５の上部面と接触する下部電極７が位置する。下部電極
７上に強誘電体膜パターン９及び上部電極１１が順次に
積層される。強誘電体膜パターン９としては、ＰＺＴ
（ＰｂＺｒＴｉＯ３）膜又はＢＳＴ（ＢａＳｒＴｉ
Ｏ３）膜等が広く採用されている。下部電極７、強誘電
体膜パターン９及び上部電極１１からなった強誘電体キ
ャパシタ及び下部層間絶縁膜３上に上部層間絶縁膜１３
が積層される。ここで、下部層間絶縁膜３及び上部層間
絶縁膜１３は一般的にシリコン酸化膜で形成される。
【０００５】前述したように、従来技術によると、強誘
電体キャパシタの誘電体膜として使用される強誘電体膜
パターンの側壁は、シリコン酸化膜のような層間絶縁膜
と直接接触される。従って、プラズマ工程のような後続
工程を実施する時、強誘電体キャパシタ特性が劣化す
る。これは、プラズマ工程を実施する間に水素イオンが
発生し、その水素イオンが層間絶縁膜を貫通して強誘電
体膜パターンに浸透するからである。即ち、水素イオン
が強誘電体膜パターン内部に浸透することにより還元反
応が起こる。つまり、水素イオンが強誘電体膜パターン
内の酸素原子と反応して酸素空孔を発生させる。これに
より、強誘電体膜の結晶が破壊されて強誘電体膜の分極
特性が低下する。これに加えて、水素イオンが強誘電体
膜パターン及び上部電極との間の界面又は強誘電体膜パ
ターン及び下部電極との間の界面に捕獲されると、エネ
ルギーバリヤが低くなって強誘電体キャパシタの漏洩電
流特性を低下させる。
【０００６】
【発明が解決しようとする課題】本発明の１つの課題
は、強誘電体キャパシタの劣化を防止できる強誘電体メ
モリ素子を提供することにある。
【０００７】本発明の他の課題は、後続工程で発生する
水素イオンにより発生する強誘電体キャパシタの劣化を
防止できる強誘電体メモリ素子の製造方法を提供するも
のにある。
【０００８】
【課題を解決するための手段】前述の目的を達成するた
めに本発明は、強誘電体キャパシタを有する強誘電体メ
モリ素子を提供する。この強誘電体メモリ素子は、半導
体基板上に順次に積層された下部電極、強誘電体膜パタ
ーン及び第１上部電極と、前記下部電極の側壁を覆う絶
縁膜スペーサと、前記絶縁膜スペーサの側壁及び前記第
１上部電極の側壁を覆う第２上部電極とを含む。前記第
２上部電極は、前記絶縁性スペーサにより前記下部電極
と電気的に絶縁される一方で、前記第１上部電極と電気
的に接続される。
【０００９】望ましくは、前記第１上部電極及び第２上
部電極は、水素遮断膜からなる。前記水素遮断膜として
は、例えば、イリジウム、イリジウム酸化膜、又はこれ
らを組み合せた膜が望ましい。
【００１０】前記他の技術的課題を達成するために本発
明は、強誘電体メモリ素子の製造方法を提供する。この
方法は、半導体基板上に順次に積層された下部電極、強
誘電体膜パターン、及び第１上部電極を形成する。次い
で、前記下部電極の側壁を覆う絶縁膜スペーサを形成す
る。次いで、前記絶縁膜スペーサの側壁及び前記第１上
部電極の側壁を覆う第２上部電極を形成する。前記第２
上部電極は、前記絶縁膜スペーサにより前記下部電極と
電気的に絶縁される一方で、前記第１上部電極と電気的
に接続される。
【００１１】前記第１上部電極は、水素遮断膜で形成す
ることが望ましい。前記水素遮断膜は、例えば、イリジ
ウム膜、イリジウム酸化膜、又はこれらを組み合せた膜
で形成することが望ましい。
【００１２】前記絶縁膜スペーサは、例えば、前記下部
電極、強誘電体膜パターン及び第１上部電極を含む半導
体基板全面に絶縁膜を形成し、前記絶縁膜を異方性エッ
チングして形成することができる。この時、前記異方性
エッチングは、少なくとも前記第１上部電極の上部面及
び側壁が露出されるように実施されうる。
【００１３】前記第２上部電極は、例えば、前記絶縁膜
スペーサを含む半導体基板全面に水素遮断膜を形成し、
前記水素遮断膜を異方性エッチングして形成することが
できる。
【００１４】
【発明の実施の形態】以下、添付図を参照して、本発明
の望ましい実施形態を詳細に説明する。しかし、本発明
はここで説明される実施形態に限定されず、他の形態で
具体化されることもできる。むしろ、ここで紹介される
実施形態は、開示内容を完全なものとし、そして当業者
に本発明の思想が十分に伝達されるようにするため提供
されるものである。図面において、層及び領域の厚さは
明確性のために誇張されたものである。又、ある層が、
他の層又は基板の“上”にあると言及される場合に、そ
れは他の層又は基板の上に直接形成されることができる
もの、又は、これらの間に第３の層が介されることがで
きるものである。明細書全体にわたって同一の参照番号
は同一の構成要素を示す。
【００１５】図２は、本発明の望ましい実施形態による
強誘電体メモリ素子を説明するための断面図である。
【００１６】図２を参照すると、半導体基板５１上に下
部層間絶縁膜６１が位置する。半導体基板５１の所定領
域は、下部層間絶縁膜６１の所定領域を貫通するコンタ
クトプラグ６３と接触する。下部層間絶縁膜６１上に下
部電極６５ａが配置される。下部電極６５ａは、例えば
イリジウム膜、イリジウム酸化膜、又はこれらを組み合
わせた膜のような水素遮断膜であることが望ましい。下
部電極６５ａは、コンタクトプラグ６３を通じて半導体
基板５１の所定領域と電気的に接続される。下部電極６
５ａ上に強誘電体膜パターン６７ａ及び第１上部電極６
９ａが順次にスタックされる。
【００１７】下部電極６５ａの側壁は絶縁膜スペーサ７
５により覆われる。絶縁膜スペーサ７５は、下部電極６
５ａの側壁だけでなく、強誘電体膜パターン６７ａの側
壁を覆うことが望ましい。絶縁膜スペーサ７５の側壁及
び第１上部電極６９ａの側壁は、スペーサ形状を有する
第２上部電極７７ａにより覆われる。これにより、第２
上部電極７７ａは、絶縁膜スペーサ７５により下部電極
６５ａと電気的に絶縁され、第１上部電極６９ａと電気
的に接続される。結果的に、第１及び第２上部電極６９
ａ、７７ａで構成される上部電極７８は、強誘電体膜パ
ターン６７ａの上部面及び側壁を囲む。
【００１８】第１及び第２上部電極６９ａ、７７ａは、
水素遮断膜、例えば、イリジウム膜、イリジウム酸化
膜、又はこれらを組み合せた膜で形成されうる。従っ
て、強誘電体膜パターン６７ａの少なくとも側壁及び上
部面は水素遮断膜により囲まれる。これにより、水素イ
オンが外部から強誘電体膜パターン６７の内部に浸透す
ることを防止できる。結果的に、水素イオンにより強誘
電体膜パターン６７ａの特性が低下されることを防止で
きる。第１及び第２上部電極６９ａ、７７ａは上部電極
７８を構成し、上部電極７８、強誘電体膜パターン６７
ａ及び下部電極６５ａは強誘電体キャパシタ８０を構成
する。強誘電体キャパシタ８０及び下部層間絶縁膜６１
は、上部層間絶縁膜８２により覆われる。
【００１９】図３乃至図７は、本発明の望ましい実施形
態による強誘電体メモリ素子の製造方法を説明するため
の断面図である。各図面は強誘電体メモリ素子のセルア
レイ領域の一部分を示す。
【００２０】図３を参照して説明すると、半導体基板５
１上にゲート絶縁膜５３及び導電膜を順次に形成する。
この導電膜をパターニングしてゲート電極５５を形成す
る。ゲート電極５５をイオン注入マスクとして使用して
半導体基板５１に不純物イオンを１×１０１２乃至１×
１０１４ｉｏｎ ａｔｏｍｓ／ｃｍ２の低いドーズで注
入して、ゲート電極５５の両側に各々ソース領域５７ｓ
及びドレイン領域５７ｄを形成する。ソース／ドレイン
領域５７ｓ、５７ｄを形成した後に、ゲート電極５５の
側壁にゲートスペーサ５９を形成する。ゲートスペーサ
５９は、周辺回路領域（不図示）にのみ形成されること
もできる。ソース／ドレイン領域５７ｓ、５７ｄ及びゲ
ートスペーサ５９が形成された結果物全面に下部層間絶
縁膜６１を形成する。下部層間絶縁膜６１は、例えばシ
リコン酸化膜で形成することができる。
【００２１】図４を参照して説明すると、下部層間絶縁
膜６１をパターニングしてソース領域５７ｓを露出させ
るコンタクトホールを形成する。このコンタクトホール
の内に通常の方法を用いてコンタクトプラグ６３を形成
する。コンタクトプラグ６３はタングステン膜のような
金属膜で形成することが望ましい。コンタクトプラグ６
３及び下部層間絶縁膜６１上に下部電極膜６５、強誘電
体膜６７、第１上部電極膜６９及びハードマスク電極膜
７１を順次に形成する。
【００２２】下部電極膜６５は、水素遮断膜で形成する
ことが望ましい。水素遮断膜は、例えば、イリジウム、
イリジウム酸化膜、又はこれらを組み合せた膜で形成す
ることが望ましい。或いは、下部電極膜６５は、白金膜
のような耐酸化性金属膜で形成することもできる。強誘
電体膜６７は、例えば、当業界で広く知らせたＢＳＴ
膜、又はＰＺＴ膜で形成することができる。第１上部電
極膜６９は水素遮断膜で形成し、ハードマスク膜７１は
下部電極膜６５、強誘電体膜６７及び第１上部電極膜６
９に対してエッチング選択比を有する物質膜、例えば、
シリコン酸化膜、チタン室化膜、又はチタン酸化膜で形
成する。次いで、ハードマスク膜７１の所定領域上にフ
ォトレジストパターン７３を形成する。
【００２３】図５を参照して説明すると、フォトレジス
トパターン７３をエッチングマスクとして使用してハー
ドマスク膜７１をエッチングして、第１上部電極膜６９
の所定領域を覆うハードマスクパターン７１ａを形成す
る。次いで、フォトレジストパターン７３を除去してハ
ードマスクパターン７１ａを露出させる。ハードマスク
パターン７１ａをエッチングマスクとして使用して第１
上部電極膜６９、強誘電体膜６７及び下部電極膜６５を
連続的にエッチングして、コンタクトプラグ６３を覆う
下部電極６５ａ及び該下部電極６５ａ上に順次にスタッ
クされた強誘電体膜パターン６７ａ及び第１上部電極６
９ａを形成する。
【００２４】図６を参照して説明すると、ハードマスク
パターン７１ａを除去した後に、下部電極６５ａ、強誘
電体膜パターン６７ａ、及び第１上部電極６９ａを含む
半導体基板全面に絶縁膜を形成する。ここで、ハードマ
スクパターン７１ａを除去する工程は省略することがで
きる。前記絶縁膜は、例えば、シリコン酸化膜、シリコ
ン室化膜、チタン酸化膜、アルミニウム酸化膜、強誘電
体膜、又はこれらを組み合せた膜で形成することができ
る。
【００２５】前記絶縁膜を異方性エッチングして、下部
電極６５ａの側壁を覆う絶縁膜スペーサ７５を形成す
る。この時、第１上部電極６９ａの側壁は露出されなけ
ればならない。望ましくは、絶縁膜スペーサ７５は、下
部電極６５ａの側壁及び強誘電体膜パターン６７ａの側
壁を覆う。絶縁膜スペーサ７５を含む半導体基板全面に
第２上部電極膜７７をコンフォーマルに形成する。第２
上部電極膜７７は、水素遮断膜、例えばイリジウム膜、
イリジウム酸化膜、又はこれらを組み合せた膜で形成す
ることができる。
【００２６】図７を参照して説明すると、第２上部電極
膜７７を異方性エッチングして、第１上部電極６９ａの
側壁及び絶縁膜スペーサ７５の側壁を覆う導電性スペー
サ、即ち、第２上部電極７７ａを形成する。これによ
り、第２上部電極７７ａはスペーサ形状となり、第１上
部電極６９ａと電気的に接続される。一方、第２上部電
極７７ａは、絶縁膜スペーサ７５により下部電極６５ａ
と電気的に絶縁される。これにより、強誘電体膜パター
ン６７ａの上部面及び側壁は、第１及び第２上部電極６
９ａ、７７ａからなった上部電極７８により囲まれる。
結果的に、プラズマ工程のような後続工程を実施する間
に水素イオンが発生しても、その水素イオンが強誘電体
膜パターン６７ａの内部に浸透することを防止できる。
これに加えて、下部電極６５ａを水素遮断膜で形成する
場合に、強誘電体膜パターン６７ａの内部に水素イオン
が浸透される現象を著しく防止できる。
【００２７】次いで、強誘電体キャパシタ８０が形成さ
れた結果物全面に上部層間絶縁膜８２を形成する。次い
で、図示はされていないが、上部層間絶縁膜８２をパタ
ーニングして上部電極７８を露出させるプレートライン
コンタクトホールを形成する。図７に示されたように、
上部電極７８の幅Ｗは、第１上部電極６９の幅より広
い。従って、プレートラインコンタクトホールを形成す
るためのリソグラフィーを実施する際の整列余裕度（ａ
ｌｉｇｎｍｅｎｔ ｍａｒｇｉｎ）を増加させることが
できる。
【００２８】
【発明の効果】前述のように、本発明によると、強誘電
体膜パターンの上部面及び側壁が水素遮断膜で形成され
た上部電極により囲まれる。従って、水素イオンが強誘
電体膜パターン内部に浸透することを防止できる。結果
的に、強誘電体キャパシタの特性が低下されることを抑
制することができるので、高性能強誘電体メモリ素子を
実現することが可能である。
【図面の簡単な説明】
【図１】従来の強誘電体キャパシタを示す断面図であ
る。
【図２】本発明の望ましい実施形態による強誘電体メモ
リ素子の断面図である。
【図３】本発明の望ましい実施形態による強誘電体メモ
リ素子の製造方法を説明するための断面図である。
【図４】本発明の望ましい実施形態による強誘電体メモ
リ素子の製造方法を説明するための断面図である。
【図５】本発明の望ましい実施形態による強誘電体メモ
リ素子の製造方法を説明するための断面図である。
【図６】本発明の望ましい実施形態による強誘電体メモ
リ素子の製造方法を説明するための断面図である。
【図７】本発明の望ましい実施形態による強誘電体メモ
リ素子の製造方法を説明するための断面図である。
【符号の説明】
１，５１ 半導体基板 ３，６１ 下部層間絶縁膜 ５，６３ コンタクトプラグ ７，６５ａ 下部電極 ９ 強誘電体膜パターン １１，７８ 上部電極 １３，８２ 上部層間絶縁膜 ５１ 半導体基板 ５３，５５ ゲート絶縁膜 ５７ｄ ドレイン領域 ５７ｓ ソース領域 ５９ ゲートスペーサ ６７ａ 強誘電体膜パターン ６９ａ 第１上部電極 ７１ ハードマスク膜 ７１ａ ハードマスクパターン ７３ フォトレジストパターン ７５ 絶縁膜スペーサ ７７ 第２上部電極膜 ７７ａ 第２上部電極 ８０ 強誘電体キャパシタ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された下部層間絶縁
    膜と、 前記下部層間絶縁膜の所定領域上に順次に積層された下
    部電極、強誘電体膜パターン及び第１上部電極と、 少なくとも前記下部電極の側壁を覆う絶縁膜スペーサ
    と、 前記絶縁膜スペーサの側壁及び前記第１上部電極の側壁
    上にスペーサ形状を有する第２上部電極とを含み、前記
    第２上部電極は、前記絶縁膜スペーサにより前記下部電
    極と電気的に絶縁されている一方、前記第１上部電極と
    電気的に接続されていることを特徴とする強誘電体メモ
    リ素子。
  2. 【請求項２】 前記下部層間絶縁膜を貫通するコンタク
    トプラグをさらに含み、前記下部電極は、前記コンタク
    トプラグを通じて前記半導体基板の所定領域と電気的に
    接続されていることを特徴とする請求項１に記載の強誘
    電体メモリ素子。
  3. 【請求項３】 前記絶縁膜スペーサは、シリコン酸化
    膜、シリコン室化膜、チタン酸化膜、アルミニウム酸化
    膜、強誘電体膜、又は、これらの全部又は一部を組み合
    せた膜であることを特徴とする請求項１に記載の強誘電
    体メモリ素子。
  4. 【請求項４】 前記強誘電体膜パターンは、ＢＳＴ（Ｂ
    ａＳｒＴｉＯ３）膜、又はＰＺＴ（ＰｂＺｉＴｉＯ３）
    膜であることを特徴とする請求項１に記載の強誘電体メ
    モリ素子。
  5. 【請求項５】 前記第１上部電極及び前記第２上部電極
    は、水素遮断膜であることを特徴とする請求項１に記載
    の強誘電体メモリ素子。
  6. 【請求項６】 前記水素遮断膜は、イリジウム、イリジ
    ウム酸化膜、又はこれらを組み合せた膜であることを特
    徴とする請求項５に記載の強誘電体メモリ素子。
  7. 【請求項７】 半導体基板上に下部層間絶縁膜を形成す
    る段階と、 前記下部層間絶縁膜の所定領域上に順次に積層された下
    部電極、強誘電体膜パターン及び第１上部電極を形成す
    る段階と、 少なくとも前記下部電極の側壁を覆う絶縁膜スペーサを
    形成する段階と、 前記絶縁膜スペーサの側壁及び前記第１上部電極の側壁
    上にスペーサ形状を有する第２上部電極を形成する段階
    とを含み、前記第２上部電極は、前記絶縁膜スペーサに
    より前記下部電極と電気的に絶縁される一方で、前記第
    １上部電極と電気的に接続されることを特徴とする強誘
    電体メモリ素子の製造方法。
  8. 【請求項８】 前記下部層間絶縁膜を形成する段階後
    に、 前記下部層間絶縁膜をパターニングして前記半導体基板
    の所定領域を露出させるコンタクトホールを形成する段
    階と、 前記コンタクトホール内にコンタクトプラグを形成する
    段階とをさらに含み、前記下部電極は、前記コンタクト
    プラグと接触することを特徴とする請求項７に記載の強
    誘電体メモリ素子の製造方法。
  9. 【請求項９】 前記コンタクトプラグを金属膜で形成す
    ることを特徴とする請求項８に記載の強誘電体メモリ素
    子の製造方法。
  10. 【請求項１０】 前記金属膜をタングステン膜で形成す
    ることを特徴とする請求項９に記載の強誘電体メモリ素
    子の製造方法。
  11. 【請求項１１】 前記下部電極、前記強誘電体膜パター
    ン及び前記第１上部電極を形成する段階は、 前記下部層間絶縁膜の全面の上に下部電極膜、強誘電体
    膜、第１上部電極膜及びハードマスク膜を順次に形成す
    る段階と、 前記ハードマスク膜をパターンして前記第１上部電極膜
    の所定領域を覆うハードマスクパターンを形成する段階
    と、 前記ハードマスクパターンをエッチングマスクとして使
    用して、前記第１上部電極膜、前記強誘電体膜及び前記
    下部電極膜を連続的にパターニングする段階とを含むこ
    とを特徴とする請求項７に記載の強誘電体メモリ素子の
    製造方法。
  12. 【請求項１２】 前記下部電極膜をイリジウム、イリジ
    ウム酸化膜、白金膜、又はこれらの全部又は一部を組み
    合せた膜で形成することを特徴とする請求項１１に記載
    の強誘電体メモリ素子の製造方法。
  13. 【請求項１３】 前記強誘電体膜をＢＳＴ膜又はＰＺＴ
    膜で形成することを特徴とする請求項１１に記載の強誘
    電体メモリ素子の製造方法。
  14. 【請求項１４】 前記第１上部電極膜を水素遮断膜で形
    成することを特徴とする請求項１１に記載の強誘電体メ
    モリ素子の製造方法。
  15. 【請求項１５】 前記水素遮断膜をイリジウム、イリジ
    ウム酸化膜、又は、これらを組み合せた膜で形成するこ
    とを特徴とする請求項１４に記載の強誘電体メモリ素子
    の製造方法。
  16. 【請求項１６】 前記絶縁膜スペーサを形成する段階
    は、 前記下部電極、前記強誘電体膜パターン及び前記第１上
    部電極を含む半導体基板の全面に絶縁膜を形成する段階
    と、 前記絶縁膜を異方性エッチングして前記第１上部電極の
    側壁を露出させる段階とを含むことを特徴とする請求項
    ７に記載の強誘電体メモリ素子の製造方法。
  17. 【請求項１７】 前記絶縁膜をシリコン酸化膜、シリコ
    ン室化膜、チタン酸化膜、アルミニウム酸化膜、強誘電
    体膜、又は、これらの全部又は一部を組み合せた膜で形
    成することを特徴とする請求項１６に記載の強誘電体メ
    モリ素子の製造方法。
  18. 【請求項１８】 前記第２上部電極を形成する段階は、 前記絶縁膜スペーサを含む半導体基板全面に第２上部電
    極膜を形成する段階と、 前記第２上部電極膜を異方性エッチングして前記絶縁膜
    スペーサの側壁及び前記第１上部電極の側壁を覆う導電
    性スペーサを形成する段階とを含むことを特徴とする請
    求項７に記載の強誘電体メモリ素子の製造方法。
  19. 【請求項１９】 前記第２上部電極膜を水素遮断膜で形
    成することを特徴とする請求項１８に記載の強誘電体メ
    モリ素子の製造方法。
  20. 【請求項２０】 前記水素遮断膜をイリジウム、イリジ
    ウム酸化膜、又はこれらを組み合せた膜で形成すること
    を特徴とする請求項１９に記載の強誘電体メモリ素子の
    製造方法。
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