KR100846367B1

KR100846367B1 - 강유전체 메모리 소자의 제조 방법

Info

Publication number: KR100846367B1
Application number: KR1020020037234A
Authority: KR
Inventors: 오상현; 김진구
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2008-07-15
Also published as: KR20040001900A

Abstract

본 발명은 하부전극이 고립절연막내에 매립되는 구조 형성시 화학적기계적연마 과정에서 하부전극의 표면이 긁히고 패턴이 왜곡되는 것을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계, 상기 층간절연막상에 스토리지노드콘택에 연결되는 하부전극과 연마정지막패턴의 적층막을 형성하는 단계, 상기 적층막을 포함한 전면에 고립절연막을 형성하는 단계, 상기 연마정지막패턴의 표면이 드러날때까지 상기 고립절연막을 화학적기계적연마하여 상기 하부전극을 에워싸는 고립절연막패턴을 형성하는 단계, 상기 드러난 연마정지막패턴을 전면 식각하는 단계, 상기 하부전극을 포함한 상기 고립절연막패턴상에 강유전체막을 형성하는 단계, 및 상기 강유전체막상에 상기 하부전극에 대향하는 상부전극을 형성하는 단계를 포함한다.

강유전체메모리, 하부전극, 화학적기계적연마, 연마정지막, 고립절연막

Description

강유전체 메모리 소자의 제조 방법{Method for fabricating Ferroelectric Random Access Memory}

도 1은 종래기술에 따른 강유전체 메모리 소자를 도시한 소자 단면도,

도 2는 종래기술에 따른 하부전극의 전자현미경 사진,

도 3a 내지 도 3e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

31 : 반도체기판 32 : 소자분리막

33 : 게이트산화막 34 : 워드라인

35a, 35b : 소스/드레인영역 36 : 제1 층간절연막

37 : 비트라인콘택 38 : 비트라인

39 : 제2 층간절연막 40 : 스토리지노드콘택

41a : 하부전극 42a : 연마정지막패턴

43a : 고립절연막패턴 44 : 강유전체막

45 : 상부전극

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자의 제조 방법에 관한 것이다.

일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

도 1은 종래기술에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.

도 1을 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)이 형성되고, 반도체기판(11)상에 게이트산화막(13)과 워드라인(14)의 적층구조물이 형성되며, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인영역(15a, 15b)이 형성된다.

그리고, 워드라인(14)과 소스/드레인영역(15a, 15b)을 포함하는 트랜지스터상에 제1층간절연막(16)이 형성되고, 제1층간절연막(16)을 관통하여 일측 소스/드 레인영역(15a)에 콘택되는 비트라인콘택(17)을 통해 비트라인(18)이 연결된다.

그리고, 비트라인(18)을 포함한 전면에 제2층간절연막(19)이 형성되고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 타측 소스/드레인영역(15b)에 이르는 스토리지노드콘택(20)이 형성된다.

그리고, 스토리지노드콘택(20)에 연결되는 하부전극(21)이 형성되고, 이웃한 하부전극(21)간 격리를 위해 평탄화된 고립절연막(22)이 하부전극(21)을 에워싸고 있으며, 고립절연막(22)과 하부전극(21)을 강유전체막(23)이 덮는다. 여기서, 강유전체막(23)은 셀영역에만 형성된다.

마지막으로, 강유전체막(23) 상에 상부전극(24)이 형성된다.

상술한 종래기술에서는 고립절연막(22)이 하부전극(21)을 에워싸는 형태로 형성시키기 위해, 하부전극(21)을 먼저 형성한 후 고립절연막(22)을 증착하고 하부전극(21) 표면이 드러날때까지 화학적기계적연마를 통해 고립절연막(22)을 평탄화시킨다.

그러나, 하부전극으로 이용되는 금속막, 예컨대 백금막의 경우는 연한 금속막으로 화학적기계적연마 과정에서 슬러리 등에 의해 쉽게 표면이 긁히고 패턴이 왜곡되는 문제가 발생한다.

도 2는 종래기술에 따른 하부전극의 전자현미경 사진으로서, 표면에 긁힘자국과 패턴이 왜곡되고 있음을 알 수 있다.

이러한 문제는 강유전체막과 하부전극간의 계면 특성을 악화시키고 하부전극간의 단락을 초래하며, 셀면적의 균일성을 확보하는데 나쁜 영향을 미친다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 하부전극이 고립절연막내에 매립되는 구조 형성시 화학적기계적연마 과정에서 하부전극의 표면이 긁히고 패턴이 왜곡되는 것을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계, 상기 층간절연막상에 스토리지노드콘택에 연결되는 하부전극과 연마정지막패턴의 적층막을 형성하는 단계, 상기 적층막을 포함한 전면에 고립절연막을 형성하는 단계, 상기 연마정지막패턴의 표면이 드러날때까지 상기 고립절연막을 화학적기계적연마하여 상기 하부전극을 에워싸는 고립절연막패턴을 형성하는 단계, 상기 드러난 연마정지막패턴을 전면 식각하는 단계, 상기 하부전극을 포함한 상기 고립절연막패턴상에 강유전체막을 형성하는 단계, 및 상기 강유전체막상에 상기 하부전극에 대향하는 상부전극을 형성하는 단계를 포함함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.

다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.

한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.

다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 제1 층간절연막(36)을 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.

다음으로, 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 스토리지노드콘택(40)을 매립시킨다.

한편, 스토리지노드콘택(40)은 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다. 여기서, 티타늄실리사이드는 폴리실리콘플러그와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 확산방지막이다.

다음으로, 스토리지노드콘택(40)을 포함한 제2 층간절연막(39)상에 하부전극용 제1 도전막(41)과 연마정지막(42)을 차례로 형성한다.

여기서, 제1 도전막(41)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.

그리고, 연마정지막(42)은 실리콘질화막(Si₃N₄), 실리콘산화질화막(Silicon oxynitride, SiON), 조성이 변조된 실리콘질화막, 조성이 변조된 실리콘산화질화막, 티타늄질화막(TiN) 및 티타늄질화막과 실리콘질화막의 다층막으로 이루어진 그룹중에서 선택된 하나이며, 100Å∼3000Å의 두께로 형성된다.

도 3b에 도시된 바와 같이, 연마정지막(42)상에 하부전극을 정의하는 마스크(도시 생략)를 형성한 후, 연마정지막(42)과 제1 도전막(41)을 순차적으로 패터닝하여 하부전극(41a)과 연마정지막패턴(42a)의 적층구조물을 형성한다.

이때, 연마정지막(42)이 티타늄질화막 또는 티타늄질화막과 실리콘질화막의 다층막인 경우에는 하부전극(41a) 패터닝 과정시에 반사방지막(Anti Reflection Coating; ARC) 역할을 수행하여 하부전극(41a)의 패터닝을 용이하게 한다.

다음으로, 하부전극(41a)과 연마정지막패턴(42a)의 적층구조물을 포함한 전면에 고립절연막(43)을 형성한다. 이때, 고립절연막(43)은 불순물이 함유된 실리콘산화물로서, BPSG, BSG 및 PSG 중에서 선택된 하나이다.

이와 같이, 고립절연막(43)으로 불순물을 포함하는 실리콘산화물을 이용하는이유는 불순물을 포함하지 않는 실리콘산화물은 강한 압축응력(compressive stress)을 하부전극에 인가하여 강유전체 캐패시터의 단락을 유도하며, 하부전극을 따라 덮혀 평탄화에 어려움이 있기 때문이다.

도 3c에 도시된 바와 같이, 연마정지막패턴(42a)에서 연마가 정지되도록 화학적기계적연마를 실시한다. 이러한 화학적기계적연마후 하부전극(41a)상에는 연마정지막패턴(42a)이 드러나며, 하부전극(41a) 사이에는 고립절연막패턴(43a)이 남게 된다.

도 3d에 도시된 바와 같이, 연마정지막패턴(42a)을 전면 식각(Blanket etch)으로 제거한다. 이때, 하부전극(41a) 표면이 드러나게 되고, 하부전극(41a) 사이에는 고립절연막패턴(43a)이 잔류한다.

한편, 전면 식각시 고립절연막패턴(43a)이 손실될 수도 있으나, 손실되는 정도는 전면식각 조건에 따라 제어가 가능하다.

전술한 전면 식각은 접촉식으로 표면을 마모시키는 화학적기계적연마와 달리 비접촉방식이므로 표면에 긁힘자국이나 패턴의 왜곡이 발생되지 않는다.

도 3e에 도시된 바와 같이, 고립절연막패턴(43a)에 에워싸이는 하부전극(41a)의 전면에 강유전체막(44)과 상부전극(45)용 제2 도전막을 차례로 증착한다.

이때, 강유전체막(44)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.

강유전체막(44) 형성후, 공지의 기술로서 강유전체막(44)을 결정화시키기 위한 열처리를 진행하며, 하부전극(41a)이 매립된 구조상에 강유전체막(44)을 형성하여 상부전극(45) 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다.

한편, 상부전극(45)용 제2 도전막은 하부전극(41a)으로 적용된 제1 도전막을 선택하여 사용할 수 있다.

다음으로, 상부전극(45)용 제2 도전막만을 선택적으로 식각하여 상부전극(45)을 형성한다. 이때, 강유전체막(44)은 식각되지 않는다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 하부전극을 에워싸는 고립절연막을 형성하기 위한 화학적기계적연마 과정에서 연한 하부전극의 표면이 긁히고 하부전극 주위가 뭉개지는 왜곡을 제거하므로써 공정상의 안정성과 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims

트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계;

상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계;

상기 층간절연막상에 스토리지노드콘택에 연결되는 하부전극과 연마정지막패턴의 적층막을 형성하는 단계;

상기 적층막을 포함한 전면에 고립절연막을 형성하는 단계;

상기 연마정지막패턴의 표면이 드러날때까지 상기 고립절연막을 화학적기계적연마하여 상기 하부전극을 에워싸는 고립절연막패턴을 형성하는 단계;

상기 드러난 연마정지막패턴을 전면 식각하는 단계;

상기 하부전극을 포함한 상기 고립절연막패턴상에 강유전체막을 형성하는 단계; 및

상기 강유전체막상에 상기 하부전극에 대향하는 상부전극을 형성하는 단계

를 포함하는 강유전체 메모리 소자의 제조 방법.
제1항에 있어서,

상기 하부전극과 연마정지막의 적층막을 형성하는 단계는,

상기 층간절연막상에 제1 도전막을 형성하는 단계;

상기 제1 도전막상에 연마정지막을 형성하는 단계;

상기 연마정지막상에 상기 하부전극을 정의하는 마스크를 형성하는 단계;

상기 마스크를 식각마스크로 상기 연마정지막과 상기 제1 도전막을 순차적으로 패터닝하여 상기 하부전극과 상기 연마정지막패턴의 적층막을 형성하는 단계; 및

상기 마스크를 제거하는 단계

를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제1항에 있어서,

상기 연마정지막패턴은 실리콘질화막, 실리콘산화질화막, 조성이 변조된 실리콘질화막, 조성이 변조된 실리콘산화질화막, 티타늄질화막 및 티타늄질화막과 실리콘질화막의 다층막으로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제1항에 있어서,

상기 연마정지막패턴은, 100Å∼3000Å의 두께로 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제1항에 있어서,

상기 고립절연막은 불순물이 포함된 실리콘산화막인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.